JPH09181289A - シリコンウエハ半製品とその製造方法 - Google Patents
シリコンウエハ半製品とその製造方法Info
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- JPH09181289A JPH09181289A JP7335352A JP33535295A JPH09181289A JP H09181289 A JPH09181289 A JP H09181289A JP 7335352 A JP7335352 A JP 7335352A JP 33535295 A JP33535295 A JP 33535295A JP H09181289 A JPH09181289 A JP H09181289A
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- chip
- ics
- semi
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Abstract
(57)【要約】
【課題】 同じトランジスタを一次元的に複数個並べた
ＩＣをスクイブラインを介してマクリスク状に設けたシ
リコンウエハ半製品において、ＩＣの小型化及びコスト
ダウンを図ること。 【解決手段】 ＩＣの最小加工巾をステッパーを用いる
ことにより１．２μｍ以下で形成するとともに、ステッ
パーの合せマークをチップ巾方向のスクライブラインの
みにいれることことにより、チップ長さ方向のスクライ
ブラインを細く形成することによりチップ巾を４００μ
ｍ以下にした。不良チップのバットマークは、レーザー
照射により１００〜２００μｍの直径まで小さくした。
ＩＣをスクイブラインを介してマクリスク状に設けたシ
リコンウエハ半製品において、ＩＣの小型化及びコスト
ダウンを図ること。 【解決手段】 ＩＣの最小加工巾をステッパーを用いる
ことにより１．２μｍ以下で形成するとともに、ステッ
パーの合せマークをチップ巾方向のスクライブラインの
みにいれることことにより、チップ長さ方向のスクライ
ブラインを細く形成することによりチップ巾を４００μ
ｍ以下にした。不良チップのバットマークは、レーザー
照射により１００〜２００μｍの直径まで小さくした。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＡＸ等に用いられる
原稿読み取りＩＣあるいは熱転写用ＩＣを供給するため
の極細チップから成るシリコンウエハ半製品とその製造
方法に関する。
原稿読み取りＩＣあるいは熱転写用ＩＣを供給するため
の極細チップから成るシリコンウエハ半製品とその製造
方法に関する。
【０００２】
【従来の技術】複数の細長いＩＣを一次元的に配置した
ＩＣ実装基板として密着型イメージセンサヘッドがあ
る。図２（ｃ）はイメージセンサヘッドの斜視図であ
る。実装基板６の表面にイメージセンサＩＣ２が複数個
直線状に並んで設けられている。イメージセンサＩＣ２
への信号供給は基板６上の配線とワイヤボンド２３によ
って電気的に接続されている。イメージセンサヘッドは
以下の方法で製造されている。
ＩＣ実装基板として密着型イメージセンサヘッドがあ
る。図２（ｃ）はイメージセンサヘッドの斜視図であ
る。実装基板６の表面にイメージセンサＩＣ２が複数個
直線状に並んで設けられている。イメージセンサＩＣ２
への信号供給は基板６上の配線とワイヤボンド２３によ
って電気的に接続されている。イメージセンサヘッドは
以下の方法で製造されている。
【０００３】図２（ａ）に示すようシリコンウェハ１の
表面にマトリックス状にイメージセンサＩＣ２が形成さ
れる。その後、テスターを用いてＩＣ２の電気特性を測
定し、不良品にはバッドマーク２１をつける。次に、ス
クライブライン２０に沿ってシリコンウェハ１を各々の
ＩＣ２に切り離す。次に、良品のみのＩＣ２を選択して
図２（ｂ）のようにトレイ２２に配置する。次に、図２
（ｃ）のようにトレイからＩＣ２を実装基板６の表面に
順次配置し、そしてボンディングして完成する。
表面にマトリックス状にイメージセンサＩＣ２が形成さ
れる。その後、テスターを用いてＩＣ２の電気特性を測
定し、不良品にはバッドマーク２１をつける。次に、ス
クライブライン２０に沿ってシリコンウェハ１を各々の
ＩＣ２に切り離す。次に、良品のみのＩＣ２を選択して
図２（ｂ）のようにトレイ２２に配置する。次に、図２
（ｃ）のようにトレイからＩＣ２を実装基板６の表面に
順次配置し、そしてボンディングして完成する。
【０００４】
【発明が解決しようとする課題】しかし、この様なＩＣ
実装基板においては、ＩＣの長さが原理上短くできない
ためにコストダウンが難しいという問題点があった。Ｉ
Ｃの幅を細くするとバッドマークのサイズが大きく位置
合わせ精度も低いために良品にマーキングされてしまう
問題もあった。さらに、ＩＣは一般的に平面的な形状で
あるために、円筒状の実装基板への実装もできなかっ
た。
実装基板においては、ＩＣの長さが原理上短くできない
ためにコストダウンが難しいという問題点があった。Ｉ
Ｃの幅を細くするとバッドマークのサイズが大きく位置
合わせ精度も低いために良品にマーキングされてしまう
問題もあった。さらに、ＩＣは一般的に平面的な形状で
あるために、円筒状の実装基板への実装もできなかっ
た。
【０００５】そこで、本発明は、従来のこのような問題
点を解決するために製造コストを低くし、平面的でない
基板も可能にするＩＣ実装基板を供給することを目的と
する。
点を解決するために製造コストを低くし、平面的でない
基板も可能にするＩＣ実装基板を供給することを目的と
する。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明はシリコンウエハ半製品とその製造方法を
以下の手段で構成する。 （１）シリコンウエハの表面にＩＣがマクリックス状に
スクライブラインを介して複数繰り返し設けられている
シリコンウエハ半製品において、ＩＣは一次元的に繰り
返して並べられた複数の同一トランジスタから構成され
るとともに、少なくとも一つのＩＣの表面に直径１００
〜２００μｍのバッドマークが設けられていることを特
徴とするシリコンウエハ半製品とする。
めに、本発明はシリコンウエハ半製品とその製造方法を
以下の手段で構成する。 （１）シリコンウエハの表面にＩＣがマクリックス状に
スクライブラインを介して複数繰り返し設けられている
シリコンウエハ半製品において、ＩＣは一次元的に繰り
返して並べられた複数の同一トランジスタから構成され
るとともに、少なくとも一つのＩＣの表面に直径１００
〜２００μｍのバッドマークが設けられていることを特
徴とするシリコンウエハ半製品とする。
【０００７】（２） シリコンウエハの表面にスクライ
ブラインを介してマクリックス状に繰り返し複数のＩＣ
を形成する工程と、シリコンウエハの裏面を研磨して薄
くするポリッシング工程と、ＩＣの電気特性を測定する
プローブテスト工程と、ＩＣの不良品に対してバッドマ
ークをＩＣの表面に付けるマーキング工程とから成るシ
リコンウエハ半製品の製造方法において、マーキング工
程がレーザー照射によりバッドマークを直径１００〜２
００μｍのの大きさに制御することをシリコンウエハ半
製品の製造方法とする。
ブラインを介してマクリックス状に繰り返し複数のＩＣ
を形成する工程と、シリコンウエハの裏面を研磨して薄
くするポリッシング工程と、ＩＣの電気特性を測定する
プローブテスト工程と、ＩＣの不良品に対してバッドマ
ークをＩＣの表面に付けるマーキング工程とから成るシ
リコンウエハ半製品の製造方法において、マーキング工
程がレーザー照射によりバッドマークを直径１００〜２
００μｍのの大きさに制御することをシリコンウエハ半
製品の製造方法とする。
【０００８】（３） マーキング工程が、ＹＡＧレーザ
ーからレーザー光線を発光する工程と、レーザー光線を
直径１００μｍより細い光ファイバーでシリコンウエハ
近傍まで伝送する工程と、光ファイバーからのレーザー
光線を光学レンズにより、ＩＣの表面に集光して熱ダメ
ージ領域を形成する工程とから成る（２）のシリコンウ
エハ半製品の製造方法とする。
ーからレーザー光線を発光する工程と、レーザー光線を
直径１００μｍより細い光ファイバーでシリコンウエハ
近傍まで伝送する工程と、光ファイバーからのレーザー
光線を光学レンズにより、ＩＣの表面に集光して熱ダメ
ージ領域を形成する工程とから成る（２）のシリコンウ
エハ半製品の製造方法とする。
【０００９】
【作用】本発明は、バッドマークをレーザー照射により
小さく形成することにより極細チップから成るシリコン
ウエハを可能にした。さらに、レーザー照射を細い光フ
ァイバーでシリコンウエハまで伝送するとともに、シリ
コンウエハ近傍に集光レンズを設けることによりレーザ
ー光を小さなスポットに形成してバッドマークを小さく
できる。
小さく形成することにより極細チップから成るシリコン
ウエハを可能にした。さらに、レーザー照射を細い光フ
ァイバーでシリコンウエハまで伝送するとともに、シリ
コンウエハ近傍に集光レンズを設けることによりレーザ
ー光を小さなスポットに形成してバッドマークを小さく
できる。
【００１０】
【実施例】以下、本発明の実施例を図面にもとづいて説
明する。図１は、本発明のシリコンウエハ半製品の製造
方法を示すバッドマーキング工程の模式的断面図であ
る。
明する。図１は、本発明のシリコンウエハ半製品の製造
方法を示すバッドマーキング工程の模式的断面図であ
る。
【００１１】図１のように不良のＩＣチップ２にバッド
マーク２１を付ける前に通常の工程によりシリコンウエ
ハ表面にスクラブライン２０を介してマトリックス状に
繰り返し複数のＩＣ２が形成される。各ＩＣ２の表面に
は、一次元的に同じトランジスタがチップの長さ方向に
並べられている。
マーク２１を付ける前に通常の工程によりシリコンウエ
ハ表面にスクラブライン２０を介してマトリックス状に
繰り返し複数のＩＣ２が形成される。各ＩＣ２の表面に
は、一次元的に同じトランジスタがチップの長さ方向に
並べられている。
【００１２】例えば、ＩＣ２が一次元イメージセンサ用
ＩＣ２の場合には、フォトトランジスタが４ビットの複
数倍チップ長さ方向に設けられている。サーマルヘッド
用ＩＣ２の場合には、抵抗加熱用の高耐圧トラブルトラ
ンジスタがチップ長さ方向に一次元的に４ビットの複数
倍並んで設けられている。また、チップの幅は、コスト
ダウンするために４００μｍ以下に細く形成されてい
る。チップの幅は、スクライブライン２０センターから
スクライブライン２０センターまでの間の長さである。
チップ幅を細くするために、スクライブライン２０幅を
６０μｍ以下に細くなっている。また、ＩＣ２のフォト
リソグラフィーにはステッパーを用いて最小加工幅を
１．２μｍ以下である。ステッパーを用いるために必要
な合わせマークは６０μｍ以下のスクライブライン２０
に設けることは困難である。従ってチップ長さ方向のス
クライブライン２０を６０μｍ以下に細くし、チップの
幅方向のスクライブライン２０を従来の１００μｍと太
くして太いスクライブライン２０に合わせマークを設け
る。
ＩＣ２の場合には、フォトトランジスタが４ビットの複
数倍チップ長さ方向に設けられている。サーマルヘッド
用ＩＣ２の場合には、抵抗加熱用の高耐圧トラブルトラ
ンジスタがチップ長さ方向に一次元的に４ビットの複数
倍並んで設けられている。また、チップの幅は、コスト
ダウンするために４００μｍ以下に細く形成されてい
る。チップの幅は、スクライブライン２０センターから
スクライブライン２０センターまでの間の長さである。
チップ幅を細くするために、スクライブライン２０幅を
６０μｍ以下に細くなっている。また、ＩＣ２のフォト
リソグラフィーにはステッパーを用いて最小加工幅を
１．２μｍ以下である。ステッパーを用いるために必要
な合わせマークは６０μｍ以下のスクライブライン２０
に設けることは困難である。従ってチップ長さ方向のス
クライブライン２０を６０μｍ以下に細くし、チップの
幅方向のスクライブライン２０を従来の１００μｍと太
くして太いスクライブライン２０に合わせマークを設け
る。
【００１３】以上のような工夫によりチップ２の幅は２
８０μｍ程度まで細くできる。長さは必要なビット数に
より異なるが一般的にチップ幅の一桁以上長く４〜１２
ｍｍの間の長さが一般的である。シリコンウエハの表面
にステッパーによりシリコンウエハー１に回路等を印刷
し、引き続き素子を形成する。そして、シリコンウエハ
１の裏面を研磨してシリコンウエハ１の厚さを薄くす
る。６インチウエハ１の場合６００μｍ程度のシリコン
ウエハ１を３００〜４００μｍ程度まで薄くする。
８０μｍ程度まで細くできる。長さは必要なビット数に
より異なるが一般的にチップ幅の一桁以上長く４〜１２
ｍｍの間の長さが一般的である。シリコンウエハの表面
にステッパーによりシリコンウエハー１に回路等を印刷
し、引き続き素子を形成する。そして、シリコンウエハ
１の裏面を研磨してシリコンウエハ１の厚さを薄くす
る。６インチウエハ１の場合６００μｍ程度のシリコン
ウエハ１を３００〜４００μｍ程度まで薄くする。
【００１４】次にＩＣテスターによりシリコンウエハ１
表面の全ＩＣ２の電気特性を測定する。不良品には、不
良品と判別できるようにマーキング工程によりバッドマ
ーク２１が不良ＩＣ２チップの表面に付けられる。図１
に示すように、ＹＡＧレーザー１０により発光されたレ
ーザー光線は直径１００μｍ以下の細い光ファイバー１
１によりシリコンウエハ１の近傍まで導かれる。光ファ
イバー１１の出口には集光レンズ１２がシリコンウエハ
１の表面から１〜２ｃｍ距離置いて設けられている。光
ファイバー１１から出たレーザー光線は集光レンズによ
りシリコンウエハ１の不良チップに照射される。不良Ｉ
Ｃ２チップにレーザー光線が照射されると、局所的に高
温になり、不良チップの表面に熱ダメージ領域が形成さ
れてバッドマーク２１として形成される。
表面の全ＩＣ２の電気特性を測定する。不良品には、不
良品と判別できるようにマーキング工程によりバッドマ
ーク２１が不良ＩＣ２チップの表面に付けられる。図１
に示すように、ＹＡＧレーザー１０により発光されたレ
ーザー光線は直径１００μｍ以下の細い光ファイバー１
１によりシリコンウエハ１の近傍まで導かれる。光ファ
イバー１１の出口には集光レンズ１２がシリコンウエハ
１の表面から１〜２ｃｍ距離置いて設けられている。光
ファイバー１１から出たレーザー光線は集光レンズによ
りシリコンウエハ１の不良チップに照射される。不良Ｉ
Ｃ２チップにレーザー光線が照射されると、局所的に高
温になり、不良チップの表面に熱ダメージ領域が形成さ
れてバッドマーク２１として形成される。
【００１５】図２（ａ）は、バッドマーク２１が付けら
れた不良ＩＣチップの平面図である。本発明により、バ
ッドマーク２１の大きさは従来のインクによる方法と比
べ非常に小さく１００〜２００μｍの直径で形成するこ
とができる。従って、チップの幅が４００μｍより細い
シリコイウエハ半製品の形成が可能になる。レーザー光
線を細く光ファイバー１１とシリコンウエハ１に接近し
た集光レンズにして集光する方法でバッドマーク２１を
小さくできる。レーザー光線によりバッドマーク２１を
付ける場合、ダメージによる破片が隣りのチップに飛び
散る課題があった。しかし、レーザー光線を非常に小さ
な領域にしぼり込むことにより破片が隣りのチップに散
乱することを防ぐことができる。実施例においては、Ｙ
ＡＧレーザーの波長は１．０６μｍで１秒間当たり１０
発のパルス駆動により実施される。発振時間幅は１００
μｓｅｃで出力エネルギーは５０ｍジュールである。
れた不良ＩＣチップの平面図である。本発明により、バ
ッドマーク２１の大きさは従来のインクによる方法と比
べ非常に小さく１００〜２００μｍの直径で形成するこ
とができる。従って、チップの幅が４００μｍより細い
シリコイウエハ半製品の形成が可能になる。レーザー光
線を細く光ファイバー１１とシリコンウエハ１に接近し
た集光レンズにして集光する方法でバッドマーク２１を
小さくできる。レーザー光線によりバッドマーク２１を
付ける場合、ダメージによる破片が隣りのチップに飛び
散る課題があった。しかし、レーザー光線を非常に小さ
な領域にしぼり込むことにより破片が隣りのチップに散
乱することを防ぐことができる。実施例においては、Ｙ
ＡＧレーザーの波長は１．０６μｍで１秒間当たり１０
発のパルス駆動により実施される。発振時間幅は１００
μｓｅｃで出力エネルギーは５０ｍジュールである。
【００１６】レーザー照射によるバッドマーク２１はイ
ンクによるバッドマーク２１に比べ判別しにくい。従っ
て、図３のようにバッドマーク２１近傍にバッドマーク
２１と同程度のバッドマーク識別用のパターン３１を設
けて置くことが必要である。一般的にはパッドまたは太
いアルミ配線が用いられる。バッドマーク識別用パター
ン３１の近傍にバッドマークが存在するかどうかをチェ
ックすることにより正確にバッドマーク２１の存在をチ
ェックできる。
ンクによるバッドマーク２１に比べ判別しにくい。従っ
て、図３のようにバッドマーク２１近傍にバッドマーク
２１と同程度のバッドマーク識別用のパターン３１を設
けて置くことが必要である。一般的にはパッドまたは太
いアルミ配線が用いられる。バッドマーク識別用パター
ン３１の近傍にバッドマークが存在するかどうかをチェ
ックすることにより正確にバッドマーク２１の存在をチ
ェックできる。
【００１7 】バッドマーク認識用パターン３１は、バッ
ドマーク形成位置から１００μｍ以内の距離に隣あって
形成される。バッドマーク認識用パターン３１は、アル
ミ膜にて形成される。バッドマーク形成位置には、バッ
ドマーク２１がアルミ膜に形成されるようにアルミ配線
が設けられている。バッドマーク形成位置のアルミ膜
は、配線としてトランジスタ等の素子に電気的に接続さ
れている。つまり、パッドは、ＩＣ２の外部と電気的接
続するために、約１００μｍ×１００μｍのサイズで設
けられたアルミパターンである。しかし、バッドマーク
識別用パターン３１のアルミパターンは、電気的に浮い
た状態になっている。
ドマーク形成位置から１００μｍ以内の距離に隣あって
形成される。バッドマーク認識用パターン３１は、アル
ミ膜にて形成される。バッドマーク形成位置には、バッ
ドマーク２１がアルミ膜に形成されるようにアルミ配線
が設けられている。バッドマーク形成位置のアルミ膜
は、配線としてトランジスタ等の素子に電気的に接続さ
れている。つまり、パッドは、ＩＣ２の外部と電気的接
続するために、約１００μｍ×１００μｍのサイズで設
けられたアルミパターンである。しかし、バッドマーク
識別用パターン３１のアルミパターンは、電気的に浮い
た状態になっている。
【００１８】図４は、感熱紙を抵抗加熱するために用い
られるサーマルヘッド用集積回路の電気ブロック図であ
る。感熱紙を抵抗加熱する複数の抵抗に流れる電流を制
御するＩＣある。図示しないサーマルヘッドには、例え
ば、10cm 幅にほぼ等間隔に多数の加熱用抵抗が設けら
れている。その複数の直線的にプリント幅方向に設けら
れた加熱抵抗の各々に対して、駆動用の高耐圧トランジ
スタ４４が電気的に高電圧電源の間に直列に設けられて
いる。高耐圧トランジスタ４４は、プリアンプ回路４３
により駆動される。プリアンプ回路４３は、ドライバー
ストローブ入力端子STBXからの信号とラッチ回路４２か
らの出力信号とを入力して動作する。ラッチ回路４２
は、データラッチ信号LCHXとフリップフロップ回路４１
とからの信号を入力して動作している。図４に示すよう
に、各々のドライバートランジスタ４４を順次オン・オ
フ制御するために、プリアンプ回路４３とラッチ回路４
２とフリップフロップ回路４１とがＩＣチップ２の長さ
方向に沿って繰り返し周期的にレイアウトされている。
ドライバートランジスタ４４は、プリントアウトする方
向に沿って加熱抵抗と同様にチップ長さ方向に周期的に
繰り返し設けられている。
られるサーマルヘッド用集積回路の電気ブロック図であ
る。感熱紙を抵抗加熱する複数の抵抗に流れる電流を制
御するＩＣある。図示しないサーマルヘッドには、例え
ば、10cm 幅にほぼ等間隔に多数の加熱用抵抗が設けら
れている。その複数の直線的にプリント幅方向に設けら
れた加熱抵抗の各々に対して、駆動用の高耐圧トランジ
スタ４４が電気的に高電圧電源の間に直列に設けられて
いる。高耐圧トランジスタ４４は、プリアンプ回路４３
により駆動される。プリアンプ回路４３は、ドライバー
ストローブ入力端子STBXからの信号とラッチ回路４２か
らの出力信号とを入力して動作する。ラッチ回路４２
は、データラッチ信号LCHXとフリップフロップ回路４１
とからの信号を入力して動作している。図４に示すよう
に、各々のドライバートランジスタ４４を順次オン・オ
フ制御するために、プリアンプ回路４３とラッチ回路４
２とフリップフロップ回路４１とがＩＣチップ２の長さ
方向に沿って繰り返し周期的にレイアウトされている。
ドライバートランジスタ４４は、プリントアウトする方
向に沿って加熱抵抗と同様にチップ長さ方向に周期的に
繰り返し設けられている。
【００１９】図５は、本発明の極細チップの平面図であ
る。ドライバートランジスタ４４の出力は、パッド９Ｐ
からパッド７２Ｐまでの６４ビットから構成されてい
る。ドライバートランジスタ４４は、ゲート絶縁膜の膜
厚を100 Å−200 Å、最適値としては150 ±15Åを用い
る。ドライバートランジスタ４４のドレイン電極、即ち
パッド９Ｐからパッド７２Ｐには、３０Ｖ以上の高電圧
が印加される。高耐圧にもかかわらず、ゲート絶縁膜を
薄膜化することにより単位面積当たりの電流駆動能力を
高くしてある。単位面積当たりの駆動能力を高くしたこ
とにより、チップ幅を0.35mmまで細くできる。
る。ドライバートランジスタ４４の出力は、パッド９Ｐ
からパッド７２Ｐまでの６４ビットから構成されてい
る。ドライバートランジスタ４４は、ゲート絶縁膜の膜
厚を100 Å−200 Å、最適値としては150 ±15Åを用い
る。ドライバートランジスタ４４のドレイン電極、即ち
パッド９Ｐからパッド７２Ｐには、３０Ｖ以上の高電圧
が印加される。高耐圧にもかかわらず、ゲート絶縁膜を
薄膜化することにより単位面積当たりの電流駆動能力を
高くしてある。単位面積当たりの駆動能力を高くしたこ
とにより、チップ幅を0.35mmまで細くできる。
【００２０】図６は、図５のＡ−Ａ’線に沿ったサーマ
ルヘッド用ＩＣのチップ幅の断面図である。本発明は、
サーマルヘッド用ＩＣのチップ幅を細くすることにより
コストダウンを可能にする。チップ幅を細くするため
に、ドライバートランジスタ４４の面積を大幅に小さく
するだけでなく、スクライブ部６３及びスクライブとパ
ッド間距離も短くする。図６に示したように、スクライ
ブ部６３の少なくとも一方の側は、アルミ配線６８によ
る基板接地を行っていない。スクライブ部６３とパッド
６９との間を短くするために、スクライブ部６３には、
基板６１の上に中間絶縁膜を残した。パッシベーション
膜６０は、スクライブ時ダイシングの刃の寿命を長くす
るために取り除かれている。スクライブ部６３には、基
板６１と同じ導電型の不純物領域６５が設けられて、基
板電位の安定化を図っている。本パターン部６４は、分
離領域６６の内側に設けられている。
ルヘッド用ＩＣのチップ幅の断面図である。本発明は、
サーマルヘッド用ＩＣのチップ幅を細くすることにより
コストダウンを可能にする。チップ幅を細くするため
に、ドライバートランジスタ４４の面積を大幅に小さく
するだけでなく、スクライブ部６３及びスクライブとパ
ッド間距離も短くする。図６に示したように、スクライ
ブ部６３の少なくとも一方の側は、アルミ配線６８によ
る基板接地を行っていない。スクライブ部６３とパッド
６９との間を短くするために、スクライブ部６３には、
基板６１の上に中間絶縁膜を残した。パッシベーション
膜６０は、スクライブ時ダイシングの刃の寿命を長くす
るために取り除かれている。スクライブ部６３には、基
板６１と同じ導電型の不純物領域６５が設けられて、基
板電位の安定化を図っている。本パターン部６４は、分
離領域６６の内側に設けられている。
【００２１】本発明のサーマルヘッド用ＩＣにおいて
は、チップが非常に細く、かつ長いために、図６に示す
ようにアルミ配７６８による基板電位の接地は、本パタ
ーンの片側にのみ設けるのみで充分である。従って、基
板電位の接地をスクライブ部両側に設ける必要がなくな
り、より細くチップを形成できる相乗効果をもたらすこ
とができる。パッド用アルミ膜のパターンサイズは90μ
m ×90μm 程度である。従って、チップ幅方向には、少
なくとも２つのパッドが存在するために、チップ幅とし
て180 μm 程度まで細くできる。チップ幅方向に２つの
パッドが存在するサーマルヘッドＩＣの場合、チップ幅
として180 μm- 350μm の幅の細いＩＣを実現できる。
９６ビットまたは１４４ビット構成のサーマルヘッドＩ
Ｃの場合には、パッドがチドリに直線的にチップ長さ方
向に並ばれる。この場合には、チップ幅方向に３つのパ
ッドが配置されるので、270 μm- 440μm のチップ幅の
細いＩＣを実現できる。図４、図５に示したパッド番号
及びパッド名（端子名）の機能については、図６に、表
１として示した。
は、チップが非常に細く、かつ長いために、図６に示す
ようにアルミ配７６８による基板電位の接地は、本パタ
ーンの片側にのみ設けるのみで充分である。従って、基
板電位の接地をスクライブ部両側に設ける必要がなくな
り、より細くチップを形成できる相乗効果をもたらすこ
とができる。パッド用アルミ膜のパターンサイズは90μ
m ×90μm 程度である。従って、チップ幅方向には、少
なくとも２つのパッドが存在するために、チップ幅とし
て180 μm 程度まで細くできる。チップ幅方向に２つの
パッドが存在するサーマルヘッドＩＣの場合、チップ幅
として180 μm- 350μm の幅の細いＩＣを実現できる。
９６ビットまたは１４４ビット構成のサーマルヘッドＩ
Ｃの場合には、パッドがチドリに直線的にチップ長さ方
向に並ばれる。この場合には、チップ幅方向に３つのパ
ッドが配置されるので、270 μm- 440μm のチップ幅の
細いＩＣを実現できる。図４、図５に示したパッド番号
及びパッド名（端子名）の機能については、図６に、表
１として示した。
【００２２】
【発明の効果】以上説明したように、バッドマークを小
さい領域に集光したレーザー照射による熱ダメージによ
り形成したことにより、４００μｍ以下の非常に細いＩ
Ｃを製造できるようになった。非常に細くできることに
より、ＩＣのコストダウンおよび小型化を実現できた。
さい領域に集光したレーザー照射による熱ダメージによ
り形成したことにより、４００μｍ以下の非常に細いＩ
Ｃを製造できるようになった。非常に細くできることに
より、ＩＣのコストダウンおよび小型化を実現できた。
【図１】本発明のシリコンウエハ半製品の製造方法を示
した模式的断面図である。
した模式的断面図である。
【図２】従来のＩＣ実装基板の製造方法の工程順に示し
た図であり、（ａ）はシリコンウエハの平面図、（ｂ）
はチップをトレイに入れた平面図であり、（ｃ）は完成
時のＩＣ実装基板の斜視図である。
た図であり、（ａ）はシリコンウエハの平面図、（ｂ）
はチップをトレイに入れた平面図であり、（ｃ）は完成
時のＩＣ実装基板の斜視図である。
【図３】本発明のシリコンウエハ半製品平面図である。
【図４】本発明のサーマルヘッドＩＣの電気ブロック図
である。
である。
【図５】本発明のサーマルヘッドＩＣの平面図である。
【図６】図５のＡ−Ａ’線に沿ったチップ断面図であ
る。
る。
【図７】図４と図５の実施例のパッド番号とパッド名の
機能一覧表である。
機能一覧表である。
１ シリコンウエハ ２ ＩＣ １０ ＹＡＧレーザー １１ 光ファイバー １２ 集光レンズ ２１ バッドマーク
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年３月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】 図４と図５の実施例のパッド番号とパッド名
の機能一覧の図表である。
の機能一覧の図表である。
Claims (3)
- 【請求項１】 シリコンウエハの表面にＩＣがマクリッ
クス状にスクライブラインを介して複数繰り返し設けら
れているシリコンウエハ半製品において、前記ＩＣは一
次元的に繰り返して並べられた複数の同一トランジスタ
から構成されるとともに、少なくとも一つの前記ＩＣの
表面に直径１００〜２００μｍのバッドマークが設けら
れていることを特徴とするシリコンウエハ半製品。 - 【請求項２】 シリコンウエハの表面にスクライブライ
ンを介してマクリックス状に繰り返し複数のＩＣを形成
する工程と、前記シリコンウエハの裏面を研磨して薄く
するポリッシング工程と、前記ＩＣの電気特性を測定す
るプローブテスト工程と、前記ＩＣの不良品に対してバ
ッドマークを前記ＩＣの表面に付けるマーキング工程と
から成るシリコンウエハ半製品の製造方法において、前
記マーキング工程がレーザー照射により前記バッドマー
クを直径１００〜２００μｍのの大きさに制御すること
を特徴とするシリコンウエハ半製品の製造方法。 - 【請求項３】 前記マーキング工程が、ＹＡＧレーザー
からレーザー光線を発光する工程と、前記レーザー光線
を直径１００μｍより細い光ファイバーで前記シリコン
ウエハ近傍まで伝送する工程と、前記光ファイバーから
の前記レーザー光線を工学レンズにより、前記ＩＣの表
面に集光して熱ダメージ領域を形成する工程とから成る
請求項２記載のシリコンウエハ半製品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7335352A JPH09181289A (ja) | 1995-12-22 | 1995-12-22 | シリコンウエハ半製品とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7335352A JPH09181289A (ja) | 1995-12-22 | 1995-12-22 | シリコンウエハ半製品とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181289A true JPH09181289A (ja) | 1997-07-11 |
Family
ID=18287574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7335352A Pending JPH09181289A (ja) | 1995-12-22 | 1995-12-22 | シリコンウエハ半製品とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09181289A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284567A (ja) * | 2000-02-04 | 2001-10-12 | Astrium Gmbh | オプト・エレクトロニク撮像装置用焦点面および検出器、製造方法およびオプト・エレクトロニク撮像装置 |
| KR20020034614A (ko) * | 2000-11-02 | 2002-05-09 | 마이클 디. 오브라이언 | 웨이퍼의 불량칩 마킹 방법 |
-
1995
- 1995-12-22 JP JP7335352A patent/JPH09181289A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284567A (ja) * | 2000-02-04 | 2001-10-12 | Astrium Gmbh | オプト・エレクトロニク撮像装置用焦点面および検出器、製造方法およびオプト・エレクトロニク撮像装置 |
| KR20020034614A (ko) * | 2000-11-02 | 2002-05-09 | 마이클 디. 오브라이언 | 웨이퍼의 불량칩 마킹 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040302 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050531 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051004 |