JPH09181588A - 半導体スイッチ - Google Patents
半導体スイッチInfo
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- JPH09181588A JPH09181588A JP7340453A JP34045395A JPH09181588A JP H09181588 A JPH09181588 A JP H09181588A JP 7340453 A JP7340453 A JP 7340453A JP 34045395 A JP34045395 A JP 34045395A JP H09181588 A JPH09181588 A JP H09181588A
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- 239000003990 capacitor Substances 0.000 claims description 17
- 230000000694 effects Effects 0.000 abstract description 6
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- 101150073536 FET3 gene Proteins 0.000 description 5
- 101150015217 FET4 gene Proteins 0.000 description 4
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
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- 238000003379 elimination reaction Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
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- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 正電源でコントロールできかつ小型高性能の
ＦＥＴスイッチを提供する。 【解決手段】 ＦＥＴのｏｎ，ｏｆｆ状態を利用してス
イッチングを行うＦＥＴスイッチにおいて、スイッチを
構成する全ＦＥＴのドレイン及びソースがコンデンサー
を介して接地されているためにＦＥＴにはＤＣ電流が流
れない様にすることにより各ＦＥＴのドレインとソース
の電位は外部から印加したコントロール電圧及び使用し
ているＦＥＴのピンチオフ電圧及びＦＥＴの内部容量と
ＤＣカットコンデンサの容量で一意的に決定される。外
部からの各電位を決める基準電位印加用バイアス回路が
なくともスイッチング動作が可能であり、基準電位印加
用バイアス回路を不要とすることで同回路による損入損
失増加を改善し、同時に回路簡略化によるチップ小型
化、端子数削減を可能とする。
ＦＥＴスイッチを提供する。 【解決手段】 ＦＥＴのｏｎ，ｏｆｆ状態を利用してス
イッチングを行うＦＥＴスイッチにおいて、スイッチを
構成する全ＦＥＴのドレイン及びソースがコンデンサー
を介して接地されているためにＦＥＴにはＤＣ電流が流
れない様にすることにより各ＦＥＴのドレインとソース
の電位は外部から印加したコントロール電圧及び使用し
ているＦＥＴのピンチオフ電圧及びＦＥＴの内部容量と
ＤＣカットコンデンサの容量で一意的に決定される。外
部からの各電位を決める基準電位印加用バイアス回路が
なくともスイッチング動作が可能であり、基準電位印加
用バイアス回路を不要とすることで同回路による損入損
失増加を改善し、同時に回路簡略化によるチップ小型
化、端子数削減を可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体スイッチに関
し、特に移動体通信装置の中において送受切換スイッ
チ、ダイバーシチー切換スイッチ、ＶＣＯ切換スイッチ
などの各種スイッチング素子として使用される半導体ス
イッチに関する。
し、特に移動体通信装置の中において送受切換スイッ
チ、ダイバーシチー切換スイッチ、ＶＣＯ切換スイッチ
などの各種スイッチング素子として使用される半導体ス
イッチに関する。
【０００２】
【従来の技術】従来より、この種のスイッチはＭＥＳＦ
ＥＴを用い、そのｏｎ抵抗、ｏｆｆ抵抗を利用してスイ
ッチング動作を行う様構成されていた。
ＥＴを用い、そのｏｎ抵抗、ｏｆｆ抵抗を利用してスイ
ッチング動作を行う様構成されていた。
【０００３】一般的にＭＥＳＦＥＴはディプレッション
型（ノーマリーオン型）ＦＥＴでしきい値（Ｖth）が負
電圧である。従って０ＶバイアスでＦＥＴはオン状態に
あり、ＦＥＴをカットオフさせるためには、しきい値
（Ｖth）より低い電圧が必要である。一般にこの種のＦ
ＥＴスイッチではコントロール電圧に負電圧を用いてい
るが（特開平６−１５２３６１等）正電源化した例とし
て（１９９４電子情報学会春季大会２−２６５）があ
る。
型（ノーマリーオン型）ＦＥＴでしきい値（Ｖth）が負
電圧である。従って０ＶバイアスでＦＥＴはオン状態に
あり、ＦＥＴをカットオフさせるためには、しきい値
（Ｖth）より低い電圧が必要である。一般にこの種のＦ
ＥＴスイッチではコントロール電圧に負電圧を用いてい
るが（特開平６−１５２３６１等）正電源化した例とし
て（１９９４電子情報学会春季大会２−２６５）があ
る。
【０００４】この場合、正電源でスイッチング動作を行
うために図３に示す様な基準になる電位を正電圧に固定
する正電源外部印加端子ＶD と、スイッチを構成する各
ＦＥＴのドレイン・ソースに高抵抗Ｒを介して正電位が
印加されるバイアス回路と、ＤＣを除去するコンデンサ
Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 ，Ｃ5 で構成されている。
うために図３に示す様な基準になる電位を正電圧に固定
する正電源外部印加端子ＶD と、スイッチを構成する各
ＦＥＴのドレイン・ソースに高抵抗Ｒを介して正電位が
印加されるバイアス回路と、ＤＣを除去するコンデンサ
Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 ，Ｃ5 で構成されている。
【０００５】次に正電源でのスイッチの動作を説明す
る。
る。
【０００６】例えば、スイッチ制御端子１（Ｖc1）に前
記電源電圧ＶD と同電位を印加し、スイッチ制御端子２
（Ｖｃ２）にＦＥＴのしきい値電圧の絶対値｜Ｖth｜よ
り低電位を印加したとき、ＦＥＴのしきい値電圧が−
１．５Ｖのときには｜−１．５｜＞Ｖc2例えば０Ｖとす
ると、スイッチを構成するＦＥＴ１とＦＥＴ４のゲート
電位はドレイン・ソース電位と同電位となり、オン状態
つまり低インピーダンスとなる。又、ＦＥＴ２とＦＥＴ
３はドレイン・ソース電位に比べ、ゲート電位はＦＥＴ
のしきい値電圧より低電位のためオフ状態つまりドレイ
ン・ソース間は高インピーダンスとなる。この状態にお
いて高周波信号が入力端子１Ｎより入力すると、低イン
ピーダンスのＦＥＴ１を介し出力端子ＯＵＴ１へ出力さ
れる。反対に、前記ＶC1に０Ｖ、前記ＶC2に前記ＶD と
同電位を印加すると、ＦＥＴ１とＦＥＴ４はオフ状態と
なり、ＦＥＴ２とＦＥＴ３はオン状態となるため入力端
子１Ｎより入力された信号はＦＥＴ２を介し出力端子Ｏ
ＵＴ２へ出力されることになる。これがスイッチング動
作の基本である。
記電源電圧ＶD と同電位を印加し、スイッチ制御端子２
（Ｖｃ２）にＦＥＴのしきい値電圧の絶対値｜Ｖth｜よ
り低電位を印加したとき、ＦＥＴのしきい値電圧が−
１．５Ｖのときには｜−１．５｜＞Ｖc2例えば０Ｖとす
ると、スイッチを構成するＦＥＴ１とＦＥＴ４のゲート
電位はドレイン・ソース電位と同電位となり、オン状態
つまり低インピーダンスとなる。又、ＦＥＴ２とＦＥＴ
３はドレイン・ソース電位に比べ、ゲート電位はＦＥＴ
のしきい値電圧より低電位のためオフ状態つまりドレイ
ン・ソース間は高インピーダンスとなる。この状態にお
いて高周波信号が入力端子１Ｎより入力すると、低イン
ピーダンスのＦＥＴ１を介し出力端子ＯＵＴ１へ出力さ
れる。反対に、前記ＶC1に０Ｖ、前記ＶC2に前記ＶD と
同電位を印加すると、ＦＥＴ１とＦＥＴ４はオフ状態と
なり、ＦＥＴ２とＦＥＴ３はオン状態となるため入力端
子１Ｎより入力された信号はＦＥＴ２を介し出力端子Ｏ
ＵＴ２へ出力されることになる。これがスイッチング動
作の基本である。
【０００７】ところで正電圧でスイッチング動作するた
めには基準電位を与えるために高抵抗Ｒを信号が通過す
るＦＥＴのドレインもしくはソースに並列に接続するた
め、少なからず、信号成分の漏洩がある。従ってスイッ
チに要求される最も重要な特性の挿入損失が増加すると
いう問題がある。
めには基準電位を与えるために高抵抗Ｒを信号が通過す
るＦＥＴのドレインもしくはソースに並列に接続するた
め、少なからず、信号成分の漏洩がある。従ってスイッ
チに要求される最も重要な特性の挿入損失が増加すると
いう問題がある。
【０００８】
【発明が解決しようとする課題】第１の問題点は、従来
の技術において正電圧の基準電位を与えるためにスイッ
チに要求される最も重要な特性の１つである。挿入損失
が増加することである。
の技術において正電圧の基準電位を与えるためにスイッ
チに要求される最も重要な特性の１つである。挿入損失
が増加することである。
【０００９】その理由は、正電圧の基準電位を与えるた
めに、高抵抗が信号の通過する線路に並列に接続される
ため、少なからず信号成分の漏洩があるからである。
めに、高抵抗が信号の通過する線路に並列に接続される
ため、少なからず信号成分の漏洩があるからである。
【００１０】第２の問題点は、従来の技術において、正
電圧の印加用のバイアス回路が必要であり回路が複雑化
することと、バイアス回路が必要な分、チップ内部で構
成しようとしたときにチップ面積の増加をもたらすこと
である。
電圧の印加用のバイアス回路が必要であり回路が複雑化
することと、バイアス回路が必要な分、チップ内部で構
成しようとしたときにチップ面積の増加をもたらすこと
である。
【００１１】その理由は、正電圧の基準電位を与えるた
めの外部バイアス回路を接続していたためである。
めの外部バイアス回路を接続していたためである。
【００１２】第３の問題点はＰＫＧの小型化ができない
という事である。その理由は外部バイアス回路を接続す
るための端子が必要でありＰＫＧの必要端子数の増加を
もたらすためである。
という事である。その理由は外部バイアス回路を接続す
るための端子が必要でありＰＫＧの必要端子数の増加を
もたらすためである。
【００１３】ＦＥＴの内部自己バイアス作用をもちい
て、基準バイアスを発生させることによって、従来まで
必要であった正電源基準電位印加用バイアス回路を不要
とし同等以上の特性を得ることができる。さらに回路簡
略化、チップ小型化、ＰＫＧ小型化の効果を得ることに
より、正電源のコントロール電圧で動作する小型、高性
能のＦＥＴスイッチを提供する。
て、基準バイアスを発生させることによって、従来まで
必要であった正電源基準電位印加用バイアス回路を不要
とし同等以上の特性を得ることができる。さらに回路簡
略化、チップ小型化、ＰＫＧ小型化の効果を得ることに
より、正電源のコントロール電圧で動作する小型、高性
能のＦＥＴスイッチを提供する。
【００１４】
【課題を解決するための手段】本発明では、スイッチを
構成するすべてのＦＥＴのドレインとソースがＤＣカッ
トコンデンサによりＦＥＴにＤＣ電流が流れ得ない事に
注目しＦＥＴの内部容量により自動的に各電位が決まる
ことを利用することにより、外部からの基準電位印加用
バイアス回路を一掃し、外部からの同バイアス回路を無
くした型でスイッチ動作を実現することにより挿入損失
の改善、チップサイズ小型化、端子数削減を実現した。
構成するすべてのＦＥＴのドレインとソースがＤＣカッ
トコンデンサによりＦＥＴにＤＣ電流が流れ得ない事に
注目しＦＥＴの内部容量により自動的に各電位が決まる
ことを利用することにより、外部からの基準電位印加用
バイアス回路を一掃し、外部からの同バイアス回路を無
くした型でスイッチ動作を実現することにより挿入損失
の改善、チップサイズ小型化、端子数削減を実現した。
【００１５】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１６】図１を参照すると本発明の第１の実施の形
態はＦＥＴ１，２，３，４でＳＰＤＴスイッチを構成し
ており図３に示す従来のＳＰＤＴスイッチの構成に対し
てＲ5 ，Ｒ6 ，Ｒ7 ，Ｒ8 ，Ｒ9 を介して供給されるバ
イアス回路を排除した構成となっている。
態はＦＥＴ１，２，３，４でＳＰＤＴスイッチを構成し
ており図３に示す従来のＳＰＤＴスイッチの構成に対し
てＲ5 ，Ｒ6 ，Ｒ7 ，Ｒ8 ，Ｒ9 を介して供給されるバ
イアス回路を排除した構成となっている。
【００１７】つまりＦＥＴ１のドレインＤ1 ，ソースＳ
1 はそれぞれコンデンサＣ1 ，Ｃ2を介して入力端子，
出力端子１に接続されＦＥＴ２のドレインＤ2 はＦＥＴ
１のソースＳ1 と接続しＦＥＴ２のソースＳ2 はコンデ
ンサＣ4 を介して接地されている。
1 はそれぞれコンデンサＣ1 ，Ｃ2を介して入力端子，
出力端子１に接続されＦＥＴ２のドレインＤ2 はＦＥＴ
１のソースＳ1 と接続しＦＥＴ２のソースＳ2 はコンデ
ンサＣ4 を介して接地されている。
【００１８】ＦＥＴ３のドレインＤ3 はＦＥＴ１のドレ
インＤ1 と接続され、ＦＥＴ３のソースＳ3 はコンデン
サＣ3 を介して出力端子２に接続される。ＦＥＴ４のド
レインＤ4 はＦＥＴ３のソースＳ3 と接続し、ＦＥＴ４
のソースＳ4 はコンデンサＣ5 を介して接地されてい
る。
インＤ1 と接続され、ＦＥＴ３のソースＳ3 はコンデン
サＣ3 を介して出力端子２に接続される。ＦＥＴ４のド
レインＤ4 はＦＥＴ３のソースＳ3 と接続し、ＦＥＴ４
のソースＳ4 はコンデンサＣ5 を介して接地されてい
る。
【００１９】ＦＥＴ１のゲートＧ1 及びＦＥＴ４のゲー
トＧ4 はそれぞれＲ1 ，Ｒ4 を介してコントロール端子
ＶC1に接続され、ＦＥＴ２のゲートＧ2 及びＦＥＴ３の
ゲートＧ3 はそれぞれＲ2 ，Ｒ3 を介してコントロール
電圧Ｖc2に接続されている。
トＧ4 はそれぞれＲ1 ，Ｒ4 を介してコントロール端子
ＶC1に接続され、ＦＥＴ２のゲートＧ2 及びＦＥＴ３の
ゲートＧ3 はそれぞれＲ2 ，Ｒ3 を介してコントロール
電圧Ｖc2に接続されている。
【００２０】次に本発明の実施の形態の動作について図
１を参照して詳細に説明する。本構成のスイッチにおい
て例えば、Ｖc1，Ｖc2に各々＋ＶD ，０Ｖを印加する
と、Ｄ1 ，Ｄ2 ，Ｄ3 及びＳ1 ，Ｓ2 ，Ｓ3 は使用して
いるＦＥＴのピンチオフ電圧によって一意的に電位は決
定されるが、その決定される原理を以下に説明する。ま
ず、Ｓ1 はＧ1 に印加された＋ＶD がＦＥＴ１，ＦＥＴ
３の内部容量及びＣ4 で分圧された電位となるがＣ4 に
数ＰＦ以上の容量を選ぶと、ＦＥＴ１のＧ1 −Ｓ1 間容
量ＣG1S1及びＦＥＴ３のＤ3 −Ｓ3 間容量ＣD3S3はそれ
ぞれＣG1s1≪Ｃ4ＣD3S3≪Ｃ4 となるため、Ｓ1 ≒ＶD
となる。Ｓ1 ＝Ｄ3 であるからＤ3 ≒ＶD となる。次に
Ｓ3 を考える。Ｄ3 ＝Ｖd Ｇ3 ＝０ＶであるためＦＥ
Ｔ３のＧ3 −Ｄ3 間には空乏層が広がった状態になって
いるがこの空乏層の広がりはＳ3側へはＧ3 −Ｓ3 間か
ピンチオフするところまで広がる。従ってＳ3 の電位は
ＦＥＴのピンチオフ電圧Ｖp となる。
１を参照して詳細に説明する。本構成のスイッチにおい
て例えば、Ｖc1，Ｖc2に各々＋ＶD ，０Ｖを印加する
と、Ｄ1 ，Ｄ2 ，Ｄ3 及びＳ1 ，Ｓ2 ，Ｓ3 は使用して
いるＦＥＴのピンチオフ電圧によって一意的に電位は決
定されるが、その決定される原理を以下に説明する。ま
ず、Ｓ1 はＧ1 に印加された＋ＶD がＦＥＴ１，ＦＥＴ
３の内部容量及びＣ4 で分圧された電位となるがＣ4 に
数ＰＦ以上の容量を選ぶと、ＦＥＴ１のＧ1 −Ｓ1 間容
量ＣG1S1及びＦＥＴ３のＤ3 −Ｓ3 間容量ＣD3S3はそれ
ぞれＣG1s1≪Ｃ4ＣD3S3≪Ｃ4 となるため、Ｓ1 ≒ＶD
となる。Ｓ1 ＝Ｄ3 であるからＤ3 ≒ＶD となる。次に
Ｓ3 を考える。Ｄ3 ＝Ｖd Ｇ3 ＝０ＶであるためＦＥ
Ｔ３のＧ3 −Ｄ3 間には空乏層が広がった状態になって
いるがこの空乏層の広がりはＳ3側へはＧ3 −Ｓ3 間か
ピンチオフするところまで広がる。従ってＳ3 の電位は
ＦＥＴのピンチオフ電圧Ｖp となる。
【００２１】この結果ＦＥＴ１はＯＮ状態ＦＥＴ３はＯ
ＦＦ状態になる。
ＦＦ状態になる。
【００２２】Ｄ2 ，Ｓ2 ，Ｄ4 についてもＣD2S2≪Ｃ5
とすることにより、Ｄ2 ≒Ｓ2 ＝Ｄ4 ≒ＶD となる。Ｓ
4 はＧ4 がＶD となるため、Ｇ4 ≒Ｄ4 の空乏層の広が
りは無いことによりＳ4 ≒Ｄ4 ≒ＶD となる。この結果
ＦＥＴ２はＯＦＦ状態ＦＥＴ４はＯＮ状態となる。
とすることにより、Ｄ2 ≒Ｓ2 ＝Ｄ4 ≒ＶD となる。Ｓ
4 はＧ4 がＶD となるため、Ｇ4 ≒Ｄ4 の空乏層の広が
りは無いことによりＳ4 ≒Ｄ4 ≒ＶD となる。この結果
ＦＥＴ２はＯＦＦ状態ＦＥＴ４はＯＮ状態となる。
【００２３】以上説明した様に外部からの正電位基準電
位印加バイアスがなくともある場合の同様の動作が可能
であり、ＦＥＴ１，２，３，４をスイッチとして機能さ
せる事ができる。
位印加バイアスがなくともある場合の同様の動作が可能
であり、ＦＥＴ１，２，３，４をスイッチとして機能さ
せる事ができる。
【００２４】正電位基準電位印加用バイアス回路を排除
することにより、通過損入損失の改善、チップサイズ小
型化、端子数削減等の効果があり、正電源のみでコント
ロールするスイッチにおいてスイッチング性能の向上と
ＰＫＧ小型化を同時に実現できる。
することにより、通過損入損失の改善、チップサイズ小
型化、端子数削減等の効果があり、正電源のみでコント
ロールするスイッチにおいてスイッチング性能の向上と
ＰＫＧ小型化を同時に実現できる。
【００２５】次に本発明の第２の実施の形態について図
面を参照して説明する。
面を参照して説明する。
【００２６】図２は、本発明の第２の実施の形態の等価
回路図であるが第１の実施の形態例と異なる点はＦＥＴ
２，ＦＥＴ４及びＦＥＴ２，ＦＥＴ４に接続されていた
Ｒ2，Ｒ4 ，Ｃ5 ，Ｃ3 等の回路が無い点である。この
場合、ＦＥＴ１とＦＥＴ３でＳＰＳＴを構成するが、こ
の場合でも第１の実施の形態で説明した様にＦＥＴ１と
ＦＥＴ３を正電位基準電位印加バイアスがなくとも正電
圧でコントロールできるスイッチを得る事ができる。
回路図であるが第１の実施の形態例と異なる点はＦＥＴ
２，ＦＥＴ４及びＦＥＴ２，ＦＥＴ４に接続されていた
Ｒ2，Ｒ4 ，Ｃ5 ，Ｃ3 等の回路が無い点である。この
場合、ＦＥＴ１とＦＥＴ３でＳＰＳＴを構成するが、こ
の場合でも第１の実施の形態で説明した様にＦＥＴ１と
ＦＥＴ３を正電位基準電位印加バイアスがなくとも正電
圧でコントロールできるスイッチを得る事ができる。
【００２７】
【発明の効果】第１の効果は、０．１〜０．２ｄＢの挿
入損失改善ができ、スイッチ性能が向上する。
入損失改善ができ、スイッチ性能が向上する。
【００２８】その理由は、基準電位印加用バイアス回路
を排除したことによりそれによる損失がなくなるため
（０．１〜０．２ｄＢ）である。
を排除したことによりそれによる損失がなくなるため
（０．１〜０．２ｄＢ）である。
【００２９】第２の効果は、チップサイズ小型化ができ
る（約１０％）。
る（約１０％）。
【００３０】その理由は、基準電位印加用バイアス回路
を排除したことにより回路が簡略化されるためである。
を排除したことにより回路が簡略化されるためである。
【００３１】第３の効果は、ＰＫＧ小型化ができること
である。
である。
【００３２】その理由は、基準電位印加用バイアス回路
を排除したことにより必要な端子数が減るため（端子削
減１端子）である。
を排除したことにより必要な端子数が減るため（端子削
減１端子）である。
【図１】本発明の実施の形態の等価回路図である。
【図２】本発明の実施の形態２の等価回路図である。
【図３】従来のＦＥＴスイッチの等価回路図である。
１ ＦＥＴ ２ ＦＥＴ ３ ＦＥＴ ４ ＦＥＴ ５ コンデンサ（Ｃ1 ） ６ コンデンサ（Ｃ2 ） ７ コンデンサ（Ｃ3 ） ８ コンデンサ（Ｃ4 ） ９ コンデンサ（Ｃ5 ）
Claims (2)
- 【請求項１】 第１のＦＥＴのソースとドレインが第１
のコンデンサーを介して入力端子、第１の出力端子と接
続され、第２のＦＥＴのドレインが第１のＦＥＴのソー
スと接続され、前記第２のＦＥＴのソースは第２のコン
デンサーを介して接地され、第３のＦＥＴのドレインは
前記第１のＦＥＴのドレインが接続され、前記第３のＦ
ＥＴのソースは第３のコンデンサーを介して第２の出力
端子と接続され、第４のＦＥＴのドレインは前記第３の
ＦＥＴのソースと接続され、前記第４のＦＥＴのソース
は、第４のコンデンサーを介して接地され、前記第１及
び第４のＦＥＴのゲートが抵抗を介して第１のバイアス
端子に接続され、前記第２及び第３のＦＥＴのゲートが
抵抗を介して第２のバイアス端子に接続され、前記第１
及び第２のバイアス端子に正電圧を交互に印加すること
を特徴とする半導体スイッチ。 - 【請求項２】 第１のＦＥＴのソースとドレインがコン
デンサーを介してそれぞれが入力端子１、出力端子１と
なり、第２のＦＥＴのドレインが第１のＦＥＴのソース
と接続され、コンデンサを介して第２のＦＥＴのソース
が接地され、第１のＦＥＴのゲート及び第２のＦＥＴの
ゲートに各々正電位、０Ｖを印加することによりスイッ
チングを行うＦＥＴスイッチ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7340453A JP3031227B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体スイッチ |
| KR1019960073946A KR970056052A (ko) | 1995-12-27 | 1996-12-27 | 반도체 스위치 |
| EP96120941A EP0782267A2 (en) | 1995-12-27 | 1996-12-27 | Semiconductor switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7340453A JP3031227B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181588A true JPH09181588A (ja) | 1997-07-11 |
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