JPH09181594A - 入力回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力回路に波形整形機能を持たせて、各入力
端での波形歪みを緩和させ、充分なハイレベルもしくは
ロウレベルが確保できる動作周波数の上限を改善する。 【解決手段】 入出力線Ｗに与えられた信号波形をイン
バータＩＮＶ１によって整形して入力信号ＤＩＮとして
内部回路へ伝達する。その際に、入出力線Ｗの電位はト
ランジスタＰＭ，ＮＭによってフィードフォワードが掛
けられる。フィードフォワードが掛けられる期間は遅延
素子ＤＬの遅延時間によって決定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、バスのデータ転
送を高速に行えるインターフェイス回路に関するもので
ある。

【０００２】

【従来の技術】プロセッサとメインメモリ問のデータ転
送は一般にバスを用いて行われる。メインメモリは、モ
ジュールと呼ばれるプリント基板を単位として、複数の
モジュールにより構成される。各モジュールには、一般
に８個ないし９個のダイナミックＲＡＭ（以下「ＤＲＡ
Ｍ」と略記する）が搭載される。プロセッサからのデー
タの書き込み読み出しは、ひとつのモジュールが選択さ
れて行われる。

【０００３】モジュールに搭載された各ＤＲＡＭが４ビ
ットの入出力を持てば、３２ビット（４ビット入出力×
８個）ないし３６ビット（４ビット入出力×９個）のデ
ータを一度に書き込みもしくは読み出すことができる。

【０００４】図１１は、１本のバスを構成する複数の伝
送線近傍での、プロセッサとモジュールとの接続関係を
模式的に示した回路図である。バスにはそれぞれ第０、
第１、…第ｎのモジュールについての入出力回路Ｉ／Ｏ
−０，Ｉ／Ｏ−１，…，Ｉ／Ｏ−ｎが、ノードＮＤ一
０，ＮＤ−１，…，ＮＤ−ｎを介して接続されている。
ノードＮＤ一０，ＮＤ−１，…，ＮＤ−ｎはこの順に設
けられ、隣接するノードの間は特性インピーダンスＺ
ｏ、遅延時間Ｔｍの伝送線Ｇ０〜Ｇ（ｎ−１）で接続さ
れている。特性インピーダンスＺｏの値としては例えば
５０Ωが選定される。

【０００５】第ｉのモジュール（ｉ＝０，１，…ｎ）は
特性インピーダンスＺｐ、遅延時間Ｔｓの伝送線Ｆｉを
介してノードＮＤ一ｉと接続されている。特性インピー
ダンスＺｐの値は例えばＺｏに等しく選定される。

【０００６】プロセッサの入出力回路Ｉ／Ｏ−Ｐは、特
性インピーダンスＺｏの伝送線Ｇ０を介してノードＮＤ
一０に接続されている。インピーダンスマッチングのた
め、バスの両端はいずれも５０Ωの終端抵抗Ｒｏで終端
される。終端抵抗Ｒｏには終端電位Ｖｔｔが与えられて
おり、これは通常、電源電圧ＶＤＤの半分の値に設定さ
れる。

【０００７】図１２は従来の入出力回路の構成を示す回
路図である。入出力線Ｗには出力回路ＤＶ及び入力回路
ＲＶが接続されている。出力回路ＤＶは出力イネーブル
信号ＯＥがハイレベルのとき、出力データＤＯＵＴを出
力する。出力イネーブル信号ＯＥがロウレベルのときに
は出力端子はハイインピーダンスとなる。入力回路ＲＶ
は入出力線Ｗにやってきた信号をインバータで波形整形
してから入力信号ＤＩＮを内部回路たるＤＲＡＭ、また
はプロセッサに与える。

【０００８】

【発明が解決しようとする課題】以上の様に構成された
バスにおいてはノードＮＤ一ｉにおいて特性インピーダ
ンスの整合が採れなくなっている。

【０００９】今、プロセッサがデータを出力し、ＤＲＡ
Ｍがそのデータを受取る場合を考える。プロセッサから
出力されたデータはその入出力回路Ｉ／Ｏ−Ｐにより駆
動され、特性インピーダンスＺｏの伝送線Ｇ０を伝達し
てノードＮＤ−０に到達する。このデータは特性インピ
ーダンスＺｏを持つ伝送線Ｇ１と、特性インピーダンス
Ｚｐを持つ伝送線Ｆ１とに分岐するが、これら２つの伝
送線Ｇ１，Ｆ１によって生じる特性インピーダンスの値
は、ノードＮＤ−０に到達する以前にデータが伝搬して
いた伝送線Ｇ１の特性インピーダンスの値Ｚｏとは異な
る。

【００１０】図１３はプロセッサから出力されたデータ
がノードＮＤ−０において伝搬する様子を模式的に示し
た概念図である。以下簡単のため、Ｚｐ＝Ｚｏの場合を
仮定して考察を進めて問題点を導くが、両者の値が異な
っても同様の問題点が生じる。

【００１１】バスにおける電圧が何処でも０である状態
を初期状態として、プロセッサから出力されたデータが
ノードＮＤ−０へと伝送線Ｇ０を伝搬してくる際に有す
る電圧をＶｐとし、ノードＮＤ−０における透過係数を
τ、反射係数をγとする。ノードＮＤ−０から第０のモ
ジュールについての入出力回路Ｉ／Ｏ−０へと伝送線Ｆ
０を伝搬する信号Ｖｓ、及びノードＮＤ−１へと伝送線
Ｇ１を伝搬する信号Ｖｍのいずれも、ノードＮＤ−０か
ら伝搬した直後においてはその電圧が値τＶｐを採る。

【００１２】時間ｔの基準をノードＮＤ一０に最初に到
達した時点に採り、入出力回路Ｉ／Ｏ−０における信号
の電圧をＶとする。伝送線Ｆ０の伝搬に要する遅延時間
Ｔｓだけ遅れて信号Ｖｓが入出力回路Ｉ／Ｏ−０に到達
するので、時刻Ｔｓ以前ではＶ＝０である。そして時刻
ＴｓになってＶ＝τＶｐとなる。

【００１３】次に時刻２Ｔｍ＋Ｔｓには、信号Ｖｍがノ
ードＮＤ−１で反射されて伝送線Ｇ１を往復した後、ノ
ードＮＤ−０を透過して伝送線Ｆ０を伝搬して入出力回
路Ｉ／Ｏ−０に到達するので、Ｖ＝τＶｐ＋τ² γＶｐ
となる。

【００１４】一方、入出力回路Ｉ／Ｏ−０が入力機能を
果たす場合にはハイインピーダンスとなるので、入出力
回路Ｉ／Ｏ−０に到達した信号Ｖｓはここで反射係数１
で全反射して伝送線Ｆ０を伝搬してノードＮＤ一０へと
向かい、ノードＮＤ一０において反射係数γで反射され
て、再び入出力回路Ｉ／Ｏ−０に向かう。この信号が入
出力回路Ｉ／Ｏ−０に到達するのに必要な時間は３Ｔｓ
である。例えば各伝送線の遅延時間はＴｍ＝１００ｐ
ｓ，Ｔｓ＝１５０ｐｓ程度に設定すると、Ｔｓ＞Ｔｍが
成立するので、時刻３Ｔｓは時刻２Ｔｍ＋Ｔｓよりも後
であり、Ｖ＝τＶｐ＋τ² γＶｐ＋γτＶｐとなる。

【００１５】時刻４Ｔｍ＋Ｔｓには、ノードＮＤ−０，
１，２間の伝送線Ｇ１，Ｇ２を往復した後に伝送線Ｆ０
を伝搬する電圧値τ⁴ γＶｐの信号や、伝送線Ｇ１を２
往復してから伝送線Ｆ０を伝搬する電圧値τ² γ³ Ｖｐ
の信号が入出力回路Ｉ／Ｏ−０へ到達するが、Ｔｓ＜２
Ｔｍが成立するので、時刻３Ｔｓよりも遅い。

【００１６】ここで τ＝２（Ｚｏ／２）／（Ｚｏ／２＋Ｚｏ）＝２／３，γ
＝（Ｚｏ／２−Ｚｏ）／（Ｚｏ／２＋Ｚｏ）＝−１／３ である。但し、負符号は電圧の符号が反転することを示
す。

【００１７】よって、上記の電圧Ｖの変遷は以下の様に
纏められる。 i) ０≦ｔ＜Ｔｓ：Ｖ＝０ ii) Ｔｓ≦ｔ＜２Ｔｍ＋Ｔｓ:Ｖ＝（２／３）Ｖｐ iii)２Ｔｍ＋Ｔｓ≦ｔ＜３Ｔｓ：Ｖ＝（１４／２７）Ｖ
ｐ iV) ３Ｔｓ≦ｔ＜４Ｔｍ＋Ｔｓ：Ｖ＝（８／２７）Ｖｐ v) ｔ＝４Ｔｍ＋Ｔｓ：Ｖ＝（５２／２４３）Ｖｐ γは負であるので、電圧Ｖは一旦時刻Ｔｓで立ち上がっ
た後、順次減少して行くことが分かる。各ノードで反
射、透過して入出力回路Ｉ／Ｏ−０に到達する信号が電
圧Ｖを弱める作用を有しているためである。

【００１８】勿論、電圧Ｖを高める信号も入出力回路Ｉ
／Ｏ−０に到達する。例えば一旦伝送線Ｆ０を伝搬して
入出力回路Ｉ／Ｏ−０に到達した信号Ｖｓが更に伝送線
Ｆ０を２往復して入出力回路Ｉ／Ｏ−０に到達すると、
電圧γ² τＶｐだけ電圧Ｖが増加する。しかし、電圧γ
² τＶｐが得られるのに必要な時間は５Ｔｓであり、上
記のようにＴｓ＞Ｔｍであれば時刻４Ｔｍ＋Ｔｓ迄の電
圧Ｖには影響がない。

【００１９】このように入出力回路Ｉ／Ｏ−０に与えら
れる電圧は、その変化後、比較的短期においてその変化
が妨害される。よって、信号の周波数が高くなるにつれ
て、ＤＲＡＭ入力端でハイレベルもしくはロウレベルを
十分に確保することは困難になる。これでは、出力回路
の電流駆動力ではなく、伝送線の物理的な形状および特
性により、バスの最大動作周波数が決定されるという問
題点がある。ＤＲＡＭがデータを出力し、ブロセッサが
そのデータを受け取る場合も同様の問題点がある。

【００２０】本発明は上記問題点を解決し、バスの最大
動作周波数を向上させることを目的とする。

【００２１】

【課題を解決するための手段】この発明のうち請求項１
にかかる入力回路においては、２値論理の第１及び第２
の論理にはそれぞれ第１及び第２の範囲にある電位が対
応する。そして前記入力回路は、（ａ）入力電位が伝達
される入力線と、（ｂ）第１の駆動制御信号が活性化し
た場合に、前記入力電位を強制的に前記第２の範囲に入
れる第１の駆動手段と、（ｃ）前記入力電位が前記第１
の範囲から前記第２の範囲への第１の遷移をした後、一
定期間だけ前記第１の駆動制御信号を活性化させる第１
の駆動制御手段とを備える。

【００２２】この発明のうち請求項２にかかるものは、
請求項１記載の入力回路であって、前記入力電位は前記
第２の範囲から前記第１の範囲への第２の遷移も行い、
前記第１の駆動制御手段は（ｃ−１）前記入力線に接続
された入力端と、前記入力電位が第１及び第２の遷移を
した後、前記一定期間だけ遅延してそれぞれ第３及び第
４の遷移をする遅延入力信号を出力する出力端とを含む
遅延素子と、（ｃ−２）前記入力線に接続された第１端
と、第１の制御信号を出力する第２端とを含み、前記第
１端と前記第２端とは、前記第３の遷移によって前記遅
延入力信号が採る値に対応して導通せず、前記第４の遷
移によって前記遅延入力信号が採る値に対応して導通す
る第１のスイッチと、（ｃ−３）活性化した前記第１の
駆動制御信号に相当する電位が与えられる第１端と、前
記第１の駆動制御信号を出力する第２端とを含み、前記
第１端と前記第２端とは、前記第１制御信号が前記第１
の範囲にある場合には非導通し、前記第１の制御信号が
前記第２の範囲にある場合には導通する第２のスイッチ
とを有する。

【００２３】この発明のうち請求項３にかかるものは、
請求項２記載の入力回路であって、前記第１の駆動制御
手段は（ｃ−４）前記第１の範囲にある電位が与えられ
る第１端と、前記第１のスイッチの前記第２端に接続さ
れて前記第１の制御信号を出力する第２端とを含み、前
記第１端と前記第２端とは、前記第１のスイッチと相補
的に導通／非導通する第３のスイッチを更に有する。

【００２４】この発明のうち請求項４にかかるものは、
請求項３記載の入力回路であって、前記第１の駆動制御
手段は（ｃ−５）非活性化した前記駆動制御信号に相当
する電位が与えられる第１端と、前記第２のスイッチの
前記第２端に接続された第２端とを含む第１の抵抗性素
子を更に有する。

【００２５】この発明のうち請求項５にかかるものは、
請求項４記載の入力回路であって、前記第１の抵抗性素
子は（ｃ−５−１）前記第１の抵抗性素子の前記第１端
及び前記第２端にそれぞれ接続された第１端及び第２端
を含み、前記第１端及び前記第２端は前記遅延入力信号
が第２の範囲にある場合に導通する第４のスイッチと、
（ｃ−５−２）前記第４のスイッチに並列に接続された
電位規定抵抗とを備える。

【００２６】この発明のうち請求項６にかかるものは、
請求項５記載の入力回路であって、前記電位規定抵抗
は、前記第１の抵抗性素子の前記第１端及び前記第２端
にそれぞれ接続された第１端及び第２端を含み、前記第
１端及び前記第２端は、前記入力電位が前記第１及び第
２の範囲にある場合にそれぞれ導通／非導通するＭＯＳ
トランジスタによって構成される。

【００２７】この発明のうち請求項７にかかるものは、
請求項４記載の入力回路であって、前記第１の駆動手段
は（ｂ−１）前記第２の範囲のなかで前記第１の範囲か
ら最も遠い第１の電位が与えられるソースと、前記入力
線に接続されたドレインと、ゲート電極とを含むドライ
ブ用ＭＯＳトランジスタを有し、前記ドライブ用ＭＯＳ
トランジスタの前記ゲート電極は前記第１の抵抗性素子
の前記第２端に接続され、前記第１の駆動制御信号は前
記第１及び第２の範囲にある場合にそれぞれ活性／非活
性し、前記第１の駆動制御手段は（ｃ−６）前記第１の
電位が与えられる第１端と、前記第１の抵抗性素子の前
記第１端に接続された第２端とを含む電圧支持素子を更
に有する。そして、前記電圧支持素子はその前記第１端
及び前記第２端の間で、前記ドライブ用ＭＯＳトランジ
スタの閾値電圧を支える。

【００２８】この発明のうち請求項８にかかるものは、
請求項２記載の入力回路であって、前記第１の駆動制御
手段は（ｃ−４）前記遅延素子の前記入力端と前記入力
線との間に介挿される差動入力アンプを更に有する。そ
して、前記差動入力アンプの第１の入力端は前記入力線
に、第２の入力端は参照電位点に、出力端は前記遅延素
子の前記入力端に、それぞれ接続される。

【００２９】この発明のうち請求項９にかかるものは、
請求項８記載の入力回路であって、前記差動入力アンプ
の前記第２の入力端は電位抑制抵抗を介して参照電位点
に接続され、前記差動入力アンプの前記出力端から得ら
れる信号の遷移が遅延して前記差動入力アンプの前記第
２の入力端に伝達される。

【００３０】この発明のうち請求項１０にかかるもの
は、請求項１記載の入力回路であって、（ｄ）前記入力
線と前記第１の駆動手段との間に介挿された駆動抑制抵
抗を更に備える。

【００３１】この発明のうち請求項１１にかかるもの
は、請求項１記載の入力回路であって、（ｄ）第２の駆
動制御信号が活性化した場合に、前記入力電位を強制的
に前記第１の範囲に入れる第２の駆動手段と、（ｅ）前
記入力電位が前記第２の範囲から前記第１の範囲への第
２の遷移をした後、一定期間だけ前記第２の駆動制御信
号を活性化させる第２の駆動制御手段とを更に備える。

【００３２】この発明のうち請求項１２にかかるもの
は、請求項１１記載の入力回路であって、（ｆ）相補的
な出力信号対の一方が入力される第１入力端と、前記第
１の駆動制御信号が与えられる第２入力端と、自身の前
記第１及び第２入力端に与えられたデータの論理和を前
記第１の駆動手段に出力する第１の論理回路と、（ｇ）
相補的な出力信号対の他方が入力される第１入力端と、
前記第２の駆動制御信号が与えられる第２入力端と、自
身の前記第１及び第２入力端に与えられたデータの論理
和を前記第２の駆動手段に出力する第２の論理回路とを
更に備える。

【００３３】この発明のうち請求項１３にかかるもの
は、請求項２記載の入力回路であって、前記第１の駆動
制御手段は（ｃ−４）前記遅延素子に直列に接続され、
切り換え信号を受ける論理回路を更に有する。そして、
前記論理回路は、前記切り換え信号が所定の論理を採っ
た場合に、前記第１のスイッチを非導通にすると共に、
前記第１の制御信号を前記第２の論理に固定する。

【００３４】この発明のうち請求項１４にかかるもの
は、請求項１１記載の入力回路であって、前記遅延素子
は複数のインバータの直列接続を含み、前記第２の駆動
制御手段は（ｃ−４）前記複数のインバータの直列接続
の間に直列に介挿され、切り換え信号を受ける論理回路
を更に有する。そして、前記論理回路は、前記切り換え
信号が所定の論理を採った場合に、前記第１のスイッチ
を非導通にすると共に、前記第２の制御信号を前記第１
の論理に固定する。

【００３５】

【発明の実施の形態】本発明は、入出力回路の一部であ
る入力回路に波形整形機能を持たせて、各入力端での波
形歪みを緩和させ、充分なハイレベルもしくはロウレベ
ルが確保できる動作周波数の上限を改善する。

【００３６】実施の形態１．図１は本発明の実施の形態
１に関わる入出力回路１０１の構成を示す回路図であ
る。入出力線Ｗには出力回路ＤＶ及び入力回路ＲＶ１が
接続されている。

【００３７】出力回路ＤＶには出力イネーブル信号Ｏ
Ｅ、出力データＤＯＵＴが与えられる。出力イネーブル
信号ＯＥは２入力ＮＡＮＤ回路Ｍ１の一方の入力端に、
かつインバータ回路Ｍ２によって反転されて２入力ＮＯ
Ｒ回路Ｍ３の一方の入力端に、それぞれ与えられる。ま
た出力データＤＯＵＴはＮＡＮＤ回路Ｍ１の他方の入力
端、及びＮＯＲ回路Ｍ３の他方の入力端に共通して与え
られる。

【００３８】ＮＡＮＤ回路Ｍ１の出力端はＰＭＯＳトラ
ンジスタＱ１のゲートに、ＮＯＲ回路Ｍ３の出力端はＮ
ＭＯＳトランジスタＱ２のゲートに、それぞれ接続され
る。トランジスタＱ１，Ｑ２のドレインは共通して入出
力線Ｗに接続される。トランジスタＱ２，Ｑ１のソース
にはそれぞれ接地電位ＧＮＤと、電位ＶＤＤが与えられ
る。但しＶＤＤ＞ＧＮＤの関係がある。

【００３９】出力イネーブル信号ＯＥがハイレベルのと
き、出力データＤＯＵＴの反対の論理がトランジスタＱ
１，Ｑ２のゲートの何れにも与えられる。よってトラン
ジスタＱ１，Ｑ２は自身のゲートに与えられた論理を反
転して出力データＤＯＵＴと同一の論理を入出力線Ｗに
与える。出力イネーブル信号ＯＥがロウレベルのときに
はトランジスタＱ１，Ｑ２のいずれもＯＦＦして入出力
線Ｗがハイインピーダンスとなる。

【００４０】入力回路ＲＶ１は以下の様に構成される。
入出力線Ｗに接続された入力端と、内部回路へ入力信号
ＤＩＮを与える出力端を有するインバータ回路ＩＮＶ１
が備えられ、その出力端には論理反転を伴って信号を遅
延させる遅延素子ＤＬの入力端が接続されている。遅延
素子ＤＬは例えば３段のインバータ回路によって実現さ
れる。

【００４１】遅延素子ＤＬの出力端にはインバータ回路
ＩＮＶ２の入力端が接続され、その出力端はＰＭＯＳト
ランジスタＰ０、ＮＭＯＳトランジスタＮ１の両方のゲ
ートに接続されている。ＰＭＯＳトランジスタＰ０のソ
ース及びＮＭＯＳトランジスタＮ１のソースには、それ
ぞれ電位ＶＤＤ，ＧＮＤが与えられる。

【００４２】ＰＭＯＳトランジスタＰ０のドレインには
ＮＭＯＳトランジスタＮ０のドレインが接続され、ＮＭ
ＯＳトランジスタＮ０のソースには電位ＧＮＤが与えら
れる。ＮＭＯＳトランジスタＮ１のドレインにはＰＭＯ
ＳトランジスタＰ１のドレインが接続され、ＰＭＯＳト
ランジスタＰ１のソースには電位ＶＤＤが与えられる。

【００４３】ＮＭＯＳトランジスタＮ０のゲートにはＮ
ＭＯＳトランジスタＮＤのドレインが接続され、ＮＭＯ
ＳトランジスタＮＤのソースには電位ＧＮＤが与えられ
る。ＰＭＯＳトランジスタＰ１のゲートにはＰＭＯＳト
ランジスタＰＤのドレインが接続され、ＰＭＯＳトラン
ジスタＰＤのソースには電位ＶＤＤが与えられる。ＰＭ
ＯＳトランジスタＰＤのゲート、及びＮＭＯＳトランジ
スタＮＤのゲートには共通して遅延素子ＤＬの出力端が
接続される。

【００４４】入出力線Ｗにはトランスミッションゲート
ＴＧＰ，ＴＧＮの両方の入力端が共通して接続されてい
る。トランスミッションゲートＴＧＰ，ＴＧＮはいずれ
もＮＭＯＳトランジスタとＰＭＯＳトランジスタの並列
接続によって構成されておりいる。トランスミッション
ゲートＴＧＰを構成するＮＭＯＳトランジスタのゲー
ト、及びトランスミッションゲートＴＧＮを構成するＰ
ＭＯＳトランジスタのゲートは共通してインバータ回路
ＩＮＶ２の出力端が接続されている。また、トランスミ
ッションゲートＴＧＰを構成するＰＭＯＳトランジスタ
のゲート、及びトランスミッションゲートＴＧＮを構成
するＮＭＯＳトランジスタのゲートは共通して遅延素子
ＤＬの出力端が接続される。

【００４５】入出力線ＷにはＰＭＯＳトランジスタＰＭ
のドレイン、及びＮＭＯＳトランジスタＮＭのドレイン
が共通に接続される。ＰＭＯＳトランジスタＰＭのソー
ス、及びＮＭＯＳＮＭのソースにはそれぞれ電位ＶＤ
Ｄ，ＧＮＤが与えられる。

【００４６】ＰＭＯＳトランジスタＰＭのゲートはトラ
ンジスタＰ０，Ｎ０のドレインに共通に接続され、ＮＭ
ＯＳトランジスタＮＭのゲートはトランジスタＰ１，Ｎ
１のドレインに共通に接続される。

【００４７】抵抗Ｒ０の一端には電位ＶＤＤが与えら
れ、他端はＰＭＯＳトランジスタＰＭのゲートに接続さ
れる。また抵抗Ｒ１の一端には電位ＧＮＤが与えられ、
他端はＮＭＯＳトランジスタＮＭのゲートに接続され
る。

【００４８】大まかに言えば、入力回路ＲＶ１は、入出
力線Ｗに与えられた信号波形をインバータＩＮＶ１によ
って整形して入力信号ＤＩＮとして内部回路へ伝達す
る。その際に、入出力線Ｗの電位はトランジスタＰＭ，
ＮＭによってフィードフォワードが掛けられる。

【００４９】図２は入出力線Ｗの電位の変化を示すグラ
フである。実線は入力回路ＲＶ１の動作を示し、破線は
比較のために従来の技術の動作を示している。以下、図
２を参照しつつ入力回路ＲＶ１の動作を説明する。まず
簡単のために初期状態が入出力線Ｗに電位ＧＮＤが与え
られているとして説明する。電位ＶＤＤ，ＧＮＤはそれ
ぞれハイレベル、ローレベルの論理として機能するもの
とする。

【００５０】遅延素子ＤＬが出力する信号ＤＬＹ０はロ
ーレベル、インバータ回路ＩＮＶ２が出力する信号ＤＬ
Ｙ１はハイレベルであるので、トランスミッションゲー
トＴＧＮはＯＦＦしており、ＰＭＯＳトランジスタＰＤ
がＯＮしているのでＰＭＯＳトランジスタＰ１のゲート
の電位はほぼＶＤＤとなり、ＰＭＯＳトランジスタＰ１
はＯＦＦする。ＮＭＯＳトランジスタＮ１はＯＮしてい
るのでＮＭＯＳトランジスタＮＭのゲートの電位ＮＤＲ
はほぼＧＮＤとなり、ＮＭＯＳトランジスタＮＭはオフ
している。

【００５１】一方、トランスミッションゲートＴＧＰは
ＯＮ、ＮＭＯＳトランジスタＮＤはＯＦＦしており、Ｎ
ＭＯＳトランジスタＮ０のゲートにはローレベルが与え
られる。よってＮＭＯＳトランジスタＮ０はＯＦＦす
る。更にＰＭＯＳトランジスタＰ０もＯＦＦしているの
で、ＰＭＯＳトランジスタＰＭのゲートの電位ＰＤＲは
抵抗Ｒ０を介して電位ＶＤＤに固定される。よってＰＭ
ＯＳトランジスタＰＭもオフしている。

【００５２】以上のようにトランジスタＰＭ，ＮＭがＯ
ＦＦしているので、初期状態においては入出力線Ｗはロ
ーレベルの電位を保ったままハイインピーダンス状態に
固定されている。

【００５３】次に初期状態から、プロセッサの入出力回
路Ｉ／Ｏ−Ｐがバスに信号Ｖｐを与えた場合を考える。
信号Ｖｐの電圧をＶＤＤとし、電位ＧＮＤの値を０とす
ることにより、電圧と電位とを混同して用いることがで
きる。

【００５４】入出力回路１０１が第０のモジュールの入
出力回路Ｉ／Ｏ−０に採用されていた場合、従来の技術
の説明で示されたように、時刻Ｔｓになって（２／３）
Ｖｐ＝（２／３）ＶＤＤの電位が入出力線Ｗに与えられ
る。

【００５５】遅延素子ＤＬの遅延時間ＴＤが更に経過す
るまでは信号ＤＬＹ０，ＤＬＹ１はそれぞれ依然として
ローレベル、ハイレベルである。よってトランスミッシ
ョンゲートＴＧＮ、ＰＭＯＳトランジスタＰＤ、ＮＭＯ
ＳトランジスタＮ１、ＮＭＯＳトランジスタＮＭについ
てはそれぞれ初期状態と同様に、ＯＦＦ，ＯＮ，ＯＮ，
ＯＦＦしている。

【００５６】またトランスミッションゲートＴＧＰはＯ
Ｎし、トランジスタＮＤ，Ｐ０はＯＦＦしているので、
ＮＭＯＳトランジスタＮ０のゲートには電位（２／３）
ＶＤＤが与えられる。

【００５７】ゲート長として０．５μｍを採用するＮＭ
ＯＳトランジスタの閾値電圧Ｖｔｈｎ、ＰＭＯＳトラン
ジスタの閾値電圧Ｖｔｈｐの絶対値は、いずれも０．６
〜０．８Ｖに設定される。よってＶＤＤ＝３Ｖに設定し
てもＮＭＯＳトランジスタＮ０のゲートには２Ｖ程度の
電位が与えられ、これはＯＮする。そしてＰＭＯＳトラ
ンジスタＰＭのゲート電位ＰＤＲは急速に０へと遷移す
る。

【００５８】よってＰＭＯＳトランジスタＰＭがＯＮ
し、入出力線Ｗの電位はＶＤＤへと引き上げられ、入力
信号の変化を助けるように動作する。この際に抵抗Ｒ０
に流れる電流を抑制するために、抵抗Ｒ０の値を大きく
することが望ましい。

【００５９】遅延時間ＴＤが経過すると、遅延信号ＤＬ
Ｙ０，ＤＬＹ１はそれぞれハイレベル、ロウレベルにな
る。従ってトランスミッションゲートＴＧＰがＯＦＦ
し、ＮＭＯＳトランジスタＮＤがＯＮするので、ＮＭＯ
ＳトランジスタＮ０はＯＦＦする。一方、ＰＭＯＳトラ
ンジスタＰ０がＯＮするので、ＰＭＯＳトランジスタＰ
Ｍのゲート電位ＰＤＲは急速に電位ＶＤＤへと引き上げ
られ、ＰＭＯＳトランジスタＰＭはＯＦＦする。

【００６０】また、ＰＭＯＳトランジスタＰＤはＯＦＦ
し、トランスミッションゲートＴＧＮがＯＮするが、入
出力線Ｗにはハイレベルが与えられているのでＰＭＯＳ
トランジスタＰ１はＯＦＦする。また、ＮＭＯＳトラン
ジスタＮ１もＯＦＦするが、抵抗Ｒ１によってＮＭＯＳ
トランジスタＮＭのゲートの電位ＮＤＲには依然として
電位ＧＮＤが与えられたままである。よってＮＭＯＳト
ランジスタＮＭはＯＦＦする。

【００６１】従って、遅延時間ＴＤが経過した後は、ト
ランジスタＰＭ，ＮＭの何れもがＯＦＦし、入出力線Ｗ
は初期状態と同様に、ハイインピーダンス状態に復帰す
ることになる。

【００６２】なお、入出力線Ｗの電位が時刻Ｔｓに立ち
上がってから、これがトランスミッションゲートＴＧＰ
を通過し、トランジスタＮ０，ＰＭがＯＮして入出力線
Ｗにフィードフォワードを掛けるのには各トランジスタ
の遅延時間の総計ＴＬを要する。つまり、入出力線Ｗの
電位が上昇し始めるのは時刻Ｔｓ＋ＴＬである。

【００６３】例えば遅延時間ＴＬがＴＬ１＝２５０ｐｓ
であるとすれば、時刻Ｔｓ＋ＴＬは４００ｐｓであり、
時刻２Ｔｍ＋Ｔｓ＝３５０ｐｓよりも遅い。従って、入
出力線Ｗにフィードフォワードが掛かる以前に入出力線
Ｗの電位は（１４／２７）×３＝１．６Ｖ程度に迄低下
する。

【００６４】しかし、上述のようにＮＭＯＳトランジス
タＮ０の閾値電圧Ｖｔｈｎの絶対値は０．６〜０．８Ｖ
に設定されるので上記動作に影響はない。図２において
実線で示されているのはこのような場合である。

【００６５】勿論、遅延時間ＴＬがもっと長くても上記
動作には影響しない。例えば遅延時間ＴＬがＴＬ２＝３
５０ｐｓであるとすれば、時刻Ｔｓ＋ＴＬは５００ｐｓ
であり、時刻３Ｔｓ＝４５０ｐｓよりも遅い。従って、
入出力線Ｗにフィードフォワードが掛かる以前に入出力
線Ｗの電位は（８／２７）×３＝０．８９Ｖ程度に迄低
下する。このような場合においてもＮＭＯＳトランジス
タＮ０はＯＮし、入出力線Ｗにフィードフォワードが掛
けられる。この場合の動作は図２において一点鎖線で示
されている。

【００６６】但し、インバータ回路ＩＮＶ１の閾値は通
常ＶＴＨ＝（ＶＤＤ−ＧＮＤ）／２＝１．５Ｖに設定さ
れるので、極く短期では有るものの、時刻３Ｔｓと時刻
Ｔｓ＋ＴＬの間でこの閾値を下回ってしまう。このた
め、遅延時間ＴＬとしては２Ｔｓよりも短いことが、こ
こでは３００ｐｓ以下であることが望ましい。

【００６７】一方、遅延素子ＤＬの遅延時間ＴＤはトラ
ンスミッションゲートＴＧＰ、トランジスタＮ０，ＰＭ
の遅延時間の総計ＴＬよりも長いことが望ましい。さも
ないと、ＮＭＯＳトランジスタＮ０が一旦ＯＮしても、
すぐさまＮＭＯＳトランジスタＮＤがＯＮし、ＮＭＯＳ
トランジスタＮ０が再度ＯＦＦしてしまう。これではＰ
ＭＯＳトランジスタＰＭがＯＮする期間が短く、あるい
はＯＮせず、入出力線Ｗに対するフィードフォワードが
充分には掛からなくなるためである。

【００６８】逆に遅延時間ＴＤは長すぎても望ましくな
い。入出力線Ｗの新たな遷移を妨害するおそれが有り、
動作周波数の上限を低下させてしまうためである。例え
ばモジュールが図１に示されるようにｎ枚設けられた場
合、プロセッサから最も遠いモジュールに到る迄に必要
な時間は、伝送線Ｇ０の遅延時間をＴｍとして、Ｔｑ＝
８Ｔｍ＋Ｔｓとなります。このモジュールにおけるフィ
ードフォワードの影響がプロセッサに伝達するのに必要
な時間もＴｑであるので、このモジュールにおけるプロ
セッサへのフィードフォワードの影響は２Ｔｑ＋ＴＬ＋
ＴＤだけ継続する。

【００６９】Ｔｍ＝１００ｎｓ，Ｔｓ＝１５０ｎｓ，Ｔ
Ｌ＝３００ｐｓに設定すると、２Ｔｑ＋ＴＬ＋ＴＤ＝
｛２（８×１００＋１５０）＋３００｝ｐｓ＋ＴＤとな
る。

【００７０】例えば２５０ＭＨｚの信号をバスで伝達す
る場合には、その信号の１サイクルは４ｎｓであり、先
の継続期間はこれよりも短いことが望ましい。つまり、
４０００ｐｓ＞２２００ｐｓ＋ＴＤの関係、即ちＴＤ＜
１８００ｐｓの関係を有することが望ましい。

【００７１】入力回路１０１においてはＰＭＯＳトラン
ジスタＰ０とＮＭＯＳトランジスタＮ１が、ＮＭＯＳト
ランジスタＮ０とＰＭＯＳトランジスタＰ１が、ＰＭＯ
ＳトランジスタＰＭとＮＭＯＳトランジスタＮＭが、Ｎ
ＭＯＳトランジスタＮＤとＰＭＯＳトランジスタＰＤ
が、それぞれ対応して設けられている。また、トランス
ミッションゲートＴＧＰとトランジスタＴＧＮの動作が
対称的であり、かつ抵抗Ｒ０，Ｒ１のそれぞれの一端に
与えられる電位も対称的である。そのため、入出力線Ｗ
にハイレベルが与えられており、その後ローレベルへと
遷移する場合に関しても上記と同様の動作が行われるこ
とは明白である。

【００７２】なお、トランジスタＰ０，Ｎ１を設けなく
ても、抵抗Ｒ０，Ｒ１の存在により、それぞれ電位ＰＤ
Ｒ，ＮＤＲを上昇、低下させることはできる。しかし、
入出力線Ｗの新たな遷移を妨害しないためにはトランジ
スタＰＭ，ＮＭを急速にＯＦＦさせる必要があり、その
故にトランジスタＰ０，Ｎ１を設けることが望ましい。

【００７３】勿論、遅延素子ＤＬはインバータ回路以外
でも実現することができるし、インバータ回路を用いた
場合であっても、その段数は奇数段でありさえすれば良
い。遅延素子ＤＬの構成をどのようにするかは、使用さ
れる製造プロセス、バスの動作周波数により変更し得る
ものである。

【００７４】また、出力回路ＤＶと入力回路ＲＶ１を同
一の入出力線Ｗに接統する構成が示されたが、入力回路
ＲＶ１のフィードフォワード機能はこれ単独で発揮され
る。

【００７５】以上のように、本実施の形態によれば、入
力電位を弱める反射波に対抗して入力電位を強める方向
に動作をするので、電位波形の歪みば抑えられる。よっ
て従来技術に比べて、ハイレベルおよびロウレベルが確
保される動作周波数の上限を向上させることができる。

【００７６】但し、フィードフォワード動作によってフ
ルスイングに対応する電位にまで達した入出力線Ｗの電
位も、遅延時間ＴＤが経過した後は（定常状態に達した
後は）プロセッサの入出力回路Ｉ／Ｏ−ｐが入出力線Ｗ
に与える電位が所定の条件を満たすことが望ましい。つ
まり、ハイレベルは電位ＶＤＤ−Ｖｔｈｐ以上であり、
ロウレベルは電位ＧＮＤ＋Ｖｔｈｎ以下であることが望
ましい。電位ＶＤＤ−Ｖｔｈｐ未満のハイレベルの信号
が入出力線Ｗに与えられればＰＭＯＳトランジスタＰ１
が不必要にＯＮし、電位ＧＮＤ＋Ｖｔｈｎ以上のロウレ
ベルの信号が入出力線Ｗに与えられればＮＭＯＳトラン
ジスタＮ０が不必要にＯＮするので、これを回避するこ
とが望ましいためである。

【００７７】実施の形態２．図３は本発明の実施の形態
２に関わる入出力回路１０２の構成を示す回路図であ
る。実施の形態１で示された入出力回路１０１の入力回
路ＲＶ１を入力回路ＲＶ２で置換した構成を有してい
る。入力回路ＲＶ２は入力回路ＲＶ１の抵抗Ｒ０，Ｒ１
をそれぞれＰＭＯＳトランジスタＰ２，ＮＭＯＳトラン
ジスタＮ２で置換した構成を有している。

【００７８】ＰＭＯＳトランジスタＰ２のソース、ＮＭ
ＯＳトランジスタＮ２のソースには、それぞれ電位ＶＤ
Ｄ，ＧＮＤが与えられている。これらのゲートは共通し
て入出力線Ｗに接続されている。また、ＰＭＯＳトラン
ジスタＰ２のドレインはＮＭＯＳトランジスタＮ０とＰ
ＭＯＳトランジスタＰ０の両方のドレインに共通して接
続されており、ＮＭＯＳトランジスタＮ２のドレインは
ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１
の両方のドレインに共通して接続されている。

【００７９】ＰＭＯＳトランジスタＰ２の閾値の絶対値
は約０．６〜０．８Ｖであるので、入出力線Ｗの電位が
０の場合は元より、時刻Ｔｓにおいて入出力線Ｗの電位
が（２／３）Ｖｐ（例えば２Ｖ）まで立ち上がってもＯ
Ｎしている。よって、ＰＭＯＳトランジスタＰ２は入出
力線の電位にフィードフォワードが掛けられてほぼＶＤ
Ｄに達しない限りＯＦＦしない。つまりその限りにおい
てＰＭＯＳトランジスタＰ２の機能は抵抗Ｒ０と機能が
異なることはない。しかもＰＭＯＳトランジスタＰ２が
ＯＦＦしている際であってもＰＭＯＳトランジスタＰ０
がＯＮしているので、フィードフォワード動作が損なわ
れることはない。

【００８０】但し、フィードフォワード動作が掛けられ
るまでの間（遅延時間ＴＬ）にはＮＭＯＳトランジスタ
Ｎ０及びＰＭＯＳトランジスタＰ２の両方がＯＮしてい
る期間が存在する。従って、ＰＭＯＳトランジスタＰ２
の電流駆動力が大きいと、消費電流が増大するのみなら
ず、電位ＰＤＲが下降する速度が遅くなる。

【００８１】これを回避するため、ＰＭＯＳトランジス
タＰ２の電流駆動力はＮＭＯＳトランジスタＮ０のそれ
よりも大幅に小さく設定することが望ましい。

【００８２】抵抗値はその抵抗を形成する際のプロセス
の変動による動作のばらつきが大きいが、抵抗に替えて
ＭＯＳトランジスタを用いることにより、これを抑制す
ることができる。

【００８３】また抵抗素子よりもＭＯＳトランジスタの
面積は小さいので、必要な寸法を縮小するという効果も
ある。

【００８４】実施の形態３．図４は本発明の実施の形態
３に関わる入出力回路１０３の構成を示す回路図であ
る。実施の形態１で示された入出力回路１０１の入力回
路ＲＶ１を入力回路ＲＶ３で置換した構成を有してい
る。入力回路ＲＶ３は入力回路ＲＶ１にＰＭＯＳトラン
ジスタＰ３，ＮＭＯＳトランジスタＮ３のそれぞれで実
現されたダイオードを付加した構成を有している。

【００８５】入力回路ＲＶ３においてはＰＭＯＳトラン
ジスタＰ０のソースと抵抗Ｒ０の一端が共通して接続さ
れている。そして入力回路ＲＶ１とは異なり、これらに
電位ＶＤＤは直接には与えられず、ＰＭＯＳトランジス
タＰ３で実現されるダイオードによって支えられる所定
電圧ＶＢだけ電位ＶＤＤよりも低い電位が与えられる。
ダイオードをＭＯＳトランジスタによって実現すること
により、電圧ＶＢを閾値電圧Ｖｔｈｐに設定することが
できる。

【００８６】このため、ＰＭＯＳトランジスタＰＭの電
位ＰＤＲは、ＮＭＯＳトランジスタＮ０がＯＦＦしてい
る状態であっても電位（ＶＤＤ−Ｖｔｈｐ）まで低下し
ており、ＮＭＯＳトランジスタＮ０のＯＮ／ＯＦＦに対
応してＰＭＯＳトランジスタＰＭがＯＮ／ＯＦＦするタ
イミングが速くなるという効果がある。

【００８７】同様にして、入力回路ＲＶ３においてはＮ
ＭＯＳトランジスタＮ１のソースと抵抗Ｒ１の一端が共
通して接続されている。そして入力回路ＲＶ１とは異な
り、これらに電位ＧＮＤは直接には与えられず、ＮＭＯ
ＳトランジスタＮ３で実現されるダイオードによって支
えられる所定電圧Ｖｔｈｎだけ電位ＧＮＤよりも高い電
位が与えられる。このため、ＮＭＯＳトランジスタＮＭ
がＯＮ／ＯＦＦするタイミングが速くなる。

【００８８】従って、遅延時間ＴＬを低減することがで
きる。実施の形態１において説明したように遅延時間Ｔ
Ｌは遅延時間Ｔｓの２倍よりも小さいことが望ましい。
一般に伝送線の遅延時間は伝送線の物理長に比例するの
で、伝送線が密に実装されるほど、遅延時間Ｔｓは短く
なる。つまり遅延時間ＴＬは短いことが要求される。こ
の実施の形態では、かかる要求に対応し得るものであ
る。

【００８９】実施の形態４．図５は本発明の実施の形態
４に関わる入出力回路１０４の構成を示す回路図であ
る。実施の形態１で示された入出力回路１０１の入力回
路ＲＶ１を入力回路ＲＶ４で置換した構成を有してい
る。入力回路ＲＶ４は入力回路ＲＶ１のインバータ回路
ＩＮＶ１を差動入力アンプＤＡに置換した構成を有して
いる。

【００９０】入力回路ＲＶ４においては差動入力アンプ
ＤＡの反転入力端が入出力線Ｗに接続され、非反転入力
端には参照電位Ｖｒｅｆを与える参照電位点が接続され
ている。例えば参照電位Ｖｒｅｆは（ＶＤＤ−ＧＮＤ）
／２に設定される。

【００９１】入出力線Ｗに与えられる論理がフルスイン
グしない場合であっても、差動入力アンプＤＡがその論
理を反転させつつフルスイングさせることにより、信号
ＤＬＹ０，ＤＬＹ１の遷移を俊速にし、フィードフォワ
ード動作に要する遅延時間ＴＬを低減することができ
る。

【００９２】入出力線Ｗに与えられる論理がフルスイン
グしなくても対応可能とは言え、実施の形態１において
説明したように、ハイレベルは電位ＶＤＤ−Ｖｔｈｐ以
上であり、ロウレベルは電位ＧＮＤ＋Ｖｔｈｎ以下であ
ることが望ましい。

【００９３】実施の形態５．図６は本発明の実施の形態
５に関わる入出力回路１０５の構成を示す回路図であ
る。実施の形態４で示された入出力回路１０４の入力回
路ＲＶ４を入力回路ＲＶ５で置換した構成を有してい
る。入力回路ＲＶ５は入力回路ＲＶ４に抵抗Ｒ２とイン
バータ回路ＩＮＶ３を付加した構成を有している。

【００９４】入力回路ＲＶ５においては差動入力アンプ
ＤＡの非反転入力端には参照電位点が直接には接続され
ない。非反転入力端には抵抗Ｒ２の一端が接続され、そ
の他端に参照電位点が接続される。更に、非反転入力端
にはインバータ回路ＩＮＶ３の出力端が、差動入力アン
プＤＡの出力端にはインバータ回路ＩＮＶ３の入力端
が、それぞれ接続される。

【００９５】図７は入出力線Ｗの電位の遷移２１と、差
動入力アンプＤＡの非反転入力端における電位の遷移２
２との関係を示すグラフである。入出力線Ｗの電位がロ
ウレベルのとき、インバータ回路ＩＮＶ３が電流を引き
込むため、抵抗Ｒ２には差動入力アンプＤＡの非反転入
力端に向かう方向に電流が流れる。よって抵抗Ｒ２にお
いて電圧降下ＶＲ（＞０）が生じ、差動入力アンプＤＡ
の非反転入力端には電位Ｖｒｅｆ−ＶＲが与えられる。

【００９６】この様な状態で時刻ｔ１を迎え、入出力線
Ｗの電位がハイレベルへと遷移しても、インバータ回路
ＩＮＶ３はその遅延時間δが経過するまではその出力端
の電位を変化させない。従って、差動入力アンプＤＡは
電位Ｖｒｅｆ−ＶＲを基準として入出力線Ｗの電位がハ
イレベルであるかロウレベルであるかを判定することに
なる。よって、入出力線Ｗの電位が参照電位Ｖｒｅｆに
達する時刻ｔ２よりも前に、時刻ｔ３において入出力線
Ｗの電位がハイレベルであると判定されることとなる。

【００９７】入出力線Ｗの電位が時刻ｔ４においてハイ
レベルからロウレベルへと遷移する場合も同様である。
インバータ回路ＩＮＶ３はその遅延時間δが経過するま
ではその出力端の電位を変化させないので、入出力線Ｗ
の電位が参照電位Ｖｒｅｆに達する時刻ｔ５よりも前
に、時刻ｔ６において入出力線Ｗの電位がロウレベルで
あると判定されることとなる。

【００９８】以上のように、入出力線Ｗの電位の遷移の
判定に要する時間を短縮することができるので、より一
層入力回路の動作速度を向上させることができる。

【００９９】実施の形態６．図８は本発明の実施の形態
６に関わる入出力回路１０６の構成を示す回路図であ
る。実施の形態１で示された入出力回路１０１の入力回
路ＲＶ１のＰＭＯＳトランジスタＰＭ、ＮＭＯＳトラン
ジスタＮＭが、それぞれ出力回路ＤＶのＰＭＯＳトラン
ジスタＱ１，ＮＭＯＳトランジスタＱ２と兼用されてお
り、これら兼用されたトランジスタの機能の切り換えは
２入力ＯＲ回路Ｍ４，Ｍ５によって制御される。

【０１００】より詳細に説明すると、ＯＲ回路Ｍ４の一
方の入力端にはＮＡＮＤ回路Ｍ１の出力端が、他方の入
力端にはトランジスタＰ０，Ｎ０の両方のドレイン及び
抵抗Ｒ０の他端が共通して、それぞれ接続されている。
またＯＲ回路Ｍ５の一方の入力端にはＮＯＲ回路Ｍ３の
出力端が、他方の入力端にはトランジスタＰ１，Ｎ１の
両方のドレイン及び抵抗Ｒ１の他端が共通して、それぞ
れ接続されている。

【０１０１】このように、出力回路のドライバとして機
能するトランジスタと、入力回路のフィードフォワード
の為のドライバとして機能するトランジスタとを兼用さ
せたので、トランジスタの数を低減することができ、以
て必要な面積を縮小することが可能となる。

【０１０２】実施の形態７．図９は本発明の実施の形態
７に関わる入出力回路１０７の構成を示す回路図であ
る。実施の形態１で示された入出力回路１０１の入力回
路ＲＶ１と比較して、インバータ回路ＩＮＶ２をＰＭＯ
ＳトランジスタＰ０をドライブするためのインバータ回
路ＩＮＶ２ａと、ＮＭＯＳトランジスタＮ１をドライブ
するためのインバータ回路ＩＮＶ２ｂとに置換してい
る。またインバータ回路ＩＮＶ１は２入力ＮＯＲ回路Ｍ
６とインバータ回路ＩＮＶ１ｂに、遅延素子ＤＬは２入
力ＮＡＮＤ回路Ｍ７及びインバータ回路Ｍ８〜Ｍ１２
に、それぞれ置換されている。

【０１０３】ＮＯＲ回路Ｍ６の一方の入力端にはトラン
ジスタＰＭ，ＮＭの両方のドレインと共通して入出力線
Ｗが接続されている。また他方の入力端にはフィードフ
ォワード禁止信号ＤＩＳが与えられている。ＮＯＲ回路
Ｍ６の出力端にはインバータ回路Ｍ８の入力端が接続さ
れている。

【０１０４】インバータ回路ＩＮＶ１ｂの入力端は入出
力線Ｗに接続され、その出力端からは入力信号ＤＩＮが
取り出される。

【０１０５】ＮＡＮＤ回路Ｍ７の一方の入力端にはイン
バータ回路Ｍ８の出力端が、他方の入力端にはインバー
タ回路Ｍ９の出力端が接続されている。インバータ回路
Ｍ９の入力端にはフィードフォワード禁止信号ＤＩＳが
与えられ、出力端からはその論理反転であるフィードフ
ォワード許可信号ＥＮが出力される。

【０１０６】ＮＡＮＤ回路Ｍ７の出力端はインバータ回
路Ｍ１０の入力端に接続され、インバータ回路Ｍ１０の
出力端はインバータ回路ＩＮＶ２ｂの入力端、トランス
ミッションゲートＴＧＮを構成するＮＭＯＳトランジス
タのゲート、及びＰＭＯＳトランジスタＰＤのゲートに
共通して接続され、信号ＤＬＹ０ｎを出力する。

【０１０７】インバータ回路ＩＮＶ２ｂの出力端はトラ
ンスミッションゲートＴＧＮを構成するＰＭＯＳトラン
ジスタのゲート、及びＮＭＯＳトランジスタＮ１のゲー
トに共通して接続され、信号ＤＬＹ１ｎを出力する。

【０１０８】インバータ回路Ｍ１１の入力端にはインバ
ータ回路Ｍ８の出力端が接続され、インバータ回路Ｍ１
１の出力端にはインバータ回路Ｍ１２の入力端が接続さ
れる。そしてインバータ回路Ｍ１２の出力端はインバー
タ回路ＩＮＶ２ａの入力端、トランスミッションゲート
ＴＧＰを構成するＰＭＯＳトランジスタのゲート、及び
ＮＭＯＳトランジスタＮＤのゲートに共通して接続さ
れ、信号ＤＬＹ０ｐを出力する。

【０１０９】インバータ回路ＩＮＶ２ａの出力端はトラ
ンスミッションゲートＴＧＰを構成するＮＭＯＳトラン
ジスタのゲート、及びＰＭＯＳトランジスタＰ０のゲー
トに共通して接続され、信号ＤＬＹ１ｐを出力する。

【０１１０】フィードフォワード禁止信号ＤＩＳがロウ
レベル（フィードフォワード許可信号ＥＮがハイレベ
ル）の場合にはＮＯＲ回路Ｍ６、ＮＡＮＤ回路Ｍ７が共
にインバータ回路として機能する。このため、インバー
タ回路Ｍ１０の出力する信号ＤＬＹ０ｎと、インバータ
回路Ｍ１２の出力する信号ＤＬＹ０ｐとはいずれも実施
の形態１で示された信号ＤＬＹ０と一致する。また、イ
ンバータ回路ＩＮＶ２ａの出力する信号ＤＬＹ１ｐと、
インバータ回路ＩＮＶ２ｂの出力する信号ＤＬＹ１ｎと
はいずれも実施の形態１で示された信号ＤＬＹ１と一致
する。従って、入力回路ＲＶ７の動作は入力回路ＲＶ１
のそれと同一になる。

【０１１１】一方、フィードフォワード禁止信号ＤＩＳ
がハイレベル（フィードフォワード許可信号ＥＮがロウ
レベル）の場合には、入出力線Ｗに与えられた電圧に拘
らず、ＮＯＲ回路Ｍ６がロウレベルを、ＮＡＮＤ回路Ｍ
７がハイレベルを、それぞれ出力する。このため信号Ｄ
ＬＹ０ｐ，ＤＬＹ１ｎはいずれもハイレベルに、信号Ｄ
ＬＹ１ｐ，ＤＬＹ０ｎはいずれもロウレベルになる。従
って、トランジスタＰ０，Ｎ１がＯＮし、トランジスタ
Ｎ０，Ｐ１がオフするので、トランジスタＰＭ，ＮＭの
両方ともＯＦＦする。これによって入出力線Ｗはハイイ
ンピーダンス状態を受けることになり、フィードフォワ
ードは行われない。

【０１１２】従って、フィードフォワードを所望しない
場合、例えば入出力線Ｗに与えられる信号の周波数が低
い場合においてはフィードフォワード禁止信号ＤＩＳを
ハイレベルに設定して、トランジスタＰＭ，ＮＭに電流
が流れることを禁止して、電力消費を低減することがで
きる。

【０１１３】実施の形態８．図１０は本発明の実施の形
態８に関わる入出力回路１０８の構成を示す回路図であ
る。実施の形態１で示された入出力回路１０１の入力回
路ＲＶ１を入力回路ＲＶ８で置換した構成を有してい
る。入力回路ＲＶ８は入力回路ＲＶ１に抵抗ＲＤを付加
した構成を有している。即ち、抵抗ＲＤの一端はトラン
ジスタＰＭ，ＮＭの両方のドレインに共通に接続され、
他端は入出力線Ｗに接続されている。

【０１１４】図２に示されるように、入力回路ＲＶ１の
動作において、フィードフォワードがかかることによっ
て入出力線Ｗの電位がフルスイングする。しかし、フィ
ードフォワードがかかっていても反射波は到来するの
で、符号が同一の反射波が到来すれば、入出力線Ｗの電
位にオーバーシュートｓが生じる。

【０１１５】この実施の形態では抵抗ＲＤを設け、終端
抵抗Ｒｏと抵抗ＲＤの分圧比で決定される電位までしか
入出力線Ｗの電位が達しないようにできる。そのためオ
ーバーシュートｓを小さく抑制することができる。

【０１１６】但し、遅延時間ＴＤが経過した後は、ドラ
イバトランジスタＰＭ，ＮＭの何れもがＯＦＦするの
で、オーバーシュートｓが生じる恐れがない定常状態に
おける、入出力線Ｗの電位のフルスイングを妨げはしな
い。

【０１１７】

【発明の効果】この発明のうち請求項１にかかる入力回
路によれば、入力電位が第１の範囲にあった後に第２の
範囲へ遷移すると、その後に入力線には入力電位を第１
の範囲へ近づけようとする外乱が生じる場合がある。こ
の外乱に対抗するように第１の駆動手段が入力電位を強
制的に第２の範囲に入れるので、フィードフォワードを
掛けることになり、外乱の影響を抑制することができ
る。しかも、その強制的な駆動は一定期間に留まるの
で、外乱以外の本来の入力電位の遷移を妨げないように
することができる。

【０１１８】この発明のうち請求項２にかかる入力回路
によれば、遅延素子及び第１のスイッチによって、第２
のスイッチの動作を制御する第１の制御信号は遅延素子
の遅延時間である一定期間だけ活性化する。そしてこの
期間において駆動制御信号が活性化する。

【０１１９】この発明のうち請求項３にかかる入力回路
によれば、入力電位が第１の遷移を行ってから一定期間
経過後に、遅延入力信号は第３の遷移を行う。これによ
り第１のスイッチはＯＦＦするが、第３のスイッチが第
１制御信号を強制的に第１の範囲に入れ、以て第２のス
イッチをＯＦＦさせて駆動制御信号を活性化状態に保つ
ことを終了する。

【０１２０】この発明のうち請求項４にかかる入力回路
によれば、前記第２のスイッチが非導通状態にある場合
に、第１の抵抗性素子は前記第１の駆動制御信号を非活
性化することができ、以て第１の駆動手段によるフィー
ドフォワードを行わせない。

【０１２１】この発明のうち請求項５にかかる入力回路
によれば、入力電位が第１の遷移を行ってから一定期間
経過後に、第４のスイッチが導通し、第１の駆動制御信
号は急峻に非活性となる。その後、入力電位が第２の遷
移を行い、更にその後一定期間経過後に第４のスイッチ
が非導通となっても、第２のスイッチが非導通である限
り、電位規定抵抗が第１の駆動制御信号を非活性状態に
保持する。

【０１２２】この発明のうち請求項６にかかる入力回路
によれば、抵抗よりもＭＯＳトランジスタによって構成
することにより、要求される面積を抑制することができ
る。電位規定抵抗たるＭＯＳトランジスタは、入力電位
が第１の範囲にある場合には第１の駆動制御信号を非活
性化させることができる。入力電位が第１の遷移を行
い、第２の範囲にある場合には当該ＭＯＳトランジスタ
は第１の駆動制御信号を非活性化させることはできな
い。しかし第４のスイッチによって、第１の遷移の後の
一定期間経過後には駆動制御信号を非活性化させること
ができる。

【０１２３】この発明のうち請求項７にかかる入力回路
によれば、電圧支持素子は第１の駆動制御信号を、ドラ
イブ用ＭＯＳトランジスタの閾値電圧に設定することが
できる。よってドライブ用ＭＯＳトランジスタの動作を
迅速にし、フィードフォワードに必要な時間を短縮する
事ができる。

【０１２４】この発明のうち請求項８にかかる入力回路
によれば、入力電位がフルスイングしない場合であって
も、即ち第２の範囲のなかで第１の範囲から最も遠い電
位を第１の電位、第１の範囲のなかで第２の範囲から最
も遠い電位を第２の電位として、入力電位の遷移の幅が
第１及び第２の電位で決定される電位差に満たない場合
であっても、差動入力アンプは遅延素子の入力端にフル
スイングに対応する電位を与えることができ、遅延入力
信号の遷移を迅速に行うことができる。

【０１２５】この発明のうち請求項９にかかる入力回路
によれば、電位抑制抵抗において生じる電圧降下が、差
動入力アンプの第１の入力端に与えられる電位を参照電
位に対して変動させる。これにより、入力線の遷移が迅
速に判断される。

【０１２６】この発明のうち請求項１０にかかる入力回
路によれば、第１の駆動手段によって強制的に第２の範
囲に入った入力電位が載っている入力線に対し、反射波
の重畳によって更に第１の範囲から離れる方向に入力電
位が移動する場合がある。駆動抑制抵抗は見かけ上、入
力電位に対する第１の駆動手段の強制的な駆動能力を抑
制するので、入力電位の不要な変倚を抑制することがで
きる。

【０１２７】この発明のうち請求項１１にかかる入力回
路によれば、第１の遷移のみならず、第２の遷移を行う
入力電位に対してもフィードフォワードを掛けることが
できる。

【０１２８】この発明のうち請求項１２にかかる入力回
路によれば、第１及び第２の駆動手段を利用して、出力
信号対に基づいて入力線を駆動することができ、出力回
路に必要な部分を入力回路が兼用できるので、必要とさ
れる面積を低減することができる。

【０１２９】この発明のうち請求項１３及び１４にかか
る入力回路によれば、切り換え信号によって遅延素子の
入力端の論理が固定されることにより第１の駆動手段の
動作を停止して、フィードフォワードが不要な場合には
電力の消費を低減することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の構成を示す回路図で
ある。

【図２】 本発明の実施の形態１の動作を示すグラフで
ある。

【図３】 本発明の実施の形態２の構成を示す回路図で
ある。

【図４】 本発明の実施の形態３の構成を示す回路図で
ある。

【図５】 本発明の実施の形態４の構成を示す回路図で
ある。

【図６】 本発明の実施の形態５の構成を示す回路図で
ある。

【図７】 本発明の実施の形態５の動作を示すグラフで
ある。

【図８】 本発明の実施の形態６の構成を示す回路図で
ある。

【図９】 本発明の実施の形態７の構成を示す回路図で
ある。

【図１０】 本発明の実施の形態８の構成を示す回路図
である。

【図１１】 プロセッサとモジュールとの接続関係を模
式的に示した回路図である。

【図１２】 従来の入出力回路の構成を示す回路図であ
る。

【図１３】 データが伝搬する様子を模式的に示した概
念図である。

【符号の説明】

Ｗ 入出力線、Ｎ０，Ｎ１，ＮＤ，ＮＭ ＮＭＯＳトラ
ンジスタ、Ｐ０，Ｐ１，ＰＤ，ＰＭ ＰＭＯＳトランジ
スタ、ＤＬ 遅延素子、ＴＧＰ，ＴＧＮ トランスミッ
ションゲート、ＩＮＶ１〜ＩＮＶ３ インバータ。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 ２値論理の第１及び第２の論理にはそれ
   ぞれ第１及び第２の範囲にある電位が対応し、 （ａ）入力電位が伝達される入力線と、 （ｂ）第１の駆動制御信号が活性化した場合に、前記入
   力電位を強制的に前記第２の範囲に入れる第１の駆動手
   段と、 （ｃ）前記入力電位が前記第１の範囲から前記第２の範
   囲への第１の遷移をした後、一定期間だけ前記第１の駆
   動制御信号を活性化させる第１の駆動制御手段とを備え
   る、入力回路。
2. 【請求項２】 前記入力電位は前記第２の範囲から前記
   第１の範囲への第２の遷移も行い、 前記第１の駆動制御手段は （ｃ−１）前記入力線に接続された入力端と、前記入力
   電位が第１及び第２の遷移をした後、前記一定期間だけ
   遅延してそれぞれ第３及び第４の遷移をする遅延入力信
   号を出力する出力端とを含む遅延素子と、 （ｃ−２）前記入力線に接続された第１端と、第１の制
   御信号を出力する第２端とを含み、前記第１端と前記第
   ２端とは、前記第３の遷移によって前記遅延入力信号が
   採る値に対応して導通せず、前記第４の遷移によって前
   記遅延入力信号が採る値に対応して導通する第１のスイ
   ッチと、 （ｃ−３）活性化した前記第１の駆動制御信号に相当す
   る電位が与えられる第１端と、前記第１の駆動制御信号
   を出力する第２端とを含み、前記第１端と前記第２端と
   は、前記第１制御信号が前記第１の範囲にある場合には
   非導通し、前記第１の制御信号が前記第２の範囲にある
   場合には導通する第２のスイッチとを有する、請求項１
   記載の入力回路。
3. 【請求項３】 前記第１の駆動制御手段は （ｃ−４）前記第１の範囲にある電位が与えられる第１
   端と、前記第１のスイッチの前記第２端に接続されて前
   記第１の制御信号を出力する第２端とを含み、前記第１
   端と前記第２端とは、前記第１のスイッチと相補的に導
   通／非導通する第３のスイッチを更に有する、請求項２
   記載の入力回路。
4. 【請求項４】 前記第１の駆動制御手段は （ｃ−５）非活性化した前記駆動制御信号に相当する電
   位が与えられる第１端と、前記第２のスイッチの前記第
   ２端に接続された第２端とを含む第１の抵抗性素子を更
   に有する、請求項３記載の入力回路。
5. 【請求項５】 前記第１の抵抗性素子は （ｃ−５−１）前記第１の抵抗性素子の前記第１端及び
   前記第２端にそれぞれ接続された第１端及び第２端を含
   み、前記第１端及び前記第２端は前記遅延入力信号が第
   ２の範囲にある場合に導通する第４のスイッチと、 （ｃ−５−２）前記第４のスイッチに並列に接続された
   電位規定抵抗とを備える、請求項４記載の入力回路。
6. 【請求項６】 前記電位規定抵抗は、前記第１の抵抗性
   素子の前記第１端及び前記第２端にそれぞれ接続された
   第１端及び第２端を含み、前記第１端及び前記第２端
   は、前記入力電位が前記第１及び第２の範囲にある場合
   にそれぞれ導通／非導通するＭＯＳトランジスタによっ
   て構成される、請求項５記載の入力回路。
7. 【請求項７】 前記第１の駆動手段は （ｂ−１）前記第２の範囲のなかで前記第１の範囲から
   最も遠い第１の電位が与えられるソースと、前記入力線
   に接続されたドレインと、ゲート電極とを含むドライブ
   用ＭＯＳトランジスタを有し、 前記ドライブ用ＭＯＳトランジスタの前記ゲート電極は
   前記第１の抵抗性素子の前記第２端に接続され、 前記第１の駆動制御信号は前記第１及び第２の範囲にあ
   る場合にそれぞれ活性／非活性し、 前記第１の駆動制御手段は （ｃ−６）前記第１の電位が与えられる第１端と、前記
   第１の抵抗性素子の前記第１端に接続された第２端とを
   含む電圧支持素子を更に有し、 前記電圧支持素子はその前記第１端及び前記第２端の間
   で、前記ドライブ用ＭＯＳトランジスタの閾値電圧を支
   える、請求項４記載の入力回路。
8. 【請求項８】 前記第１の駆動制御手段は （ｃ−４）前記遅延素子の前記入力端と前記入力線との
   間に介挿される差動入力アンプを更に有し、 前記差動入力アンプの第１の入力端は前記入力線に、第
   ２の入力端は参照電位点に、出力端は前記遅延素子の前
   記入力端に、それぞれ接続される、請求項２記載の入力
   回路。
9. 【請求項９】 前記差動入力アンプの前記第２の入力端
   は電位抑制抵抗を介して参照電位点に接続され、 前記差動入力アンプの前記出力端から得られる信号の遷
   移が遅延して前記差動入力アンプの前記第２の入力端に
   伝達される、請求項８記載の入力回路。
10. 【請求項１０】 （ｄ）前記入力線と前記第１の駆動手
    段との間に介挿された駆動抑制抵抗を更に備える、請求
    項１記載の入力回路。
11. 【請求項１１】 （ｄ）第２の駆動制御信号が活性化し
    た場合に、前記入力電位を強制的に前記第１の範囲に入
    れる第２の駆動手段と、 （ｅ）前記入力電位が前記第２の範囲から前記第１の範
    囲への第２の遷移をした後、一定期間だけ前記第２の駆
    動制御信号を活性化させる第２の駆動制御手段とを更に
    備える、請求項１記載の入力回路。
12. 【請求項１２】 （ｆ）相補的な出力信号対の一方が入
    力される第１入力端と、前記第１の駆動制御信号が与え
    られる第２入力端と、自身の前記第１及び第２入力端に
    与えられたデータの論理和を前記第１の駆動手段に出力
    する第１の論理回路と、 （ｇ）相補的な出力信号対の他方が入力される第１入力
    端と、前記第２の駆動制御信号が与えられる第２入力端
    と、自身の前記第１及び第２入力端に与えられたデータ
    の論理和を前記第２の駆動手段に出力する第２の論理回
    路とを更に備える、請求項１１記載の入力回路。
13. 【請求項１３】 前記第１の駆動制御手段は （ｃ−４）前記遅延素子に直列に接続され、切り換え信
    号を受ける論理回路を更に有し、 前記論理回路は、前記切り換え信号が所定の論理を採っ
    た場合に、前記第１のスイッチを非導通にすると共に、
    前記第１の制御信号を前記第２の論理に固定する、請求
    項２記載の入力回路。
14. 【請求項１４】 前記遅延素子は複数のインバータの直
    列接続を含み、 前記第２の駆動制御手段は （ｃ−４）前記複数のインバータの直列接続の間に直列
    に介挿され、切り換え信号を受ける論理回路を更に有
    し、 前記論理回路は、前記切り換え信号が所定の論理を採っ
    た場合に、前記第１のスイッチを非導通にすると共に、
    前記第２の制御信号を前記第１の論理に固定する、請求
    項１１記載の入力回路。