JPH0918302A - 遅延時間制御回路 - Google Patents
遅延時間制御回路Info
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- JPH0918302A JPH0918302A JP7175531A JP17553195A JPH0918302A JP H0918302 A JPH0918302 A JP H0918302A JP 7175531 A JP7175531 A JP 7175531A JP 17553195 A JP17553195 A JP 17553195A JP H0918302 A JPH0918302 A JP H0918302A
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- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 230000020169 heat generation Effects 0.000 description 2
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- 230000010355 oscillation Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 ゲートの遅延時間を一定に保つ回路におい
て、簡単な付加回路で、消費電力が小さく、正確な遅延
時間信号を得ることができる遅延時間制御回路を実現す
る。 【構成】 一定の周期のパルスを入力する遅延回路のう
ち前端遅延回路Ａ１１及び後端遅延回路Ｂ１２を設け、
遅延回路Ａ１１によって発生するパルスによってリセッ
トされ、遅延回路Ｂ１２によって発生するパルスによっ
てセットされる遅延時間／デューティー変換回路１４を
設け、デューティーを電圧レベル信号に変換する積分器
１５を設け、デューティーが一定になるよう遅延回路の
遅延時間を制御する遅延時間制御部１６を設け、遅延時
間の設定値を調整する遅延時間設定電圧ＤＡＣ１７を設
け、遅延時間制御部１６の遅延制御電圧から、もう一方
の遅延制御電圧を発生する論理しきい値電圧制御回路１
８を設け、遅延制御電圧で遅延時間を制御されるＩＣ内
の一般回路である論理回路１３を設けて構成される。
て、簡単な付加回路で、消費電力が小さく、正確な遅延
時間信号を得ることができる遅延時間制御回路を実現す
る。 【構成】 一定の周期のパルスを入力する遅延回路のう
ち前端遅延回路Ａ１１及び後端遅延回路Ｂ１２を設け、
遅延回路Ａ１１によって発生するパルスによってリセッ
トされ、遅延回路Ｂ１２によって発生するパルスによっ
てセットされる遅延時間／デューティー変換回路１４を
設け、デューティーを電圧レベル信号に変換する積分器
１５を設け、デューティーが一定になるよう遅延回路の
遅延時間を制御する遅延時間制御部１６を設け、遅延時
間の設定値を調整する遅延時間設定電圧ＤＡＣ１７を設
け、遅延時間制御部１６の遅延制御電圧から、もう一方
の遅延制御電圧を発生する論理しきい値電圧制御回路１
８を設け、遅延制御電圧で遅延時間を制御されるＩＣ内
の一般回路である論理回路１３を設けて構成される。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳゲートの遅延
時間を一定に保つ回路において、簡単な付加回路で、な
おかつ消費電力が小さく、正確な遅延時間信号を得るこ
とができる遅延時間制御回路に関するものである。
時間を一定に保つ回路において、簡単な付加回路で、な
おかつ消費電力が小さく、正確な遅延時間信号を得るこ
とができる遅延時間制御回路に関するものである。
【０００２】
【従来の技術】ＣＭＯＳゲートの遅延時間は、電源電圧
の変化や、消費電力の変化により発生する素子の温度変
化により変化する。一方、ＶＬＳＩテストシステムにお
いては、タイミング信号を発生する回路で正確なタイミ
ング信号を発生するために、遅延時間を一定に保つ必要
がある。このため、遅延時間を安定にするために、従来
の技術として次のような回路がある。 （１）ＣＭＯＳゲートの遅延時間と、温度の関係を利用
して、ＣＭＯＳゲートの遅延時間を検出し、ＬＳＩ内の
発熱回路を制御する。 （２）発熱量が周波数に比例する関係を利用して、回路
の動作周波数を全体として常に一定の値に保つことによ
り、発熱量を一定に保ち、ＣＭＯＳゲートの遅延時間を
一定に保つ。 （３）ＣＭＯＳゲートの遅延時間と、電源電圧との関係
を利用して、ＣＭＯＳゲートの遅延時間を検出し、ＬＳ
Ｉの電源電圧を制御する。
の変化や、消費電力の変化により発生する素子の温度変
化により変化する。一方、ＶＬＳＩテストシステムにお
いては、タイミング信号を発生する回路で正確なタイミ
ング信号を発生するために、遅延時間を一定に保つ必要
がある。このため、遅延時間を安定にするために、従来
の技術として次のような回路がある。 （１）ＣＭＯＳゲートの遅延時間と、温度の関係を利用
して、ＣＭＯＳゲートの遅延時間を検出し、ＬＳＩ内の
発熱回路を制御する。 （２）発熱量が周波数に比例する関係を利用して、回路
の動作周波数を全体として常に一定の値に保つことによ
り、発熱量を一定に保ち、ＣＭＯＳゲートの遅延時間を
一定に保つ。 （３）ＣＭＯＳゲートの遅延時間と、電源電圧との関係
を利用して、ＣＭＯＳゲートの遅延時間を検出し、ＬＳ
Ｉの電源電圧を制御する。
【０００３】
【発明が解決しようとする課題】上記（１）及び（２）
の回路においては、ＣＭＯＳの消費電力が一定値になる
ため、低消費電力にできない。また、付加回路も大規模
になる。例えば、（１）においては、遅延時間検出回路
及び加熱セルが追加になる。また、（２）においては、
動作回路に対して相補的に動作するダミー回路が追加に
なる。（３）の回路においては、電源電圧発生回路の電
位降下を補うため、回路全体の電源電圧が大きくなり、
消費電力が増加する。また、（１）〜（３）いずれの方
法も、一定の遅延時間を保つことは可能であるが、１０
０ｐｓ／ゲートとか２００ｐｓ／ゲートなどのゲート当
たりの遅延時間をコントロールするには、別の手段が必
要である。例えば、（３）の電源電圧による遅延時間の
変化は、あまり大きくないため、素子のばらつきによる
遅延時間の差と、動作周波数の変化にともなう温度変化
による遅延時間の差を含めて、遅延時間を一定に保つた
めに、ＣＭＯＳゲートの出力端の容量を変化させて遅延
時間を変更する方法など、複数の遅延時間制御手段を併
用する必要があり、回路規模が大きくなる。本発明は、
ＣＭＯＳゲートの遅延時間を一定に保つ回路において、
簡単な付加回路で、なおかつ消費電力が小さく、正確な
遅延時間信号を得ることができる遅延時間制御回路を実
現することを目的とする。
の回路においては、ＣＭＯＳの消費電力が一定値になる
ため、低消費電力にできない。また、付加回路も大規模
になる。例えば、（１）においては、遅延時間検出回路
及び加熱セルが追加になる。また、（２）においては、
動作回路に対して相補的に動作するダミー回路が追加に
なる。（３）の回路においては、電源電圧発生回路の電
位降下を補うため、回路全体の電源電圧が大きくなり、
消費電力が増加する。また、（１）〜（３）いずれの方
法も、一定の遅延時間を保つことは可能であるが、１０
０ｐｓ／ゲートとか２００ｐｓ／ゲートなどのゲート当
たりの遅延時間をコントロールするには、別の手段が必
要である。例えば、（３）の電源電圧による遅延時間の
変化は、あまり大きくないため、素子のばらつきによる
遅延時間の差と、動作周波数の変化にともなう温度変化
による遅延時間の差を含めて、遅延時間を一定に保つた
めに、ＣＭＯＳゲートの出力端の容量を変化させて遅延
時間を変更する方法など、複数の遅延時間制御手段を併
用する必要があり、回路規模が大きくなる。本発明は、
ＣＭＯＳゲートの遅延時間を一定に保つ回路において、
簡単な付加回路で、なおかつ消費電力が小さく、正確な
遅延時間信号を得ることができる遅延時間制御回路を実
現することを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に本発明の遅延時間制御回路は次のように構成してい
る。つまり、一定の周期のパルスを入力し遅延セルを直
列に接続した遅延回路のうち前端遅延回路Ａ１１及び後
端遅延回路Ｂ１２を設け、遅延回路Ａ１１によって発生
するパルスＡによってリセットされ、遅延回路Ｂ１２に
よって発生するパルスＢによってセットされるフリップ
フロップで成る遅延時間／デューティー変換回路１４を
設け、デューティーを電圧レベル信号に変換する積分器
１５を設け、デューティーが一定になるよう遅延回路の
遅延時間を制御する遅延時間制御部１６を設け、遅延時
間の設定値を調整する遅延時間設定電圧ＤＡＣ１７を設
け、遅延時間制御部１６の遅延制御電圧から、もう一方
の遅延制御電圧を発生する論理しきい値電圧制御回路１
８を設け、遅延制御電圧で遅延時間を制御されるＩＣ内
の一般回路である論理回路１３を設けている。
に本発明の遅延時間制御回路は次のように構成してい
る。つまり、一定の周期のパルスを入力し遅延セルを直
列に接続した遅延回路のうち前端遅延回路Ａ１１及び後
端遅延回路Ｂ１２を設け、遅延回路Ａ１１によって発生
するパルスＡによってリセットされ、遅延回路Ｂ１２に
よって発生するパルスＢによってセットされるフリップ
フロップで成る遅延時間／デューティー変換回路１４を
設け、デューティーを電圧レベル信号に変換する積分器
１５を設け、デューティーが一定になるよう遅延回路の
遅延時間を制御する遅延時間制御部１６を設け、遅延時
間の設定値を調整する遅延時間設定電圧ＤＡＣ１７を設
け、遅延時間制御部１６の遅延制御電圧から、もう一方
の遅延制御電圧を発生する論理しきい値電圧制御回路１
８を設け、遅延制御電圧で遅延時間を制御されるＩＣ内
の一般回路である論理回路１３を設けている。
【０００５】また、遅延時間制御部１６は、積分器１５
の出力Ｖ１と遅延時間設定電圧ＤＡＣ１７の出力Ｖ２と
を比較し、遅延時間を制御する電圧を発生する回路を設
けている。論理しきい値電圧制御回路１８は、電源ＶＤ
Ｄ及び電源ＶＳＳの中間値を発生する基準電圧発生回路
１８１を設け、ＮＶｃｏｎｔとＰＶｃｏｎｔが対称的に
電圧変動するように構成したしきい値発生回路１８３を
設け、両電源の中間値を発生する基準電圧発生回路１８
１の中間電圧と、ＮＶｃｏｎｔとＰＶｃｏｎｔで制御さ
れるしきい値発生回路１８３の中間電圧と、を入力と
し、ＰＶｃｏｎｔを発生するしきい値電圧制御回路１８
２を設けている。
の出力Ｖ１と遅延時間設定電圧ＤＡＣ１７の出力Ｖ２と
を比較し、遅延時間を制御する電圧を発生する回路を設
けている。論理しきい値電圧制御回路１８は、電源ＶＤ
Ｄ及び電源ＶＳＳの中間値を発生する基準電圧発生回路
１８１を設け、ＮＶｃｏｎｔとＰＶｃｏｎｔが対称的に
電圧変動するように構成したしきい値発生回路１８３を
設け、両電源の中間値を発生する基準電圧発生回路１８
１の中間電圧と、ＮＶｃｏｎｔとＰＶｃｏｎｔで制御さ
れるしきい値発生回路１８３の中間電圧と、を入力と
し、ＰＶｃｏｎｔを発生するしきい値電圧制御回路１８
２を設けている。
【０００６】遅延時間／デューティー変換回路２４は、
クロック信号をパルス発生器２０を介して入力し、遅延
セルを直列に接続した可変遅延回路Ａ２１を設け、上記
可変遅延回路Ａ２１の入力信号をリセット端子に入力
し、出力信号をセット端子に入力したフリップフロップ
で構成する。あるいは、遅延時間／デューティー変換回
路として、遅延セルを直列に接続して、出力を反転して
入力に接続したリングオシレータを構成する可変遅延回
路Ｂ３１を設け、上記可変遅延回路Ｂ３１の出力をトリ
ガとして一定幅のパルスを発生し、出力を積分器１５に
入力する固定パルス発生器３２を設けている。
クロック信号をパルス発生器２０を介して入力し、遅延
セルを直列に接続した可変遅延回路Ａ２１を設け、上記
可変遅延回路Ａ２１の入力信号をリセット端子に入力
し、出力信号をセット端子に入力したフリップフロップ
で構成する。あるいは、遅延時間／デューティー変換回
路として、遅延セルを直列に接続して、出力を反転して
入力に接続したリングオシレータを構成する可変遅延回
路Ｂ３１を設け、上記可変遅延回路Ｂ３１の出力をトリ
ガとして一定幅のパルスを発生し、出力を積分器１５に
入力する固定パルス発生器３２を設けている。
【０００７】
【作用】上記のように構成された遅延時間制御回路にお
いては、ＣＭＯＳゲートの遅延時間を一定に保つ回路
を、簡単な付加回路で、なおかつ消費電力が小さく実現
できる。また、正確な遅延時間信号を指定して得ること
ができる遅延時間制御回路を実現する作用がある。
いては、ＣＭＯＳゲートの遅延時間を一定に保つ回路
を、簡単な付加回路で、なおかつ消費電力が小さく実現
できる。また、正確な遅延時間信号を指定して得ること
ができる遅延時間制御回路を実現する作用がある。
【０００８】
【実施例】図１に本発明の実施例のブロック図を示す。
この回路は、一定の周期のパルスを入力し遅延する直列
に接続された遅延回路のうち前端遅延回路Ａ１１及び後
端遅延回路Ｂ１２と、遅延回路Ａ１１によって発生する
パルスＡによってリセットされ、遅延回路Ｂ１２によっ
て発生するパルスＢによってセットされるフリップフロ
ップで成る遅延時間／デューティー変換回路１４と、デ
ューティーを電圧レベル信号に変換する積分器１５と、
デューティーが一定になるよう遅延回路の遅延時間を制
御する遅延時間制御部１６と、遅延時間の設定値を調整
する遅延時間設定電圧ＤＡＣ１７と、遅延時間制御部１
６の遅延制御電圧ＮＶｃｏｎｔから、もう一方の遅延制
御電圧ＰＶｃｏｎｔを発生する論理しきい値電圧制御回
路１８と、遅延制御電圧で遅延時間を制御されるＩＣ内
の一般回路である論理回路１３とで構成される。
この回路は、一定の周期のパルスを入力し遅延する直列
に接続された遅延回路のうち前端遅延回路Ａ１１及び後
端遅延回路Ｂ１２と、遅延回路Ａ１１によって発生する
パルスＡによってリセットされ、遅延回路Ｂ１２によっ
て発生するパルスＢによってセットされるフリップフロ
ップで成る遅延時間／デューティー変換回路１４と、デ
ューティーを電圧レベル信号に変換する積分器１５と、
デューティーが一定になるよう遅延回路の遅延時間を制
御する遅延時間制御部１６と、遅延時間の設定値を調整
する遅延時間設定電圧ＤＡＣ１７と、遅延時間制御部１
６の遅延制御電圧ＮＶｃｏｎｔから、もう一方の遅延制
御電圧ＰＶｃｏｎｔを発生する論理しきい値電圧制御回
路１８と、遅延制御電圧で遅延時間を制御されるＩＣ内
の一般回路である論理回路１３とで構成される。
【０００９】図２（ａ）は、遅延回路Ａ１１、遅延回路
Ｂ１２及び一般回路である論理回路１３に使用される回
路のインバータ回路であり、その遅延時間はＱ３及びＱ
４のゲート電圧ＰＶｃｏｎｔ及びＮＶｃｏｎｔによって
制御される。図２（ｂ）は、図２（ａ）のインバータ回
路の動作波形を示す。Ｑ３及びＱ４は、ゲート電圧によ
って、抵抗値が可変となり、出力端ＯＵＴの浮遊容量と
の関係で遅延量も可変となり、ゲート電圧による遅延制
御が可能となる。
Ｂ１２及び一般回路である論理回路１３に使用される回
路のインバータ回路であり、その遅延時間はＱ３及びＱ
４のゲート電圧ＰＶｃｏｎｔ及びＮＶｃｏｎｔによって
制御される。図２（ｂ）は、図２（ａ）のインバータ回
路の動作波形を示す。Ｑ３及びＱ４は、ゲート電圧によ
って、抵抗値が可変となり、出力端ＯＵＴの浮遊容量と
の関係で遅延量も可変となり、ゲート電圧による遅延制
御が可能となる。
【００１０】図３は、図１に示した回路の動作を示す。
遅延回路Ａ１１及び遅延回路Ｂ１２は、一定の周期をも
ったパルス入力を伝搬する縦続接続されたゲートの列で
あり、図２で示したようにゲート電圧ＰＶｃｏｎｔ及び
ＮＶｃｏｎｔにより遅延時間が制御される。まず、遅延
回路の先端にある遅延回路Ａ１１のＡ１信号及びＡ２信
号により、パルス信号Ａが発生し、遅延回路の後端にあ
る遅延回路Ｂ１２のＢ１信号及びＢ２信号により、パル
ス信号Ｂが発生する。パルス信号Ａ及びパルス信号Ｂ
は、遅延時間／デューティー変換回路１４内でフリップ
フロップ（Ｆ／Ｆ）をリセット／セット制御し、出力Ｑ
を発生する。このとき、セット信号Ｂは、縦続されたゲ
ート列の遅延時間によって、タイミングが前後する。
遅延回路Ａ１１及び遅延回路Ｂ１２は、一定の周期をも
ったパルス入力を伝搬する縦続接続されたゲートの列で
あり、図２で示したようにゲート電圧ＰＶｃｏｎｔ及び
ＮＶｃｏｎｔにより遅延時間が制御される。まず、遅延
回路の先端にある遅延回路Ａ１１のＡ１信号及びＡ２信
号により、パルス信号Ａが発生し、遅延回路の後端にあ
る遅延回路Ｂ１２のＢ１信号及びＢ２信号により、パル
ス信号Ｂが発生する。パルス信号Ａ及びパルス信号Ｂ
は、遅延時間／デューティー変換回路１４内でフリップ
フロップ（Ｆ／Ｆ）をリセット／セット制御し、出力Ｑ
を発生する。このとき、セット信号Ｂは、縦続されたゲ
ート列の遅延時間によって、タイミングが前後する。
【００１１】Ｆ／Ｆの出力Ｑは、積分器１５に入力さ
れ、出力Ｑの“１”及び“０”の時間の比率により変化
する電圧Ｖ１に変換される。図４に示すように、積分器
１５の出力Ｖ１は遅延時間設定電圧ＤＡＣ１７の出力Ｖ
２と比較し、遅延時間を制御する電圧ＮＶｃｏｎｔを発
生する。
れ、出力Ｑの“１”及び“０”の時間の比率により変化
する電圧Ｖ１に変換される。図４に示すように、積分器
１５の出力Ｖ１は遅延時間設定電圧ＤＡＣ１７の出力Ｖ
２と比較し、遅延時間を制御する電圧ＮＶｃｏｎｔを発
生する。
【００１２】遅延時間制御部１６から出力された電圧Ｎ
Ｖｃｏｎｔは、遅延回路及びその他の論理回路１３の立
ち下がり時間を制御する他、ＮＶｃｏｎｔに対応する立
ち上がり時間を制御する電圧ＰＶｃｏｎｔを発生するた
め、論理しきい値電圧制御回路１８に入力する。
Ｖｃｏｎｔは、遅延回路及びその他の論理回路１３の立
ち下がり時間を制御する他、ＮＶｃｏｎｔに対応する立
ち上がり時間を制御する電圧ＰＶｃｏｎｔを発生するた
め、論理しきい値電圧制御回路１８に入力する。
【００１３】図５に示すように、論理しきい値電圧制御
回路１８内は、電源ＶＤＤ及び電源ＶＳＳの中間値を発
生する基準電圧発生回路１８１、ＮＶｃｏｎｔとＰＶｃ
ｏｎｔが対称的に電圧変動するように構成したしきい値
発生回路１８３、両電源の中間値を発生する基準電圧発
生回路１８１の中間電圧と、ＮＶｃｏｎｔとＰＶｃｏｎ
ｔで制御されるしきい値発生回路１８３の中間電圧とを
入力とし、ＰＶｃｏｎｔを発生するしきい値電圧制御回
路１８２とで構成され、電圧ＰＶｃｏｎｔを発生する。
回路１８内は、電源ＶＤＤ及び電源ＶＳＳの中間値を発
生する基準電圧発生回路１８１、ＮＶｃｏｎｔとＰＶｃ
ｏｎｔが対称的に電圧変動するように構成したしきい値
発生回路１８３、両電源の中間値を発生する基準電圧発
生回路１８１の中間電圧と、ＮＶｃｏｎｔとＰＶｃｏｎ
ｔで制御されるしきい値発生回路１８３の中間電圧とを
入力とし、ＰＶｃｏｎｔを発生するしきい値電圧制御回
路１８２とで構成され、電圧ＰＶｃｏｎｔを発生する。
【００１４】なお、以上の説明では、遅延時間制御部１
６でＮＶｃｏｎｔを発生し、論理しきい値電圧制御回路
１８でＰＶｃｏｎｔを発生しているが、逆に、遅延時間
制御部１６でＰＶｃｏｎｔを発生し、論理しきい値電圧
制御回路１８でＮＶｃｏｎｔを発生してもよい。
６でＮＶｃｏｎｔを発生し、論理しきい値電圧制御回路
１８でＰＶｃｏｎｔを発生しているが、逆に、遅延時間
制御部１６でＰＶｃｏｎｔを発生し、論理しきい値電圧
制御回路１８でＮＶｃｏｎｔを発生してもよい。
【００１５】図６に本発明の別の実施例を示す。この回
路においては、遅延時間／デューティー変換回路２４
は、クロック信号をパルス発生器２０を介して入力し、
遅延セルを直列に接続した可変遅延回路Ａ２１を設け、
上記可変遅延回路Ａ２１の入力信号をリセット端子に入
力し、出力信号をセット端子に入力したフリップフロッ
プで構成する。クロック信号は、ＰＶｃｏｎｔ及びＮＶ
ｃｏｎｔによって遅延時間を制御できる遅延セルを縦列
に接続した可変遅延回路Ａ２１の入力にパルス発生器２
０を経由して接続される。可変遅延回路Ａ２１の入力と
出力は、遅延時間／デューティー変換回路２４のセット
リセットフリップフロップのリセット入力及びセット入
力に接続される。このフリップフロップのＱ出力信号
は、可変遅延回路Ａ２１をパルスが通過する時間だけ
“Ｌ”の論理を保持し、クロック信号と等しい周期をも
った繰り返し信号となる。すなわち、可変遅延回路Ａ２
１の遅延時間に応じてデューティーサイクルが変化する
信号となる。
路においては、遅延時間／デューティー変換回路２４
は、クロック信号をパルス発生器２０を介して入力し、
遅延セルを直列に接続した可変遅延回路Ａ２１を設け、
上記可変遅延回路Ａ２１の入力信号をリセット端子に入
力し、出力信号をセット端子に入力したフリップフロッ
プで構成する。クロック信号は、ＰＶｃｏｎｔ及びＮＶ
ｃｏｎｔによって遅延時間を制御できる遅延セルを縦列
に接続した可変遅延回路Ａ２１の入力にパルス発生器２
０を経由して接続される。可変遅延回路Ａ２１の入力と
出力は、遅延時間／デューティー変換回路２４のセット
リセットフリップフロップのリセット入力及びセット入
力に接続される。このフリップフロップのＱ出力信号
は、可変遅延回路Ａ２１をパルスが通過する時間だけ
“Ｌ”の論理を保持し、クロック信号と等しい周期をも
った繰り返し信号となる。すなわち、可変遅延回路Ａ２
１の遅延時間に応じてデューティーサイクルが変化する
信号となる。
【００１６】図７に本発明の更に別の実施例を示す。こ
の回路においては、遅延時間／デューティー変換回路と
して、遅延セルを直列に接続して、出力を反転して入力
に接続したリングオシレータを構成する可変遅延回路Ｂ
３１を設け、上記可変遅延回路Ｂ３１の出力をトリガと
して一定幅のパルスを発生し、出力を積分器１５に入力
する固定パルス発生器３２を設けている。このリングオ
シレータの発振周期は、可変遅延回路Ｂ３１の遅延時間
の２倍に相当する。この発振出力を立ち上がりないし立
ち下がりで動作するパルス幅が一定の固定パルス発生器
３２に入力することで、パルス幅が一定で周期が変化す
る信号Ｄが得られる。すなわち、可変遅延回路Ｂ３１の
遅延時間に応じてデューティーサイクルが変化する信号
となる。この場合の可変遅延回路Ｂ３１の出力Ｃと固定
パルス発生器３２の出力Ｄのタイミング関係を図８に示
す。
の回路においては、遅延時間／デューティー変換回路と
して、遅延セルを直列に接続して、出力を反転して入力
に接続したリングオシレータを構成する可変遅延回路Ｂ
３１を設け、上記可変遅延回路Ｂ３１の出力をトリガと
して一定幅のパルスを発生し、出力を積分器１５に入力
する固定パルス発生器３２を設けている。このリングオ
シレータの発振周期は、可変遅延回路Ｂ３１の遅延時間
の２倍に相当する。この発振出力を立ち上がりないし立
ち下がりで動作するパルス幅が一定の固定パルス発生器
３２に入力することで、パルス幅が一定で周期が変化す
る信号Ｄが得られる。すなわち、可変遅延回路Ｂ３１の
遅延時間に応じてデューティーサイクルが変化する信号
となる。この場合の可変遅延回路Ｂ３１の出力Ｃと固定
パルス発生器３２の出力Ｄのタイミング関係を図８に示
す。
【００１７】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。つ
まり、ＣＭＯＳゲートの遅延時間を一定に保つ回路を、
簡単な付加回路で、なおかつ消費電力が小さく実現でき
る。また、正確な遅延時間信号を指定して得ることがで
きる遅延時間制御回路を実現する効果がある。
ているので、以下に記載されるような効果を奏する。つ
まり、ＣＭＯＳゲートの遅延時間を一定に保つ回路を、
簡単な付加回路で、なおかつ消費電力が小さく実現でき
る。また、正確な遅延時間信号を指定して得ることがで
きる遅延時間制御回路を実現する効果がある。
【図１】本発明の回路ブロック図である。
【図２】本発明のインバータの基本回路図とタイミング
図である。
図である。
【図３】本発明の回路のタイミング図である。
【図４】本発明の遅延時間制御部の一例を示す回路図で
ある。
ある。
【図５】本発明の論理しきい値電圧制御回路の一例を示
す回路図である。
す回路図である。
【図６】本発明の別の実施例を示す回路ブロック図であ
る。
る。
【図７】本発明の更に別の実施例を示す回路ブロック図
である。
である。
【図８】図７で示す回路におけるタイミング図である。
１１ 遅延回路Ａ １２ 遅延回路Ｂ １３ 論理回路 １４、２４ 遅延時間／デューティー変換回路 １５ 積分器 １６ 遅延時間制御部 １７ 遅延時間設定電圧ＤＡＣ １８ 論理しきい値電圧制御回路 ２０ パルス発生器 ２１ 可変遅延回路Ａ ３１ 可変遅延回路Ｂ ３２ 固定パルス発生器
Claims (5)
- 【請求項１】 一定の周期のパルスを入力し遅延セルを
直列に接続した遅延回路のうち前端遅延回路Ａ（１１）
及び後端遅延回路Ｂ（１２）を設け、 遅延回路Ａ（１１）によって発生するパルスＡによって
リセットされ、遅延回路Ｂ（１２）によって発生するパ
ルスＢによってセットされるフリップフロップで成る遅
延時間／デューティー変換回路（１４）を設け、 デューティーを電圧レベル信号に変換する積分器（１
５）を設け、 デューティーが一定になるよう遅延回路の遅延時間を制
御する遅延時間制御部（１６）を設け、 遅延時間の設定値を調整する遅延時間設定電圧ＤＡＣ
（１７）を設け、 遅延時間制御部（１６）の遅延制御電圧から、もう一方
の遅延制御電圧を発生する論理しきい値電圧制御回路
（１８）を設け、 遅延制御電圧で遅延時間を制御されるＩＣ内の一般回路
である論理回路（１３）を設けた、 ことを特徴とする遅延時間制御回路。 - 【請求項２】 遅延時間制御部（１６）は、積分器（１
５）の出力Ｖ１と遅延時間設定電圧ＤＡＣ（１７）の出
力Ｖ２とを比較し、遅延時間を制御する電圧を発生する
回路を設けたことを特徴とする請求項１記載の遅延時間
制御回路。 - 【請求項３】 論理しきい値電圧制御回路（１８）は、
電源ＶＤＤ及び電源ＶＳＳの中間値を発生する基準電圧
発生回路（１８１）を設け、 ＮＶｃｏｎｔとＰＶｃｏｎｔが対称的に電圧変動するよ
うに構成したしきい値発生回路（１８３）を設け、 両電源の中間値を発生する基準電圧発生回路（１８１）
の中間電圧と、ＮＶｃｏｎｔとＰＶｃｏｎｔで制御され
るしきい値発生回路（１８３）の中間電圧と、を入力と
し、ＰＶｃｏｎｔを発生するしきい値電圧制御回路（１
８２）を設けたことを特徴とする請求項１及び請求項２
記載の遅延時間制御回路。 - 【請求項４】 遅延時間／デューティー変換回路（２
４）は、クロック信号をパルス発生器（２０）を介して
入力し、遅延セルを直列に接続した可変遅延回路Ａ（２
１）を設け、 上記可変遅延回路Ａ（２１）の入力信号をリセット端子
に入力し、出力信号をセット端子に入力したフリップフ
ロップで構成することを特徴とする請求項１、請求項２
及び請求項３記載の遅延時間制御回路。 - 【請求項５】 遅延時間／デューティー変換回路とし
て、遅延セルを直列に接続して、出力を反転して入力に
接続したリングオシレータを構成する可変遅延回路Ｂ
（３１）を設け、 上記可変遅延回路Ｂ（３１）の出力をトリガとして一定
幅のパルスを発生し、出力を積分器（１５）に入力する
固定パルス発生器（３２）を設けたことを特徴とする請
求項１、請求項２及び請求項３記載の遅延時間制御回
路。
Priority Applications (3)
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|---|---|---|---|
| JP17553195A JP3703880B2 (ja) | 1995-04-28 | 1995-06-19 | 遅延時間制御回路 |
| TW85112991A TW382856B (en) | 1995-06-19 | 1996-10-23 | Delay time controlling circuit |
| PCT/US1996/017197 WO1998019395A1 (en) | 1995-06-19 | 1996-10-28 | Delay time control circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12984295 | 1995-04-28 | ||
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| Publication Number | Publication Date |
|---|---|
| JPH0918302A true JPH0918302A (ja) | 1997-01-17 |
| JP3703880B2 JP3703880B2 (ja) | 2005-10-05 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100780758B1 (ko) * | 2001-03-21 | 2007-11-30 | 후지쯔 가부시끼가이샤 | 혼합 신호 집적 회로 장치, 데이터 변환기 및 전원에 독립적인 지터 제어 방법 |
| JP2008008657A (ja) * | 2006-06-27 | 2008-01-17 | Yokogawa Electric Corp | 遅延時間測定方法及びこれを用いた遅延時間測定装置 |
-
1995
- 1995-06-19 JP JP17553195A patent/JP3703880B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100780758B1 (ko) * | 2001-03-21 | 2007-11-30 | 후지쯔 가부시끼가이샤 | 혼합 신호 집적 회로 장치, 데이터 변환기 및 전원에 독립적인 지터 제어 방법 |
| JP2008008657A (ja) * | 2006-06-27 | 2008-01-17 | Yokogawa Electric Corp | 遅延時間測定方法及びこれを用いた遅延時間測定装置 |
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| Publication number | Publication date |
|---|---|
| JP3703880B2 (ja) | 2005-10-05 |
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