JPH0918333A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0918333A JPH0918333A JP7161853A JP16185395A JPH0918333A JP H0918333 A JPH0918333 A JP H0918333A JP 7161853 A JP7161853 A JP 7161853A JP 16185395 A JP16185395 A JP 16185395A JP H0918333 A JPH0918333 A JP H0918333A
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Abstract
(57)【要約】
【目的】 GaAsMESFETで構成された論理回路の消費電力
の低減と信頼性の向上を図る。 【構成】 入力信号ｉｎが“Ｈ”のときGaAsMESFET１１
ａはオン状態となるため、出力信号ｏｕｔａは“Ｌ”と
なる。一方、入力信号ｉｎが“Ｌ”のときには、GaAsME
SFET１１ａはオフ状態となるため、出力信号ｏｕｔａは
“Ｈ”となるが、この“Ｈ”の値は、GaAsMESFET２ａの
ゲートＧの電位から該GaAsMESFET１２ａの閾値ＶTDを減
じた値によって決定され、GaAsMESFET１１ｂのショット
キ順方向立ち上がり電圧ＶＦ以下になるように閾値ＶTD
が設定されている。そのため、GaAsMESFET１１ｂのゲー
トＧへショットキ電流が流れ込むことがない。
の低減と信頼性の向上を図る。 【構成】 入力信号ｉｎが“Ｈ”のときGaAsMESFET１１
ａはオン状態となるため、出力信号ｏｕｔａは“Ｌ”と
なる。一方、入力信号ｉｎが“Ｌ”のときには、GaAsME
SFET１１ａはオフ状態となるため、出力信号ｏｕｔａは
“Ｈ”となるが、この“Ｈ”の値は、GaAsMESFET２ａの
ゲートＧの電位から該GaAsMESFET１２ａの閾値ＶTDを減
じた値によって決定され、GaAsMESFET１１ｂのショット
キ順方向立ち上がり電圧ＶＦ以下になるように閾値ＶTD
が設定されている。そのため、GaAsMESFET１１ｂのゲー
トＧへショットキ電流が流れ込むことがない。
Description
【０００１】
【産業上の利用分野】本発明は、ＧａＡｓ電界効果トラ
ンジスタ（GaAs Metal Semiconductor FieldEffect Tra
nsistor、以下、GaAsMESFETという）を用いたＤＣＦＬ
（Direct Coupled FET Logic）等の半導体集積回路に関
するものである。
ンジスタ（GaAs Metal Semiconductor FieldEffect Tra
nsistor、以下、GaAsMESFETという）を用いたＤＣＦＬ
（Direct Coupled FET Logic）等の半導体集積回路に関
するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；応用物理学会関西支部編「化合物半導体」（昭61
-1-30 ） 日刊工業新聞社、P.152 図２は、前記文献に記載された従来のＤＣＦＬの一構成
例を示す回路図である。このＤＣＦＬは、入力信号ｉｎ
を入力する入力端子ＩＮを有し、該入力端子ＩＮがエン
ハンスメント型GaAsMESFETで構成された第１のスイッチ
ング素子であるGaAsMESFET１ａのゲートＧに接続されて
いる。GaAsMESFET１ａのソースＳはグランドＧＮＤに接
続されている。GaAsMESFET１ａのドレインＤは、出力信
号ｏｕｔａを出力する出力端子ＯＵＴａに接続されると
共に、ディプレッション型GaAsMESFETで構成された負荷
素子であるGaAsMESFET２ａのソースＳ及びゲートＧに接
続されている。GaAsMESFET２ａのドレインＤは、電源電
圧Ｖｄｄに接続されている。 出力端子ＯＵＴａは、エ
ンハンスメント型GaAsMESFETで構成された第２のスイッ
チング素子であるGaAsMESFET１ｂのゲートＧに接続され
ている。GaAsMESFET１ｂのソースＳはグランドＧＮＤに
接続されている。GaAsMESFET１ｂのドレインＤは、出力
信号ｏｕｔｂを出力する出力端子ＯＵＴｂに接続される
と共に、ディプレッション型GaAsMESFETで構成された負
荷素子であるGaAsMESFET２ｂのソースＳ及びゲートＧに
接続されている。GaAsMESFET２ｂのドレインＤは、電源
電圧Ｖｄｄに接続されている。
例えば、次のような文献に記載されるものがあった。 文献；応用物理学会関西支部編「化合物半導体」（昭61
-1-30 ） 日刊工業新聞社、P.152 図２は、前記文献に記載された従来のＤＣＦＬの一構成
例を示す回路図である。このＤＣＦＬは、入力信号ｉｎ
を入力する入力端子ＩＮを有し、該入力端子ＩＮがエン
ハンスメント型GaAsMESFETで構成された第１のスイッチ
ング素子であるGaAsMESFET１ａのゲートＧに接続されて
いる。GaAsMESFET１ａのソースＳはグランドＧＮＤに接
続されている。GaAsMESFET１ａのドレインＤは、出力信
号ｏｕｔａを出力する出力端子ＯＵＴａに接続されると
共に、ディプレッション型GaAsMESFETで構成された負荷
素子であるGaAsMESFET２ａのソースＳ及びゲートＧに接
続されている。GaAsMESFET２ａのドレインＤは、電源電
圧Ｖｄｄに接続されている。 出力端子ＯＵＴａは、エ
ンハンスメント型GaAsMESFETで構成された第２のスイッ
チング素子であるGaAsMESFET１ｂのゲートＧに接続され
ている。GaAsMESFET１ｂのソースＳはグランドＧＮＤに
接続されている。GaAsMESFET１ｂのドレインＤは、出力
信号ｏｕｔｂを出力する出力端子ＯＵＴｂに接続される
と共に、ディプレッション型GaAsMESFETで構成された負
荷素子であるGaAsMESFET２ｂのソースＳ及びゲートＧに
接続されている。GaAsMESFET２ｂのドレインＤは、電源
電圧Ｖｄｄに接続されている。
【０００３】次に、図２の動作を説明する。入力信号ｉ
ｎが低レベル（以下、“Ｌ”という）のとき、GaAsMESF
ET１ａがオフ状態となるので、出力信号ｏｕｔａはGaAs
MESFET２ａに引っぱられて高レベル（以下、“Ｈ”とい
う）となる。又、入力信号ｉｎが“Ｈ”のときはGaAsME
SFET１ａがオン状態になり、出力信号ｏｕｔａは“Ｌ”
となる。同様に、出力信号ｏｕｔａが“Ｌ”のとき、Ga
AsMESFET１ｂがオフ状態となるので、出力信号ｏｕｔｂ
はGaAsMESFET２ｂに引っぱられて“Ｈ”となる。又、出
力信号ｏｕｔａが“Ｈ”のときはGaAsMESFET１ｂがオン
状態になり、出力信号ｏｕｔｂは“Ｌ”となる。
ｎが低レベル（以下、“Ｌ”という）のとき、GaAsMESF
ET１ａがオフ状態となるので、出力信号ｏｕｔａはGaAs
MESFET２ａに引っぱられて高レベル（以下、“Ｈ”とい
う）となる。又、入力信号ｉｎが“Ｈ”のときはGaAsME
SFET１ａがオン状態になり、出力信号ｏｕｔａは“Ｌ”
となる。同様に、出力信号ｏｕｔａが“Ｌ”のとき、Ga
AsMESFET１ｂがオフ状態となるので、出力信号ｏｕｔｂ
はGaAsMESFET２ｂに引っぱられて“Ｈ”となる。又、出
力信号ｏｕｔａが“Ｈ”のときはGaAsMESFET１ｂがオン
状態になり、出力信号ｏｕｔｂは“Ｌ”となる。
【０００４】
【発明が解決しようとする課題】しかしながら、図２の
ＤＣＦＬでは、次のような課題があった。即ち、このＤ
ＣＦＬでは、第２のスイッチング素子がショットキ・ゲ
ートを用いたGaAsMESFETで構成されているので、出力信
号ｏｕｔａが“Ｈ”になったとき、該第２のスイッチン
グ素子であるGaAsMESFET１ｂのゲートＧにショットキ順
方向立上り電圧ＶＦ以上の電圧が掛かり、出力端子１ａ
から急激にショットキ電流が流れ込む。この流れ込みの
ショットキ電流は、ＤＣＦＬの消費電力を増大させると
共に、過度の流れ込み電流がGaAsMESFET１ｂのゲートＧ
の電気的マイグレーションを引き起こし、GaAsMESFET１
ｂの信頼性を低下させていた。
ＤＣＦＬでは、次のような課題があった。即ち、このＤ
ＣＦＬでは、第２のスイッチング素子がショットキ・ゲ
ートを用いたGaAsMESFETで構成されているので、出力信
号ｏｕｔａが“Ｈ”になったとき、該第２のスイッチン
グ素子であるGaAsMESFET１ｂのゲートＧにショットキ順
方向立上り電圧ＶＦ以上の電圧が掛かり、出力端子１ａ
から急激にショットキ電流が流れ込む。この流れ込みの
ショットキ電流は、ＤＣＦＬの消費電力を増大させると
共に、過度の流れ込み電流がGaAsMESFET１ｂのゲートＧ
の電気的マイグレーションを引き起こし、GaAsMESFET１
ｂの信頼性を低下させていた。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、ドレインが第１の電源電位に接続さ
れかつソースが出力端子に接続され、ゲートに印加され
る電圧に基づいて該ドレインとソース間の抵抗値が変化
するディプレッション型の電界効果トランジスタ（以
下、ＦＥＴという）で構成された負荷素子と、ドレイン
が前記出力端子に接続されかつソースが第２の電源電位
に接続され、ゲートに印加される電圧に基づいて該ドレ
インとソース間の導通状態が変化するエンハンスメント
型ＦＥＴで構成された第１のスイッチング素子とを、有
する論理回路と、ソースが前記第２の電源電位に接続さ
れ、前記出力端子に接続されたゲートに印加される電圧
に基づいてドレインと該ソース間の導通状態が変化する
エンハンスメント型GaAsMESFETで構成された第２のスイ
ッチング素子とを、備えた半導体集積回路において、次
のような手段を講じている。即ち、前記ディプレッショ
ン型ＦＥＴのゲートを任意の固定電位に接続し、該ディ
プレッション型ＦＥＴの閾値を、前記任意の固定電位以
下で、かつ前記任意の固定電位から前記第２のスイッチ
ング素子を構成するエンハンスメント型GaAsMESFETのシ
ョットキ順方向立ち上がり電圧を減じた電圧以上になる
ように設定している。第２の発明では、第１の発明の論
理回路と、第１の発明の第２のスイッチング素子とを、
備えた半導体集積回路において、次のような手段を講じ
ている。即ち、前記ディプレッション型ＦＥＴは、ゲー
トを任意の固定電位に接続し、前記任意の固定電位は、
前記ディプレッション型ＦＥＴの閾値と前記第２のスイ
ッチング素子を構成するエンハンスメント型GaAsMESFET
のショットキ順方向立ち上がり電圧とを加算した電位以
下で、かつ前記ディプレッション型GaAsMESFETの閾値以
上になるように設定している。
を解決するために、ドレインが第１の電源電位に接続さ
れかつソースが出力端子に接続され、ゲートに印加され
る電圧に基づいて該ドレインとソース間の抵抗値が変化
するディプレッション型の電界効果トランジスタ（以
下、ＦＥＴという）で構成された負荷素子と、ドレイン
が前記出力端子に接続されかつソースが第２の電源電位
に接続され、ゲートに印加される電圧に基づいて該ドレ
インとソース間の導通状態が変化するエンハンスメント
型ＦＥＴで構成された第１のスイッチング素子とを、有
する論理回路と、ソースが前記第２の電源電位に接続さ
れ、前記出力端子に接続されたゲートに印加される電圧
に基づいてドレインと該ソース間の導通状態が変化する
エンハンスメント型GaAsMESFETで構成された第２のスイ
ッチング素子とを、備えた半導体集積回路において、次
のような手段を講じている。即ち、前記ディプレッショ
ン型ＦＥＴのゲートを任意の固定電位に接続し、該ディ
プレッション型ＦＥＴの閾値を、前記任意の固定電位以
下で、かつ前記任意の固定電位から前記第２のスイッチ
ング素子を構成するエンハンスメント型GaAsMESFETのシ
ョットキ順方向立ち上がり電圧を減じた電圧以上になる
ように設定している。第２の発明では、第１の発明の論
理回路と、第１の発明の第２のスイッチング素子とを、
備えた半導体集積回路において、次のような手段を講じ
ている。即ち、前記ディプレッション型ＦＥＴは、ゲー
トを任意の固定電位に接続し、前記任意の固定電位は、
前記ディプレッション型ＦＥＴの閾値と前記第２のスイ
ッチング素子を構成するエンハンスメント型GaAsMESFET
のショットキ順方向立ち上がり電圧とを加算した電位以
下で、かつ前記ディプレッション型GaAsMESFETの閾値以
上になるように設定している。
【０００６】
【作用】第１の発明によれば、以上のように半導体集積
回路を構成したので、第１のスイッチング素子を構成す
るエンハンスメント型ＦＥＴのゲートに印加される電圧
が“Ｌ”になったとき、該第１のスイッチング素子がオ
フ状態となる。このとき、負荷素子を構成するディプレ
ッションＦＥＴはオン状態になっているので、出力端子
の論理レベルが“Ｈ”になる。この“Ｈ”の論理レベル
は、前記負荷素子を構成するディプレッションＦＥＴの
ゲートの電位から該ディプレッションＦＥＴの閾値を減
じた値になるが、この閾値が前記ゲートの電位以下で、
かつ前記ゲートの電位から第２のスイッチング素子を構
成するエンハンスメント型GaAsMESFETのショットキ順方
向立ち上がり電圧を減じた電圧以上になるように設定さ
れているので、前記第２のスイッチング素子を構成する
エンハンスメント型GaAsMESFETのショットキ順方向立ち
上がり電圧を越えることはなく、この第２のスイッチン
グ素子のゲートからショットキ電流が流れ込むことが防
止される。
回路を構成したので、第１のスイッチング素子を構成す
るエンハンスメント型ＦＥＴのゲートに印加される電圧
が“Ｌ”になったとき、該第１のスイッチング素子がオ
フ状態となる。このとき、負荷素子を構成するディプレ
ッションＦＥＴはオン状態になっているので、出力端子
の論理レベルが“Ｈ”になる。この“Ｈ”の論理レベル
は、前記負荷素子を構成するディプレッションＦＥＴの
ゲートの電位から該ディプレッションＦＥＴの閾値を減
じた値になるが、この閾値が前記ゲートの電位以下で、
かつ前記ゲートの電位から第２のスイッチング素子を構
成するエンハンスメント型GaAsMESFETのショットキ順方
向立ち上がり電圧を減じた電圧以上になるように設定さ
れているので、前記第２のスイッチング素子を構成する
エンハンスメント型GaAsMESFETのショットキ順方向立ち
上がり電圧を越えることはなく、この第２のスイッチン
グ素子のゲートからショットキ電流が流れ込むことが防
止される。
【０００７】第２の発明によれば、第１のスイッチング
素子を構成するエンハンスメント型ＦＥＴのゲートに印
加される電圧が“Ｌ”になったとき、該第１のスイッチ
ング素子がオフ状態となる。このとき、負荷素子を構成
するディプレッションＦＥＴはオン状態になっているの
で、出力端子の論理レベルが“Ｈ”になる。この“Ｈ”
の論理レベルは、前記負荷素子を構成するディプレッシ
ョンＦＥＴのゲートの電位から該ディプレッションＦＥ
Ｔの閾値を減じた値になるが、前記ゲートの電位は、前
記ディプレッション型ＦＥＴの閾値と前記第２のスイッ
チング素子を構成するエンハンスメント型GaAsMESFETの
ショットキ順方向立ち上がり電圧とを加算した電位以下
で、かつ前記ディプレッション型GaAsMESFETの閾値以上
になるように設定されているので、前記第２のスイッチ
ング素子を構成するエンハンスメント型GaAsMESFETのシ
ョットキ順方向立ち上がり電圧を越えることはなく、こ
の第２のスイッチング素子のゲートからショットキ電流
が流れ込むことが防止される。従って、前記課題を解決
できるのである。
素子を構成するエンハンスメント型ＦＥＴのゲートに印
加される電圧が“Ｌ”になったとき、該第１のスイッチ
ング素子がオフ状態となる。このとき、負荷素子を構成
するディプレッションＦＥＴはオン状態になっているの
で、出力端子の論理レベルが“Ｈ”になる。この“Ｈ”
の論理レベルは、前記負荷素子を構成するディプレッシ
ョンＦＥＴのゲートの電位から該ディプレッションＦＥ
Ｔの閾値を減じた値になるが、前記ゲートの電位は、前
記ディプレッション型ＦＥＴの閾値と前記第２のスイッ
チング素子を構成するエンハンスメント型GaAsMESFETの
ショットキ順方向立ち上がり電圧とを加算した電位以下
で、かつ前記ディプレッション型GaAsMESFETの閾値以上
になるように設定されているので、前記第２のスイッチ
ング素子を構成するエンハンスメント型GaAsMESFETのシ
ョットキ順方向立ち上がり電圧を越えることはなく、こ
の第２のスイッチング素子のゲートからショットキ電流
が流れ込むことが防止される。従って、前記課題を解決
できるのである。
【０００８】
【実施例】図１は、本発明の実施例を示すＤＣＦＬの回
路図である。このＤＣＦＬ回路は、図２と同様に、入力
信号ｉｎを入力する入力端子ＩＮを有し、該入力端子Ｉ
Ｎがエンハンスメント型GaAsMESFETで構成された第１の
スイッチング素子であるGaAsMESFET１１ａのゲートＧに
接続されている。GaAsMESFET１１ａのソースＳはグラン
ドＧＮＤに接続されている。GaAsMESFET１１ａのドレイ
ンＤは、出力信号ｏｕｔａを出力する出力端子ＯＵＴａ
に接続されると共に、ディプレッション型GaAsMESFETで
構成された負荷素子であるGaAsMESFET１２ａのソースＳ
に接続されている。GaAsMESFET１２ａのゲートＧは、グ
ランドＧＮＤに接続されている。GaAsMESFET１２ａのド
レインＤは、電源電圧Ｖｄｄに接続されている。出力端
子ＯＵＴａは、エンハンスメント型GaAsMESFETで構成さ
れた第２のスイッチング素子であるGaAsMESFET１１ｂの
ゲートＧに接続されている。GaAsMESFET１１ｂのソース
ＳはグランドＧＮＤに接続されている。GaAsMESFET１１
ｂのドレインＤは、出力信号ｏｕｔｂを出力する出力端
子ＯＵＴｂに接続されると共に、ディプレッション型Ga
AsMESFETで構成された負荷素子であるGaAsMESFET１２ｂ
のソースＳに接続されている。GaAsMESFET１２ｂのゲー
トＧは、グランドＧＮＤに接続されている。GaAsMESFET
１２ｂのドレインＤは、電源電圧Ｖｄｄに接続されてい
る。
路図である。このＤＣＦＬ回路は、図２と同様に、入力
信号ｉｎを入力する入力端子ＩＮを有し、該入力端子Ｉ
Ｎがエンハンスメント型GaAsMESFETで構成された第１の
スイッチング素子であるGaAsMESFET１１ａのゲートＧに
接続されている。GaAsMESFET１１ａのソースＳはグラン
ドＧＮＤに接続されている。GaAsMESFET１１ａのドレイ
ンＤは、出力信号ｏｕｔａを出力する出力端子ＯＵＴａ
に接続されると共に、ディプレッション型GaAsMESFETで
構成された負荷素子であるGaAsMESFET１２ａのソースＳ
に接続されている。GaAsMESFET１２ａのゲートＧは、グ
ランドＧＮＤに接続されている。GaAsMESFET１２ａのド
レインＤは、電源電圧Ｖｄｄに接続されている。出力端
子ＯＵＴａは、エンハンスメント型GaAsMESFETで構成さ
れた第２のスイッチング素子であるGaAsMESFET１１ｂの
ゲートＧに接続されている。GaAsMESFET１１ｂのソース
ＳはグランドＧＮＤに接続されている。GaAsMESFET１１
ｂのドレインＤは、出力信号ｏｕｔｂを出力する出力端
子ＯＵＴｂに接続されると共に、ディプレッション型Ga
AsMESFETで構成された負荷素子であるGaAsMESFET１２ｂ
のソースＳに接続されている。GaAsMESFET１２ｂのゲー
トＧは、グランドＧＮＤに接続されている。GaAsMESFET
１２ｂのドレインＤは、電源電圧Ｖｄｄに接続されてい
る。
【０００９】次に、図１の動作を説明する。入力信号ｉ
ｎが“Ｈ”のときGaAsMESFET１１ａはオン状態となるた
め、出力信号ｏｕｔａは“Ｌ”となる。一方、入力信号
ｉｎが“Ｌ”のときには、GaAsMESFET１１ａはオフ状態
となるため、出力信号ｏｕｔａは“Ｈ”となり、従来の
DCFLと同様にインバータとしての動作をする。ここで、
従来の図２のDCFLでは“Ｈ”の出力レベルＶOHが後段に
接続されるGaAsMESFET１ｂのゲートＧのショットキ順方
向立ち上がり電圧ＶＦにクランプされていたのに対し、
本実施例の図１のDCFLでは、GaAsMESFET１２ａのゲート
Ｇの電位から該GaAsMESFET１２ａの閾値ＶTDを減じた値
によって出力レベルＶOHが決定される。但し、ＶOH≦Ｖ
Ｆの範囲に限る。つまり、GaAsMESFET１２ａのゲートＧ
がＧＮＤに固定されているため、出力レベルＶOHは、該
GaAsMESFET１２ａの閾値ＶTDの絶対値｜ＶTD｜を超える
ことはなく、略それに近い値になる。但し、通常は閾値
以下の電圧でも若干の電流（以下、サブスレッシュホー
ルドカレントという）が流れるため、GaAsMESFET１２ａ
とGaAsMESFET１１ａのサブスレッシュホールドカレント
の影響により、出力レベルＶOHは閾値ＶTDの絶対値｜Ｖ
TD｜よりも多少小さくなる。従って、閾値ＶTDの絶対値
｜ＶOH｜の値をショットキ順方向立ち上がり電圧ＶＦを
超えない範囲で、できるだけ大きな値に設定することに
より、後段の入力ゲート（即ち、GaAsMESFET１２ａのゲ
ートＧ）へのショットキ電流の流れ込みが抑えられ、か
つ最大の動作マージンが得られる。
ｎが“Ｈ”のときGaAsMESFET１１ａはオン状態となるた
め、出力信号ｏｕｔａは“Ｌ”となる。一方、入力信号
ｉｎが“Ｌ”のときには、GaAsMESFET１１ａはオフ状態
となるため、出力信号ｏｕｔａは“Ｈ”となり、従来の
DCFLと同様にインバータとしての動作をする。ここで、
従来の図２のDCFLでは“Ｈ”の出力レベルＶOHが後段に
接続されるGaAsMESFET１ｂのゲートＧのショットキ順方
向立ち上がり電圧ＶＦにクランプされていたのに対し、
本実施例の図１のDCFLでは、GaAsMESFET１２ａのゲート
Ｇの電位から該GaAsMESFET１２ａの閾値ＶTDを減じた値
によって出力レベルＶOHが決定される。但し、ＶOH≦Ｖ
Ｆの範囲に限る。つまり、GaAsMESFET１２ａのゲートＧ
がＧＮＤに固定されているため、出力レベルＶOHは、該
GaAsMESFET１２ａの閾値ＶTDの絶対値｜ＶTD｜を超える
ことはなく、略それに近い値になる。但し、通常は閾値
以下の電圧でも若干の電流（以下、サブスレッシュホー
ルドカレントという）が流れるため、GaAsMESFET１２ａ
とGaAsMESFET１１ａのサブスレッシュホールドカレント
の影響により、出力レベルＶOHは閾値ＶTDの絶対値｜Ｖ
TD｜よりも多少小さくなる。従って、閾値ＶTDの絶対値
｜ＶOH｜の値をショットキ順方向立ち上がり電圧ＶＦを
超えない範囲で、できるだけ大きな値に設定することに
より、後段の入力ゲート（即ち、GaAsMESFET１２ａのゲ
ートＧ）へのショットキ電流の流れ込みが抑えられ、か
つ最大の動作マージンが得られる。
【００１０】図３は、図１に示すDCFLの直流解析の結果
を表す図であり、縦軸に電流及び電圧、及び横軸に電圧
がとられている。本実施例では、GaAsMESFET１１ａ，１
１ｂ，１２ａ，１２ｂには0.5 μｍゲート長のGaAsMESF
ETを用いた。又、GaAsMESFET１２ａの閾値ＶTDを-720m
V、及びGaAsMESFET１１ａ，１１ｂの閾値ＶTEを+100mV
に設定し、GaAsMESFET１２ａのゲート幅を３μｍ、GaAs
MESFET１１ａ，１１ｂのゲート幅を９μｍとした。実際
のデバイスを測定したところ、ショットキ順方向立ち上
がり電圧ＶＦは全て720mV であった。この直流解析で
は、図１中の電源電圧Ｖｄｄを２Ｖとし、入力信号ｉｎ
をOVから700mV まで変化させた。図３中のグラフ１が入
力信号ｉｎの電圧ＶINを示し、グラフ２が出力信号outa
の電圧ＶOUT を示している。グラフ３は回路の消費電流
である。この解析結果により、ＶOL＝80mV、ＶOH＝600m
V 、及び論理閾値ＶTH=310mVが得られ、インバータとし
て正常に動作していることが確認される。又、回路の消
費電流は、入力信号ｉｎが“Ｌ”のとき12μＡ、及び入
力信号ｉｎが“Ｈ”のとき280 μＡであり、両者の平均
を回路の消費電流と仮定すれば、消費電流は146μＡ、
及び消費電力が292 μＷである。
を表す図であり、縦軸に電流及び電圧、及び横軸に電圧
がとられている。本実施例では、GaAsMESFET１１ａ，１
１ｂ，１２ａ，１２ｂには0.5 μｍゲート長のGaAsMESF
ETを用いた。又、GaAsMESFET１２ａの閾値ＶTDを-720m
V、及びGaAsMESFET１１ａ，１１ｂの閾値ＶTEを+100mV
に設定し、GaAsMESFET１２ａのゲート幅を３μｍ、GaAs
MESFET１１ａ，１１ｂのゲート幅を９μｍとした。実際
のデバイスを測定したところ、ショットキ順方向立ち上
がり電圧ＶＦは全て720mV であった。この直流解析で
は、図１中の電源電圧Ｖｄｄを２Ｖとし、入力信号ｉｎ
をOVから700mV まで変化させた。図３中のグラフ１が入
力信号ｉｎの電圧ＶINを示し、グラフ２が出力信号outa
の電圧ＶOUT を示している。グラフ３は回路の消費電流
である。この解析結果により、ＶOL＝80mV、ＶOH＝600m
V 、及び論理閾値ＶTH=310mVが得られ、インバータとし
て正常に動作していることが確認される。又、回路の消
費電流は、入力信号ｉｎが“Ｌ”のとき12μＡ、及び入
力信号ｉｎが“Ｈ”のとき280 μＡであり、両者の平均
を回路の消費電流と仮定すれば、消費電流は146μＡ、
及び消費電力が292 μＷである。
【００１１】以上のように、本実施例では、GaAsMESFET
１２ａのゲートＧをグランドＧＮＤに接続し、出力信号
ｏｕｔａの“Ｈ”レベルを、該GaAsMESFET１２ａの閾値
を制御することにより、GaAsMESFET１１ｂのショットキ
順方向立ち上がり電圧ＶＦ以下に抑え、GaAsMESFET１１
ｂのゲートＧへのショットキ電流の流れ込みをなくすこ
とができる。そのため、GaAsMESFET１１ａ，１２ａで構
成されたインバータの消費電力の低減とGaAsMESFET１１
ｂの信頼性の向上が期待できる。直流解析において、本
実施例で用いたものと同一のGaAsMESFETで構成した従来
のDCFLの消費電力が600 μＷだったのに対し、本実施例
のDCFLでは292 μＷとなり、従来の半分以下になる。
尚、本発明は上記実施例に限定されず、種々の変形が可
能である。その変形例としては、例えば次のようなもの
がある。
１２ａのゲートＧをグランドＧＮＤに接続し、出力信号
ｏｕｔａの“Ｈ”レベルを、該GaAsMESFET１２ａの閾値
を制御することにより、GaAsMESFET１１ｂのショットキ
順方向立ち上がり電圧ＶＦ以下に抑え、GaAsMESFET１１
ｂのゲートＧへのショットキ電流の流れ込みをなくすこ
とができる。そのため、GaAsMESFET１１ａ，１２ａで構
成されたインバータの消費電力の低減とGaAsMESFET１１
ｂの信頼性の向上が期待できる。直流解析において、本
実施例で用いたものと同一のGaAsMESFETで構成した従来
のDCFLの消費電力が600 μＷだったのに対し、本実施例
のDCFLでは292 μＷとなり、従来の半分以下になる。
尚、本発明は上記実施例に限定されず、種々の変形が可
能である。その変形例としては、例えば次のようなもの
がある。
【００１２】（ａ） 実施例では、インバータについて
適用した例を説明したが、スイッチング素子のGaAsMESF
ETを縦積み或いは並列に並べることによってＮＡＮＤ回
路やＮＯＲ回路にも適用される。 （ｂ） 実施例では、GaAsMESFET１２ａのゲートＧをグ
ランドＧＮＤに接続したが、特にグランドＧＮＤに限る
必要はなく、任意の定電圧電源に接続しても同様の作
用、効果が得られる。但し、定電圧電源の電圧からGaAs
MESFET１２ａの閾値を減じた値がGaAsMESFET１１ｂのシ
ョットキ順方向立ち上がり電圧ＶＦ以下になるように設
定する必要がある。 （ｃ） 本発明は、DCFLに限定されず、GaAsMESFETを使
用した論理回路全般に適用される。
適用した例を説明したが、スイッチング素子のGaAsMESF
ETを縦積み或いは並列に並べることによってＮＡＮＤ回
路やＮＯＲ回路にも適用される。 （ｂ） 実施例では、GaAsMESFET１２ａのゲートＧをグ
ランドＧＮＤに接続したが、特にグランドＧＮＤに限る
必要はなく、任意の定電圧電源に接続しても同様の作
用、効果が得られる。但し、定電圧電源の電圧からGaAs
MESFET１２ａの閾値を減じた値がGaAsMESFET１１ｂのシ
ョットキ順方向立ち上がり電圧ＶＦ以下になるように設
定する必要がある。 （ｃ） 本発明は、DCFLに限定されず、GaAsMESFETを使
用した論理回路全般に適用される。
【００１３】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、負荷素子を構成するディプレッション型ＦＥ
Ｔのゲートを任意の固定電位に接続し、前記ディプレッ
ション型ＦＥＴの閾値を、前記任意の固定電位以下で、
かつ前記任意の固定電位から第２のスイッチング素子を
構成するエンハンスメント型GaAsMESFETのショットキ順
方向立ち上がり電圧を減じた電圧以上になるように設定
したので、第１のスイッチング素子がオフ状態になり出
力端子の論理レベルが“Ｈ”になっても、この“Ｈ”の
値は、第２のスイッチング素子のショットキ順方向立ち
上がり電圧以下になり、該第２のスイッチング素子のゲ
ートへのショットキ電流の流れ込みをなくすことができ
る。そのため、論理回路の消費電力の低減と信頼性の向
上が期待できる。
によれば、負荷素子を構成するディプレッション型ＦＥ
Ｔのゲートを任意の固定電位に接続し、前記ディプレッ
ション型ＦＥＴの閾値を、前記任意の固定電位以下で、
かつ前記任意の固定電位から第２のスイッチング素子を
構成するエンハンスメント型GaAsMESFETのショットキ順
方向立ち上がり電圧を減じた電圧以上になるように設定
したので、第１のスイッチング素子がオフ状態になり出
力端子の論理レベルが“Ｈ”になっても、この“Ｈ”の
値は、第２のスイッチング素子のショットキ順方向立ち
上がり電圧以下になり、該第２のスイッチング素子のゲ
ートへのショットキ電流の流れ込みをなくすことができ
る。そのため、論理回路の消費電力の低減と信頼性の向
上が期待できる。
【００１４】第２の発明によれば、負荷素子を構成する
ディプレッション型ＦＥＴのゲートを任意の固定電位に
接続し、この固定電位を、前記ディプレッション型ＦＥ
Ｔの閾値と前記第２のスイッチング素子を構成するエン
ハンスメント型GaAsMESFETのショットキ順方向立ち上が
り電圧とを加算した電位以下で、かつ前記ディプレッシ
ョン型GaAsMESFETの閾値以上になるように設定したの
で、第１のスイッチング素子がオフ状態になり出力端子
の論理レベルが“Ｈ”になっても、この“Ｈ”の値は、
第２のスイッチング素子のショットキ順方向立ち上がり
電圧以下になり、該第２のスイッチング素子のゲートへ
のショットキ電流の流れ込みをなくすことができる。そ
のため、第１の発明と同様の効果がある。
ディプレッション型ＦＥＴのゲートを任意の固定電位に
接続し、この固定電位を、前記ディプレッション型ＦＥ
Ｔの閾値と前記第２のスイッチング素子を構成するエン
ハンスメント型GaAsMESFETのショットキ順方向立ち上が
り電圧とを加算した電位以下で、かつ前記ディプレッシ
ョン型GaAsMESFETの閾値以上になるように設定したの
で、第１のスイッチング素子がオフ状態になり出力端子
の論理レベルが“Ｈ”になっても、この“Ｈ”の値は、
第２のスイッチング素子のショットキ順方向立ち上がり
電圧以下になり、該第２のスイッチング素子のゲートへ
のショットキ電流の流れ込みをなくすことができる。そ
のため、第１の発明と同様の効果がある。
【図１】本発明の実施例を示すＤＣＦＬの回路図であ
る。
る。
【図２】従来のＤＣＦＬの回路図である。
【図３】図１に示すＤＣＦＬの直流解析の結果を表す図
である。
である。
【符号の説明】 １ａ，１ｂ エンハンスメント型GaAsMESFET
（スイッチング素子） ２ａ ディプレッション型GaAsMESFET
（負荷素子）
（スイッチング素子） ２ａ ディプレッション型GaAsMESFET
（負荷素子）
Claims (2)
- 【請求項１】 ドレインが第１の電源電位に接続されか
つソースが出力端子に接続され、ゲートに印加される電
圧に基づいて該ドレインとソース間の抵抗値が変化する
ディプレッション型電界効果トランジスタで構成された
負荷素子と、ドレインが前記出力端子に接続されかつソ
ースが第２の電源電位に接続され、ゲートに印加される
電圧に基づいて該ドレインとソース間の導通状態が変化
するエンハンスメント型電界効果トランジスタで構成さ
れた第１のスイッチング素子とを、有する論理回路と、 ソースが前記第２の電源電位に接続され、前記出力端子
に接続されたゲートに印加される電圧に基づいてドレイ
ンと該ソース間の導通状態が変化するエンハンスメント
型ＧａＡｓ電界効果トランジスタで構成された第２のス
イッチング素子とを、 備えた半導体集積回路において、 前記ディプレッション型電界効果トランジスタは、 ゲートを任意の固定電位に接続し、 前記ディプレッション型電界効果トランジスタの閾値
は、 前記任意の固定電位以下で、かつ前記任意の固定電位か
ら前記第２のスイッチング素子を構成するエンハンスメ
ント型ＧａＡｓ電界効果トランジスタのショットキ順方
向立ち上がり電圧を減じた電圧以上になるように設定し
たことを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の論理回路と、請求項１記
載の第２のスイッチング素子とを、備えた半導体集積回
路において、 前記ディプレッション型電界効果トランジスタは、ゲー
トを任意の固定電位に接続し、 前記任意の固定電位は、前記ディプレッション型電界効
果トランジスタの閾値と前記第２のスイッチング素子を
構成するエンハンスメント型ＧａＡｓ電界効果トランジ
スタのショットキ順方向立ち上がり電圧とを加算した電
位以下で、かつ前記ディプレッション型電界効果トラン
ジスタの閾値以上になるように設定したことを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7161853A JPH0918333A (ja) | 1995-06-28 | 1995-06-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7161853A JPH0918333A (ja) | 1995-06-28 | 1995-06-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0918333A true JPH0918333A (ja) | 1997-01-17 |
Family
ID=15743200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7161853A Withdrawn JPH0918333A (ja) | 1995-06-28 | 1995-06-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0918333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114252675A (zh) * | 2020-09-24 | 2022-03-29 | 株式会社东芝 | 电流检测电路、电流检测系统以及电源电路 |
-
1995
- 1995-06-28 JP JP7161853A patent/JPH0918333A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114252675A (zh) * | 2020-09-24 | 2022-03-29 | 株式会社东芝 | 电流检测电路、电流检测系统以及电源电路 |
| CN114252675B (zh) * | 2020-09-24 | 2024-04-30 | 株式会社东芝 | 电流检测电路、电流检测系统以及电源电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |