JPH0918355A

JPH0918355A - 可変長データのｃｒｃ演算装置

Info

Publication number: JPH0918355A
Application number: JP18361195A
Authority: JP
Inventors: Akira Okamoto; 彰岡本; Kenichi Harada; 憲一原田
Original assignee: Kanebo Ltd
Current assignee: Kanebo Ltd
Priority date: 1995-06-26
Filing date: 1995-06-26
Publication date: 1997-01-17
Anticipated expiration: 2016-12-10
Also published as: JP3236758B2

Abstract

(57)【要約】【目的】ＣＲＣ演算処理の対象データが種々のデータ長
を有していても、これをパラレルに入力して処理を行う
ことにより、ＣＲＣ演算時間を短縮してシステム全体の
処理効率を向上せしめ、リアルタイムデコード処理とシ
ステムの小型化を達成すること。【構成】連続的に入力される可変長データをＣＲＣ演算
する装置であって、後記結果選択処理手段の出力を保持
するレジスタと、該レジスタに保持された値と今回入力
されたデータとを演算処理して、可変長データの各ビッ
ト長におけるＣＲＣの各ビット値を出力する演算処理手
段と、可変長データのビット長に応じて演算処理手段か
ら出力された各ビット値を選択して出力する結果選択処
理手段と、前記レジスタの出力を予め設定されたＣＲＣ
期待値と比較しその結果を出力する比較処理手段とから
なることを特徴とする可変長データのＣＲＣ演算装置。

Description

【発明の詳細な説明】

【産業上の利用分野】本発明は、ＭＰＥＧ規格の高能率
符号復合化方式を用いた圧縮音声等のデコード時の誤り
検出に用いられるＣＲＣ演算装置に関し、更に詳しく
は、ＣＲＣ演算処理にかかる時間を短縮してデコードシ
ステム全体の処理の大幅な高速化を可能とするものであ
る。

【従来の技術】

【０００１】最近では、大容量メディアへの応用を目的
とした動画像・音声の高能率符号化が試みられている。
国際標準化されつつあるものとして、ＭＰＥＧ（Ｍｏｖ
ｉｎｇＰｉｃｔｕｒｅＥｘｐｅｒｔｓＧｒｏｕ
ｐ）方式があり、「マルチメディア符号化の標準」（安
田浩編著、丸善株式会社刊）などに詳説されている。

【０００２】かかるＭＰＥＧ規格の高能率符号復合化方
式を用いた圧縮音声方式（以下、ＭＰＥＧ−Ａｕｄｉｏ
という）について説明する。ＭＰＥＧ−Ａｕｄｉｏと
は、音声を単純に記録するのではなく、マスキング効果
や、最小可聴限界などといった、さまざまな手法を組み
合わせて、音声データを約１／６程度まで圧縮を行う技
術である。

【０００３】マスキング効果とは、周波数帯域において
大きな音に隣接する小さな音はマスクされ聞こえなくな
るといったものである。また、最小可聴限界は、一定の
レベル以上の音でないと認識できないというものであ
り、そのレベルは周波数域によって異なる。これらの聞
こえない部分のデータを削除することによって、高品質
で、高レベルの圧縮が可能になり、かかる規格を定めた
のが国際標準の音声圧縮技術（ＩＳＯ−１１１７２−
３）である。しかしながら、前記の方法で圧縮するため
には、経時的にだけでなく周波数別にもデータを扱う必
要があり、圧縮伸長時に多大な計算が必要である。その
ため、リアルタイムでのデコード時には特化したハード
ウェアが必要となる。

【０００４】図２は一般的なＭＰＥＧ−Ａｕｄｉｏのデ
コーダのブロック図である。デコーダは大きく分けて、
圧縮データの構成情報を読み出すためのビット分離部、
圧縮データから逆量子化を行う逆量子化部、逆量子化デ
ータから帯域合成を行う帯域合成部の３つのブロックで
構成されている。

【０００５】ビット分離部は、ビット分離と呼ばれる処
理を行う。具体的には、圧縮データの先頭に送られてく
るデータからサンプルデータの取り出しをはじめ、逆量
子化、帯域合成時に使用する為の各種情報、例えば音声
のサンプリングに関する情報のＨｅａｄｅｒ情報、サン
プルデータのビット数を知るためのＢｉｔＡｌｌｏｃ
ａｔｉｏｎ情報、後述するＳｃａｌｅＦａｃｔｏｒ情報
の格納状態を表すＳＣＦＳＩ（ＳｃａｌｅＦａｃｔｏ
ｒＳｅｌｅｃｔＩｎｆｏｍａｔｉｏｎ）情報、サンプ
ルデータの再生時の音量を表すＳｃａｌｅＦａｃｔｏ
ｒ情報を認識する動作を行う。その後、ＣＲＣ（Ｃｙｃ
ｌｉｃＲｅｄｕｎｄａｎｃｙＣｈｅｃｋ）期待値が
送られてくる。ＣＲＣの対象となるのは、Ｈｅａｄｅｒ
情報の一部分と、ＢｉｔＡｌｌｏｃａｔｉｏｎ情報、Ｓ
ＣＦＳＩ情報といった以降のデータの読み込みに影響す
る情報である。また、ＣＲＣチェックに関しては有無の
選択が可能であり、その選択はＨｅａｄｅｒ部にて行わ
れる。

【０００６】次に、逆量子化部は、ＢｉｔＡｌｌｏｃ
ａｔｉｏｎ情報を元にサンプルデータの読み出しを行
い、さらにＳｃａｌｅＦａｃｔｏｒによって音量を計
算し、３２の帯域別にそれぞれ計算が行われる。

【０００７】最後に、帯域合成部での処理について説明
を行う。図３は、逆量子化部で、算出された３２の値と
以前までの１０２４サンプルとを用いて最終的な３２の
時間軸上のＰＣＭサンプルデータが算出されるまでのＩ
ＳＯ勧告による帯域合成を行う際の演算フローチャート
である。同図に示す如く、３２サブバンドデータを入力
した後、前回までの値のシフト処理を行ないＶを生成す
る（ステップ１）。ついで、データＶｉに対してＲＯＭ
係数ＮｉｋとＳとの、行列演算を行いＶｉの算出を行う
（ステップ２）。更にＶｉ自体で演算を行いＵを算出し
（ステップ３）、Ｕに対して係数Ｄをかけ、Ｗｉの算出
を行う（ステップ４）。最後にＷｉの行列演算を行い、
最終的に３２のＰＣＭデータの算出が行われる（ステッ
プ５）。

【０００８】以上の如き、ＭＰＥＧ−Ａｕｄｉｏのデコ
ーダにおいて、リアルタイムでデコード処理を行うにあ
たっては、システム全体としての処理速度が大きな問題
点となる。すなわち、ＭＰＥＧ−Ａｕｄｉｏでは、デー
タはフレームという単位で処理されるため、規格に定め
られた４４．１ｋＨｚでサンプリングされたデータをリ
アルタイムでデコードするためには、１フレーム当たり
での処理時間は約２６ｍｓ程度と極めて短い時間しか許
容されない。ＭＰＥＧ−Ａｕｄｉｏのデコード処理にお
いて帯域合成処理は行列演算が多くを占めているため、
演算処理が大変多くなっている。しかしながら、この部
分は必須部分であり、処理の短縮を図ることが大変困難
である。そこで、ここまでの段階、ビット分離部や逆量
子化部分などの前処理に相当する部分で高速化を図るこ
とが現実的である。

【０００９】一般に、これら処理の高速化手法を考えて
みた場合、処理順序の変更、処理の並列化、処理の削減
などが考えられる。しかしながら、ＭＰＥＧの如く勧告
で処理内容が定められている場合は、処理の並列化によ
って高速化を図る手法が容易であり、また効果が高いと
考えられる。そこで、本発明はビット分離部内のＣＲＣ
演算装置を対象としてその高速化を図り、ＭＰＥＧ−Ａ
ｕｄｉｏのリアルタイムデコード処理を図ることを課題
とするものである。

【００１０】さて、図４は、従来のＣＲＣ演算器の一例
を示す図である。該ＣＲＣ演算器は、いわゆる１ビット
毎にデータを順次入力を行ってゆく方式であり、１６の
シフトレジスタと３つの演算器から構成される。入力ビ
ットＤが入力されると、Ｒ０にデータが蓄積される。ま
た、Ｒ０に蓄積されていたデータはＲ１へシフトされ
る。同様にＲ１のデータはＤと演算を行いＲ２へシフト
され、以下同様に順次シフト動作を行う。

【００１１】図５から図１２は８ビットのデータが順に
入力された各ステップ時の演算状態を表す図であり、前
記図４は演算開始時の状態を表す。図中のＢ１５からＢ
０までが各々のレジスタに記憶されている値を表すもの
とする。また論理演算１から３はそれぞれＸＯＲ（排他
的論理和）を表す。（本明細書中では論理演算を＋と表
記する）

【００１２】図５はＤ７、ＣＲＣの対象データの最上位
ビットが入力され、演算が終了した時点の状態を示す図
である。まずデータが入力され論理演算１（Ｂ１５＋Ｄ
７の結果をＡとする）が計算される。結果はレジスタＲ
０に格納される。また、レジスタＲ２はレジスタＲ１の
保持していた値Ｂ１と演算結果Ａとの論理演算を行い
（Ｂ１＋Ａとなる）、結果をレジスタＲ２で保持する。
同様に、レジスタＲ１５はレジスタＲ１４が保持してい
た値Ｂ１４と演算結果Ａとの論理演算を行い（Ｂ１４＋
Ａ）、結果をレジスタＲ１５で保持する。上記以外のレ
ジスタは単純にシフト動作を行い、値の保持を行う。同
様な手順で、演算を行っていくと、順に図６から図１２
のようになる。すなわち、初期状態としてすべてのシフ
トレジスタを１で初期化を行った後に順次ビットデータ
が入力されていき、最終のビットデータが入力された時
の全シフトレジスタの値が求めるＣＲＣ値を表す。

【００１３】

【発明が解決しようとする課題】しかしながら、上記の
方法では、ビット単位で入力が行われねばならず、処理
上での大きな制約となってくる。つまり、ＭＰＥＧ−Ａ
ｕｄｉｏの勧告では、ＣＲＣ演算を行うに際し１ビット
毎にデータを順次入力していく方式での演算を勧告して
おり、処理には少なくとも入力データのビット長に相当
するステップ数が必要であった。例えば２５６ビットの
入力データを用いてＣＲＣ演算を行う場合には、必然的
に２５６ステップといった時間を処理に要していた。そ
のため、システム全体でのＣＲＣ保護情報に対する処理
の負荷が大きくなり、特にリアルタイムでのデコードを
行う際の障害となっていた。

【００１４】そこで、本発明では、入力をパラレルにす
るとともに、入力データを可変とした。ＣＲＣの演算対
象となるデータはＢｉｔＡｌｌｏｃａｔｉｏｎ、ＳＣ
ＦＳＩのデータであり、かかるデータのビット長は、ヘ
ッダー情報部が８ｂｉｔ、ＢｉｔＡｌｌｏｃａｔｉｏｎ
部は４，３，２ｂｉｔのいずれか、ＳＣＦＳＩ部は２ｂ
ｉｔである。つまり、パラレルに入力する場合でも、
８，４，３，２ｂｉｔの入力を判断して処理することが
可能となれば、データの読み出しを行いながらＣＲＣ計
算を行うことができる。

【００１５】すなわち、本発明は、ＣＲＣ演算処理の対
象データが種々のデータ長を有していても、これをパラ
レルに入力して処理を行うことにより、ＣＲＣ演算時間
を短縮してシステム全体の処理効率を向上せしめ、リア
ルタイムデコード処理とシステムの小型化を達成するこ
とを目的とするものである。

【００１６】

【課題を解決するための手段】本発明は、連続的に入力
される可変長データをＣＲＣ演算する装置であって、後
記結果選択処理手段の出力を保持するレジスタと、該レ
ジスタに保持された値と今回入力されたデータとを演算
処理して、可変長データの各ビット長におけるＣＲＣの
各ビット値を出力する演算処理手段と、可変長データの
ビット長に応じて演算処理手段から出力された各ビット
値を選択して出力する結果選択処理手段と、前記レジス
タの出力を予め設定されたＣＲＣ期待値と比較しその結
果を出力する比較処理手段とからなることを特徴とする
可変長データのＣＲＣ演算装置である。

【００１７】

【作用】本発明は、ＣＲＣ演算器へのデータの入力を１
ビット毎ではなく複数ビット同時に入力を行うと共に、
入力される有効データが一定のデータ長では無いため、
現在入力されているデータ長を識別してそのデータ長に
応じて、内部処理を変更して、何れのデータ長において
も１ステップでＣＲＣ演算処理を行う。

【００１８】

【実施例】以下、本発明の実施例を図面に基づき説明す
る。図１は、本発明にかかわるＣＲＣ演算装置のブロッ
ク図である。同図に示す如く、ＣＲＣ演算装置は、演算
処理手段１０１、結果選択処理手段１０２、レジスタ１
０３、比較処理手段１０４から構成される。また、本実
施例においては、８ビットまでの８、４、３、２の各有
効ビット長のデータが入力されるものとする。

【００１９】演算処理手段１０１は２、３、４、８の各
有効ビット長を有する入力データおよび、入力データの
有効ビット長を表すＯＥ２、３、４、８の制御信号、リ
セット信号、ＣＲＣ期待値の入力をもとに、演算を行い
ＣＲＣが正しいか否かを出力する装置である。また入力
データは常に最上位ビットから有効データが入力される
ものとする。演算処理手段１０１は、従来のＣＲＣ演算
器である図４に示された３か所の論理演算処理をシフト
動作を行うことなく演算処理して出力するもので、入力
されるデータの全種類のビット長の各ビットに対応する
値を出力するものである。図１３は、図５〜図１２に示
すＣＲＣ演算処理結果を８ステップまで順次抜き出した
ものであり、図１４は、その始めの３ステップを抜き出
し式を展開したものである。

【００２０】更に、図１４を論理回路図で表したものを
図１５に示す。同図において、Ｄｎは各ビットの入力デ
ータ、Ｂｎは各ビットの開始時のレジスタの内容を、Ｃ
ａｌｎ＿Ｓｔｅｐｎは各ステップにおける論理演算１、
２、３の出力を表す。これらの図に示す如く、論理演算
１、２、３の結果は、すべて開始時点でのレジスタの値
と、入力値で決定される。よって、図１５に示す如きゲ
ート回路を用いることにより、各論理演算１、２、３の
ステップ１〜８の演算をおこない、３箇所、８ステップ
分の演算後の組み合わせを作成する。また、この作成に
おいては単純なゲーティングで行えるため、入力後、即
時に演算結果が求められる事となる。

【００２１】結果選択処理手段１０２は演算処理手段１
０１からの演算結果と前回の演算結果であるレジスタの
内容及びＯＥ２、３、４、８、リセット信号の状態によ
り、レジスタへの出力値を決定する。すなわち、上記の
演算処理手段において、いったん８ステップ分まで計算
されたデータである入力されるデータの全種類のビット
長の各ビットに対応する値及び前回の演算結果のうち、
有効なビット値を制御信号により選択し出力するもので
ある。

【００２２】図１６は、２、３、４、８の各ビット長に
対応する２ステップ処理後の図６、３ステップ処理後の
図７、４ステップ処理後の図８、８ステップ処理後の図
１２を基に、選択すべき値を表としたものであり、上か
ら順にＯＥ２，ＯＥ３，ＯＥ４，ＯＥ８，選択なし，Ｒ
ｅｓｅｔ時の各々のレジスタの出力値を表している。ま
た、リセット信号が入力されていた場合は、最優先で、
リセット動作として総ての信号出力を’１’とする。そ
して、いずれの信号も入力されていない場合は、現在の
状態を保持する動作、すなわち現在のレジスタの値の出
力を行う。結果選択処理手段１０２は、ＯＥ２、３、
４、８及びＲＥＳＥＴ信号に応じて図１６に示される値
を出力するため、具体的にはセレクター回路等を用いる
ことができる。

【００２３】更に、レジスタはサイクル毎の結果選択処
理手段１０２の値を保持する動作を行う。また、比較処
理手段１０４は、前記演算処理の結果求められレジスタ
にて保持されている値と、入力されたＣＲＣ期待値とが
一致しているか否かの論理演算を行い、その結果の出力
動作を行うもので、コンパレータ回路等により実現する
ことができる。

【００２４】以下、具体的にデータを入力した場合の演
算処理手段１０１のビット長に対応する出力値について
説明する。ここでは、入力データとして、２進数で上位
ビットから「１０１０」の４ビットデータが入力され、
レジスタの初期状態として、２進数で上位ビットから、
「００１１００１１０１０１０１０１」と設定されてい
る場合を想定する。

【００２５】先ず、図１７は、従来のシフト演算を行っ
た際の様子を表形式で示したものである。図４と同様の
手順でレジスタの下位ビットから順に計算してみると、
Ｒ０は０と１で、演算結果は１となる。Ｒ１は該値をシ
フトして１、Ｒ２は、シフトされた値１と０で、結果は
１となる。以降、Ｒ１４までは、単純にシフト動作を行
ってゆき、Ｒ１５は０と１で、演算結果は１となる。１
ビット目の入力に対して演算結果は、上位ビットから順
に、「１１１００１１０１０１０１１１１」となる。以
下同様の手順で演算を行ってゆくと最終的に求められる
値、すなわＣＲＣの演算結果は、「００１１０１０１０
１１００１１０」となる。

【００２６】次に、本発明を用いた場合の演算を行った
場合を以下に述べる。最終的に求められるＣＲＣの値を
Ｒ１５〜Ｒ０、計算開始時のレジスタの値をＢ１５〜Ｂ
０、入力データをＤ７〜Ｄ０とする。ただし、入力デー
タは４ビットなので、上位ビットＤ７から順に入力され
ているものとする。式中のＡ，Ｂ，Ｃ，Ｄは図５〜８に
て示されているものである。

【００２７】また、今回の入力データは４ビットなので
ＯＥ４の制御信号が有効となっており、この表のＯＥ４
の状態に基づき計算を行ってゆく。先ずＲ１５の最上位
ビットの計算は、Ｄ＋Ｂ１１であり、この式を展開する
と以下の如くになる。

【００２８】

【数１】

【００２９】前記式より最終的に求められるＲ１５は０
となる。次に、Ｒ１４〜Ｒ６を求めてみる。図１６よ
り、この部分は単純にレジスタの保持値を選択するのみ
であるため以下のような式となる。

【００３０】

【数２】

【００３１】次に図１６からＲ５を求めてみる。Ｒ５は
図よりＢ１＋Ａとなっており、この式を展開すると以下
のようになる。

【００３２】

【数３】

【００３３】前記式よりＲ５の最終的な値は１となる。
同様に図１６からＲ４を求める。Ｒ４は図１６よりＢ０
＋Ｂとなっており、この式を展開すると以下のようにな
る。

【００３４】

【数４】

【００３５】前記式よりＲ４= ０となる。次に、図１６
よりＲ３を求める。Ｒ３は図１６よりＡ＋Ｃとなり、同
様に式を展開すると以下のようになる。

【００３６】

【数５】

【００３７】前記式より最終的に求められる、Ｒ３は０
となる。同様に図１６よりＲ２はＢ＋Ｄとなり、式を展
開すると以下のようになる。

【００３８】

【数６】

【００３９】上記、式より求められる最終的なＲ２は１
となる。同様にＲ１は、図１６より、Ｃとなっており、
式を展開し計算を行うと、次のようになる。

【００４０】

【数７】

【００４１】前記、式よりＲ１は１となる。最後にＲ０
を図１６から求める。Ｒ０は図１６よりＤとなってお
り、次のようになる。

【００４２】

【数８】

【００４３】前記式より、最終的なＲ０は０となる。以
上の結果により、最終的にもとめられる、ＣＲＣの値
は、「００１１０１０１０１１００１１０」となり、従
来のシフト演算を行った際に求められるＣＲＣ値と同じ
値となる。

【００４４】

【発明の効果】本発明は入力データを並列で入力し、入
力データのビット長に応じて演算処理を行うことによ
り、従来必要とされた演算ステップ数を飛躍的に短縮す
ることが可能となり、本装置を用いることによって、Ｍ
ＰＥＧ−Ａｕｄｉｏのデコードシステム全体の処理向上
が図れ、リアルタイム処理を行う際に極めて有用なもの
である。

【図面の簡単な説明】

【図１】本発明のＣＲＣ演算装置を示すブロック図であ
る。

【図２】一般的なＭＰＥＧ−Ａｕｄｉｏのデコーダを示
すブロック図である。

【図３】ＩＳＯ勧告による帯域合成を行う際の演算を示
すフローチャートである。

【図４】従来のＣＲＣ演算器を示す説明図である。

【図５】従来のＣＲＣ演算器の動作を示す説明図であ
る。

【図６】従来のＣＲＣ演算器の動作を示す説明図であ
る。

【図７】従来のＣＲＣ演算器の動作を示す説明図であ
る。

【図８】従来のＣＲＣ演算器の動作を示す説明図であ
る。

【図９】従来のＣＲＣ演算器の動作を示す説明図であ
る。

【図１０】従来のＣＲＣ演算器の動作を示す説明図であ
る。

【図１１】従来のＣＲＣ演算器の動作を示す説明図であ
る。

【図１２】従来のＣＲＣ演算器の動作を示す説明図であ
る。

【図１３】ＣＲＣ演算処理結果の一部を示す表である。

【図１４】ＣＲＣ演算処理結果の一部を示す表である。

【図１５】ＣＲＣ演算処理を行う論理回路の一部を示す
論理回路図である。

【図１６】ＣＲＣ演算処理結果の一部を示す表である。

【図１７】ＣＲＣ演算処理結果の一部を示す表である。

【符号の説明】

１０１演算処理手段１０２結果選択処理手段１０３レジスタ１０４比較処理手段

【手続補正書】

【提出日】平成８年６月６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図４】従来のＣＲＣ演算器を示す説明図である。

【図５】従来のＣＲＣ演算器の動作を示す説明図であ
る。

【図６】従来のＣＲＣ演算器の動作を示す説明図であ
る。

【図７】従来のＣＲＣ演算器の動作を示す説明図であ
る。

【図８】従来のＣＲＣ演算器の動作を示す説明図であ
る。

【図９】従来のＣＲＣ演算器の動作を示す説明図であ
る。

【図１３】ＣＲＣ演算処理結果の一部を示す図表であ
る。

【図１４】ＣＲＣ演算処理結果の一部を示す図表であ
る。

【図１６】ＣＲＣ演算処理結果の一部を示す図表であ
る。

【図１７】ＣＲＣ演算処理結果の一部を示す図表であ
る。

【符号の説明】１０１演算処理手段１０２結果選択処理手段１０３レジスタ１０４比較処理手段

Claims

【特許請求の範囲】

【請求項１】連続的に入力される可変長データをＣＲ
Ｃ演算する装置であって、後記結果選択処理手段の出力
を保持するレジスタと、該レジスタに保持された値と今
回入力されたデータとを演算処理して、可変長データの
各ビット長におけるＣＲＣの各ビット値を出力する演算
処理手段と、可変長データのビット長に応じて演算処理
手段から出力された各ビット値を選択して出力する結果
選択処理手段と、前記レジスタの出力を予め設定された
ＣＲＣ期待値と比較しその結果を出力する比較処理手段
とからなることを特徴とする可変長データのＣＲＣ演算
装置。