JPH09186101A - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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- JPH09186101A JPH09186101A JP8307426A JP30742696A JPH09186101A JP H09186101 A JPH09186101 A JP H09186101A JP 8307426 A JP8307426 A JP 8307426A JP 30742696 A JP30742696 A JP 30742696A JP H09186101 A JPH09186101 A JP H09186101A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本明細書で開示する発明は、
アルミニウムまたはアルミニウムを主成分とする電極や
配線に対して配線用のコンタクトを形成する技術に関す
る。TECHNICAL FIELD [0001] The invention disclosed in the present specification is:
The present invention relates to a technique of forming a contact for wiring on an electrode or a wiring mainly containing aluminum or aluminum.
【0002】[0002]
【従来の技術】図5に示すような作製工程で作製される
薄膜トランジスタが知られている。図5に示される薄膜
トランジスタは、ガラス基板上に形成されるもので、O
FF電流の小さい特性を有する。OFF電流の小さいと
いうことは、アクティブマトリクス型の液晶表示装置や
その他薄膜集積回路に利用する場合に非常に重要な要素
である。2. Description of the Related Art A thin film transistor manufactured by a manufacturing process as shown in FIG. 5 is known. The thin film transistor shown in FIG. 5 is formed on a glass substrate.
It has a characteristic of small FF current. The small OFF current is a very important factor when used in an active matrix type liquid crystal display device and other thin film integrated circuits.
【0003】図5に示す薄膜トランジスタは、チャネル
形成領域とソース/ドレイン領域との間にオフセットゲ
イト領域という電気的な緩衝領域を形成することによ
り、OFF電流特性を改善するものである。図5に示す
ような構成は、例えば特開平4─360580号公報に
記載されている。The thin film transistor shown in FIG. 5 improves the OFF current characteristics by forming an electrical buffer region called an offset gate region between the channel forming region and the source / drain regions. The configuration as shown in FIG. 5 is described in, for example, Japanese Patent Laid-Open No. 4-360580.
【0004】以下に図5に示す薄膜トランジスタの作製
工程を簡単に示す。まず、ガラス基板201を用意し、
その表面にスパッタ法やプラズマCVD法によって、酸
化珪素膜202を成膜する。この酸化珪素膜は、ガラス
基板中から不純物等が拡散しないようにするための下地
膜である。そして非晶質珪素膜をプラズマCVD法や減
圧熱CVD法で成膜する。The manufacturing process of the thin film transistor shown in FIG. 5 will be briefly described below. First, prepare the glass substrate 201,
A silicon oxide film 202 is formed on the surface by sputtering or plasma CVD. This silicon oxide film is a base film for preventing impurities and the like from diffusing from the glass substrate. Then, an amorphous silicon film is formed by a plasma CVD method or a low pressure thermal CVD method.
【0005】さらに必要に応じて、加熱処理やレーザー
光の照射を行い、非晶質珪素膜を結晶化させ結晶性珪素
膜を得る。なお、特性の低さを許容するならば、非晶質
珪素膜のままでよい。If necessary, heat treatment or laser light irradiation is performed to crystallize the amorphous silicon film to obtain a crystalline silicon film. Note that the amorphous silicon film may be used as it is if the low characteristics are allowed.
【0006】次に非晶質珪素膜をパターニングすること
により、薄膜トランジスタの活性層203を形成する。
活性層203を形成したら、ゲイト絶縁膜として機能す
る酸化珪素膜204をプラズマCVD法やスパッタ法に
よって成膜する。そして、アルミニウムの膜を成膜し、
さらにパターニングを施すことにより、ゲイト電極20
5を形成する。このゲイト電極205は、1層目の配線
と呼ばれる。(図5(A))Next, the amorphous silicon film is patterned to form the active layer 203 of the thin film transistor.
After forming the active layer 203, a silicon oxide film 204 functioning as a gate insulating film is formed by a plasma CVD method or a sputtering method. Then, a film of aluminum is formed,
By further patterning, the gate electrode 20
5 is formed. This gate electrode 205 is called a first layer wiring. (FIG. 5 (A))
【0007】次に電解溶液中において、ゲイト電極20
5を陽極とした陽極酸化を行い、ゲイト電極205の周
囲に陽極酸化膜206を形成する。図5に示す薄膜トラ
ンジスタの構成においては、この陽極酸化膜206を形
成する技術が重要なポイントとなる。(図5(B))Next, the gate electrode 20 is placed in the electrolytic solution.
Anodic oxidation is performed using 5 as an anode to form an anodic oxide film 206 around the gate electrode 205. In the structure of the thin film transistor shown in FIG. 5, the technique of forming the anodic oxide film 206 is an important point. (FIG. 5 (B))
【0008】そして、図5(C)に示すようにソース/
ドレイン領域を形成するための不純物イオン(ここでは
P(リン)イオンとする)をイオン注入法またはプラズ
マドーピング法で注入する。Then, as shown in FIG.
Impurity ions (here, P (phosphorus) ions) for forming the drain region are implanted by an ion implantation method or a plasma doping method.
【0009】この工程において、ゲイト電極205とそ
の周囲の陽極酸化膜206とがマスクとなり、その下に
は不純物イオンが注入されない。また、207と210
の領域には、不純物イオンが注入される。この結果、2
07をソース領域、210をドレイン領域とすることが
できる。そして、不純物イオンの注入されない領域20
8をオフセットゲイト領域とすることができる。さらに
209の領域をチャネル形成領域とすることができる。In this step, the gate electrode 205 and the surrounding anodic oxide film 206 serve as a mask, and impurity ions are not implanted below it. Also, 207 and 210
Impurity ions are implanted into the region. As a result, 2
07 can be a source region and 210 can be a drain region. Then, the region 20 into which the impurity ions are not implanted
8 can be an offset gate region. Further, the region 209 can be used as a channel formation region.
【0010】図5(C)に示す不純物イオンの注入工程
は、自己整合的に行うことができるので、マスク合わせ
等の煩雑な工程が必要とされず、極めて生産性に優れ、
また素子毎の特性のバラツキ等のないものを得ることが
できる。Since the impurity ion implantation step shown in FIG. 5C can be performed in a self-aligned manner, complicated steps such as mask alignment are not required and the productivity is extremely excellent.
Further, it is possible to obtain a device having no variation in characteristics among the elements.
【0011】図5(C)に示すイオン注入工程の後、層
間絶縁膜として酸化珪素膜211を成膜する。そして、
コンタクトホールの形成を行い、ソース電極212、ド
レイン電極213を形成する。また同時にゲイト電極2
05からの引き出し電極214を形成する。After the ion implantation step shown in FIG. 5C, a silicon oxide film 211 is formed as an interlayer insulating film. And
Contact holes are formed, and a source electrode 212 and a drain electrode 213 are formed. At the same time, the gate electrode 2
The lead electrode 214 from 05 is formed.
【0012】なお、図面では、ソース/ドレイン電極2
12、213とゲイト電極205からの引き出し電極2
14とが同一の垂直断面内に形成されているかの如く記
載されているが、実際には、ゲイト電極205からの引
き出し電極214は、図面の手前側または向こう側に存
在している。なお、これらソース/ドレイン電極やゲイ
ト電極からの引き出し電極は2層目の配線と呼ばれる。In the drawing, the source / drain electrode 2
12 and 213 and the extraction electrode 2 from the gate electrode 205
Although it is described that 14 and 14 are formed in the same vertical cross section, the extraction electrode 214 from the gate electrode 205 is actually present on the front side or the other side in the drawing. The lead-out electrodes from these source / drain electrodes and gate electrodes are called second-layer wiring.
【0013】図5にその作製工程を示す薄膜トランジス
タは、その特性やオフセットゲイト領域の作製方法にお
いて優れたものである。また、大面積のアクティブマト
リクス型の液晶表示装置やその他大規模な集積回路を考
えた場合、ゲイト電極にアルミニウムを用いるというこ
とは、配線抵抗を低減させる意味で非常に有用なことと
なる。The thin film transistor whose manufacturing process is shown in FIG. 5 is excellent in its characteristics and the method of manufacturing the offset gate region. Further, when considering a large-area active matrix type liquid crystal display device and other large-scale integrated circuits, the use of aluminum for the gate electrode is very useful in terms of reducing the wiring resistance.
【0014】また、図5に示す構成は、ゲイト電極やゲ
イト配線が、緻密で耐圧の高い陽極酸化膜で覆われるこ
とによって、層間絶縁膜上に形成される各種配線とのリ
ークや相互作用の問題を大きく改善することができると
いう利点も有している。In the structure shown in FIG. 5, the gate electrode and the gate wiring are covered with a dense anodic oxide film having a high breakdown voltage, so that leakage and interaction with various wirings formed on the interlayer insulating film are prevented. It also has the advantage that the problem can be greatly improved.
【0015】このように図5に示す薄膜トランジスタ
は、非常に有用なものであるが、図5(D)に示す工程
において極めて困難な状況に直面する。図5(D)に示
す工程においては、ソース/ドレイン電極212、21
3のためのコンタクトホールの形成と、ゲイト電極20
5の引き出し電極214のためのコンタクトホールの形
成とを行わなければならない。As described above, although the thin film transistor shown in FIG. 5 is very useful, it faces an extremely difficult situation in the process shown in FIG. 5 (D). In the step shown in FIG. 5D, the source / drain electrodes 212, 21
Formation of contact hole for 3 and gate electrode 20
The formation of contact holes for the No. 5 extraction electrode 214 must be performed.
【0016】ソース/ドレイン電極212、213のた
めのコンタクトホールの形成は、除去しなければならな
い膜が、酸化珪素膜211と酸化珪素膜204であるか
ら、フッ酸系のエッチャント、例えばバッファーフッ酸
(BHF)を用いたウエットエッチングによって比較的
容易に行うことができる。In forming the contact holes for the source / drain electrodes 212 and 213, since the films that must be removed are the silicon oxide film 211 and the silicon oxide film 204, a hydrofluoric acid-based etchant such as buffer hydrofluoric acid is used. It can be performed relatively easily by wet etching using (BHF).
【0017】バッファフッ酸は、珪素に対するエッチン
グレートが酸化珪素に対するエッチングレートに比較し
て著しく小さいので、活性層203までエッチングが進
行した状態でエッチングを終了することができる。即
ち、活性層203をエッチングストッパーとして利用す
ることができる。Since buffer hydrofluoric acid has a remarkably small etching rate with respect to silicon as compared with an etching rate with respect to silicon oxide, the etching can be completed in a state where the etching has proceeded to the active layer 203. That is, the active layer 203 can be used as an etching stopper.
【0018】また引き出し用の電極214のためのコン
タクトホールの形成には、酸化珪素膜211と、陽極酸
化によって形成されたアルミニウムの酸化物層(Al2
O3を主成分とする)206とをエッチングしなければ
ならない。このエッチングもバッファフッ酸を用いて行
われる。Further, in forming a contact hole for the electrode 214 for extraction, a silicon oxide film 211 and an aluminum oxide layer (Al 2 formed by anodic oxidation) are formed.
206 (based on O 3 ) must be etched. This etching is also performed using buffer hydrofluoric acid.
【0019】フッ酸系のエッチャントによる酸化物層2
06のエッチングの状態を図6に示す。まず図6(A)
に示されるように、フッ酸系のエッチャント(例えばバ
ッファフッ酸)酸化珪素膜211がエッンチングされて
いく。そして次にアルミニウムの酸化物層206がエッ
チングされる。Oxide layer 2 using a hydrofluoric acid-based etchant
The etching state of 06 is shown in FIG. First, FIG. 6 (A)
As shown in FIG. 4, the hydrofluoric acid-based etchant (eg, buffer hydrofluoric acid) silicon oxide film 211 is etched. Then, the aluminum oxide layer 206 is etched.
【0020】しかし、アルミニウムでなるゲイト電極2
05が露呈した段階でその表面に極薄い酸化物層302
が形成されてしまう。この酸化物層302は後のコンタ
クトの形成の際に電気的なコンタクトを阻害する存在と
なる。However, the gate electrode 2 made of aluminum
05 is exposed, the surface of the oxide layer 302 is extremely thin.
Is formed. This oxide layer 302 becomes a presence that obstructs electrical contact during the subsequent contact formation.
【0021】このような極薄い酸化物層は空気に触れる
ことによって、容易に形成されてしまうもので、その形
成を排除することは非常に困難である。Such an extremely thin oxide layer is easily formed by contact with air, and it is very difficult to eliminate the formation.
【0022】[0022]
【発明が解決しようとする課題】以上述べたようなアル
ミニウムでなるゲイト電極を利用することは以下に示す
ような有意性がある。Use of the gate electrode made of aluminum as described above has the following significance.
【0023】(1)電極の抵抗を低減させることができ
るので、高速動作に適する素子を形成することができ
る。特にゲイト電極から延在してゲイト配線を形成する
場合には、その配線抵抗を低減できることが有用とな
る。(1) Since the resistance of the electrodes can be reduced, an element suitable for high speed operation can be formed. In particular, when forming a gate wiring extending from the gate electrode, it is useful to be able to reduce the wiring resistance.
【0024】(2)ゲイト電極の周囲に形成されるアル
ミニウムの酸化物層をマスクとして、イオン注入工程に
おいて自己整合的にオフセットゲイト領域を形成するこ
とができる。(2) The offset gate region can be formed in a self-aligned manner in the ion implantation step by using the aluminum oxide layer formed around the gate electrode as a mask.
【0025】(3)配線の上下間ショートやクロストー
クを減少させ、信頼性を高めることができる。(3) It is possible to improve the reliability by reducing the short circuit between the upper and lower sides of wiring and crosstalk.
【0026】一方、上記のような有意性がある反面、ア
ルミニウムでなるゲイト電極に対するコンタクトホール
の形成に際して、アルミニウムの表面に形成されてしま
う酸化物層がコンタクトに際して障害となってしまうと
いう問題がある。On the other hand, on the other hand, there is a problem that the oxide layer formed on the surface of aluminum becomes an obstacle to the contact when forming the contact hole for the gate electrode made of aluminum, while having the significance as described above. .
【0027】特にアルミニウムとアルミニウムとでコン
タクトをとる場合にこの問題は大きなものとなる。This problem becomes particularly serious when aluminum and aluminum are contacted.
【0028】本明細書で開示する発明では、この問題を
解決することを課題とする。即ち、アルミニウムを電極
や配線として利用した場合に問題となる酸化物層の存在
によるコンタクト不良の問題を解決することを課題とす
る。The invention disclosed in this specification aims to solve this problem. That is, it is an object to solve the problem of contact failure due to the presence of an oxide layer, which is a problem when aluminum is used for an electrode or a wiring.
【0029】[0029]
【課題を解決するための手段】本明細書で開示する発明
の一つは、アルミニウムまたはアルミニウムを主成分と
する表面をハロゲン元素によりターミネートする工程
と、前記表面に導電材料によるコンタクトを形成する工
程と、を有することを特徴とする。One of the inventions disclosed in the present specification is a step of terminating aluminum or a surface containing aluminum as a main component with a halogen element, and a step of forming a contact with a conductive material on the surface. And are included.
【0030】他の発明の構成は、アルミウニムまたはア
ルミニウムを主成分とする表面に金属の膜を形成する工
程と、ハロゲン元素を含んだエッチャントにより前記金
属の膜を除去すると同時に前記アルミニウムまたはアル
ミニウムを主成分とする表面をハロゲン元素によりター
ミネートする工程と、前記表面に導電材料によるコンタ
クトを形成する工程と、を有することを特徴とする。According to another aspect of the present invention, the step of forming a metal film on the surface containing aluminum or aluminum as a main component, and the step of removing the metal film with an etchant containing a halogen element, and at the same time mainly using the aluminum or aluminum. It is characterized by including a step of terminating the surface as a component with a halogen element and a step of forming a contact made of a conductive material on the surface.
【0031】ハロゲン元素によりアルミニウム膜の表面
がターミネイトされた状態は、図8から確認される。The state in which the surface of the aluminum film is terminated by the halogen element is confirmed from FIG.
【0032】図8は、オージェ分析の結果である。図8
(A)は、クロム混酸により、アルミニウム膜の表面に
形成された陽極酸化膜を除去した後におけるアルミニウ
ム膜表面の分析結果である。図から分かるように、クロ
ム(Cr)のピークが明確に現れている。FIG. 8 shows the result of Auger analysis. FIG.
(A) is a result of analysis of the surface of the aluminum film after removing the anodic oxide film formed on the surface of the aluminum film with chromium mixed acid. As can be seen from the figure, the peak of chromium (Cr) clearly appears.
【0033】他方、(B)に示すのは、クロム混酸によ
る陽極酸化膜の除去後にさらに1%のフッ酸によって、
アルミニウム膜の表面に形成された不動態膜を除去した
状態における計測結果である。(B)から明らかなよう
に、クロムのピークは消滅し、代わりにフッ素(F)に
ピークが現れている。On the other hand, (B) shows that after the removal of the anodic oxide film by the chromium mixed acid, 1% hydrofluoric acid was added,
It is a measurement result in a state where the passivation film formed on the surface of the aluminum film is removed. As is clear from (B), the peak of chromium disappears, and the peak appears in fluorine (F) instead.
【0034】これは、フッ酸処理により、アルミニウム
膜の最表面がフッ素によってターミネイトされたことを
示していると解釈される。This is interpreted as indicating that the outermost surface of the aluminum film was terminated by fluorine by the hydrofluoric acid treatment.
【0035】本明細書で開示する他の発明の構成は、ア
ルミニウムまたはアルミニウムを主成分とする表面に形
成された酸化膜を金属イオンを含んだ溶液で洗浄するこ
とにより前記酸化膜を除去するとともに前記表面に前記
金属の膜を形成することを特徴とする。According to another aspect of the present invention disclosed in this specification, the oxide film formed on the surface containing aluminum or aluminum as a main component is washed with a solution containing metal ions to remove the oxide film. It is characterized in that a film of the metal is formed on the surface.
【0036】他の発明の構成は、ゲイト電極をアルミニ
ウムまたはアルミニウムを主成分とする材料で形成する
工程と、前記ゲイト電極を覆って絶縁膜を形成する工程
と、前記絶縁膜にコンタクトホールを形成し前記ゲイト
電極を露呈する工程と、金属イオンを含んだ溶液を用い
て前記露呈したゲイト電極の表面に金属膜を形成する工
程と、を有することを特徴とする。According to another aspect of the invention, a step of forming a gate electrode with aluminum or a material containing aluminum as a main component, a step of forming an insulating film covering the gate electrode, and a contact hole formed in the insulating film. And exposing the gate electrode, and forming a metal film on the surface of the exposed gate electrode using a solution containing metal ions.
【0037】上記構成において、溶液中にゲイト電極の
表面に形成された酸化膜を除去する成分が含有させ、金
属膜の形成と同時にゲイト電極の表面に形成された酸化
膜の除去を行うことは有用である。In the above structure, a component for removing the oxide film formed on the surface of the gate electrode is contained in the solution, and the oxide film formed on the surface of the gate electrode is removed simultaneously with the formation of the metal film. It is useful.
【0038】他の発明の構成は、一方のアルミニウムま
たはアルミニウムを主成分とする材料と、他方のアルミ
ニウムまたはアルミニウムを主成分とする材料と、を前
記一方のアルミニウムまたはアルミニウムを主成分とす
る材料の表面に析出された金属膜を介して接続する工程
を有することを特徴とする。According to another aspect of the invention, one of aluminum or a material containing aluminum as a main component and the other aluminum or a material containing aluminum as a main component is used as one of the aluminum or a material containing aluminum as a main component. The method is characterized by including a step of connecting through a metal film deposited on the surface.
【0039】他の発明の構成は、アルミニウムまたはア
ルミニウムを主成分とする材料と、第1の金属材料と、
を前記アルミニウムまたはアルミニウムを主成分とする
材料の表面に析出された第2の金属材料でなる金属膜を
介して接続する工程を有することを特徴とする。According to another aspect of the invention, aluminum or a material containing aluminum as a main component, a first metal material,
Is connected through a metal film made of a second metal material deposited on the surface of the aluminum or a material containing aluminum as a main component.
【0040】上記構成において、金属膜の析出はアルミ
ニウムまたはアルミニウムを主成分とする材料の表面に
形成されている酸化膜の除去と同時に行うことが好まし
い。In the above structure, the metal film is preferably deposited at the same time as the removal of the oxide film formed on the surface of aluminum or a material containing aluminum as a main component.
【0041】本明細書で開示する発明における金属膜を
形成する手段としては、無電解メッキを利用することが
好ましい。As a means for forming the metal film in the invention disclosed in this specification, electroless plating is preferably used.
【0042】[0042]
【作用】アルミニウムに対するコンタクトを形成せんと
する場合において、コンタクトがなされるべき表面をフ
ッ酸で代表されるエッチャントを利用してライトエッチ
ングすることにより、アルミニウムの露呈した表面をハ
ロゲン元素でターミネイトすることができる。[Function] When forming a contact with aluminum, the surface to be contacted is light-etched by using an etchant typified by hydrofluoric acid to terminate the exposed surface of aluminum with a halogen element. You can
【0043】こうすることで、アルミニウムの表面に酸
化膜が形成されることを抑制することができ、後にコン
タクトを形成する際に良好なオーミックコンタクトを形
成することができる。なお、コンタクトの形成時にハロ
ゲン元素は除去されてしまうので、その存在はコンタク
トの形成に悪影響は与えない。By doing so, it is possible to suppress the formation of an oxide film on the surface of aluminum, and it is possible to form a good ohmic contact when forming a contact later. Since the halogen element is removed when the contact is formed, its presence does not adversely affect the formation of the contact.
【0044】また、無電解メッキでアルミニウムの表面
にニッケル膜を形成することによって、アルミニウムの
表面に形成される自然酸化膜による影響を排除すること
ができる。特に上記無電解メッキをアルミニウム表面に
形成された自然酸化膜を除去する洗浄工程と同時に行う
ことで、アルミニウムの表面に形成される自然酸化膜の
悪影響を排除することができる。そして、アルミニウム
同士、またはアルミニウムと他の金属や導体、さらには
半導体との電気的なコンタクトを確実に得ることができ
る。By forming a nickel film on the surface of aluminum by electroless plating, it is possible to eliminate the influence of the natural oxide film formed on the surface of aluminum. Particularly, the adverse effect of the natural oxide film formed on the aluminum surface can be eliminated by performing the electroless plating at the same time as the cleaning step for removing the natural oxide film formed on the aluminum surface. Then, it is possible to surely obtain electrical contact between the aluminums, or between the aluminum and another metal or conductor, and further with the semiconductor.
【0045】[0045]
〔実施例1〕本実施例では、ガラス基板上に形成される
低OFF電流特性を有する薄膜トランジスタの作製工程
について示す。図1〜図3の本実施例に示す薄膜トラン
ジスタの作製工程について示す。[Embodiment 1] In this embodiment, a manufacturing process of a thin film transistor having a low OFF current characteristic formed over a glass substrate will be described. A manufacturing process of the thin film transistor shown in this embodiment of FIGS. 1 to 3 will be described.
【0046】まず図1(A)に示すようにガラス基板1
01上に下地膜として2000Å厚の酸化珪素膜102
をスパッタ法またはプラズマCVD法で成膜する。First, as shown in FIG. 1A, the glass substrate 1
01 as a base film and a silicon oxide film 102 of 2000 Å thickness
Is formed by a sputtering method or a plasma CVD method.
【0047】なお高価になるがガラス基板の代わりに石
英基板を利用するのでもよい。Although it is expensive, a quartz substrate may be used instead of the glass substrate.
【0048】次に図示しない非晶質珪素膜(アモルファ
スシリコン膜)を500Åの厚さに成膜する。成膜方法
はプラズマCVD法または減圧熱CVD法を用いる。こ
の非晶質珪素膜は後に結晶化して結晶性珪素膜となる。
なお膜質の良好さからは、減圧熱CVD法による成膜が
望まれる。Next, an amorphous silicon film (amorphous silicon film) (not shown) is formed to a thickness of 500Å. As a film forming method, a plasma CVD method or a low pressure thermal CVD method is used. This amorphous silicon film is later crystallized into a crystalline silicon film.
Note that film formation by a low pressure thermal CVD method is desired in terms of good film quality.
【0049】次に加熱処理またはレーザー光の照射、ま
たはそれらを組み合わせた方法により、上記非晶質珪素
膜を結晶化させ結晶性珪素膜を得る。そしてこの結晶性
珪素膜をパターニングすることにより後に薄膜トランジ
スタの活性層となる島状の領域103を形成する。Next, the amorphous silicon film is crystallized by a heat treatment, laser light irradiation, or a combination thereof to obtain a crystalline silicon film. Then, by patterning this crystalline silicon film, an island-shaped region 103 to be an active layer of a thin film transistor later is formed.
【0050】さらにゲイト絶縁膜104を構成する酸化
珪素膜をスパッタ法またはプラズマCVD法により10
00Åの厚さに成膜する。Further, a silicon oxide film forming the gate insulating film 104 is formed by sputtering or plasma CVD by 10
A film is formed to a thickness of 00 °.
【0051】こうして図1(A)に示す状態を得る。Thus, the state shown in FIG. 1A is obtained.
【0052】次に図1(B)に示すように5000Åの
厚さにアルミニウム膜105をスパッタ法で成膜する。
このアルミニウム膜中には後の工程においてヒロックや
ウィスカーが発生することを抑制するためにスカンジウ
ムを0.1 重量%含有させる。Next, as shown in FIG. 1B, an aluminum film 105 having a thickness of 5000Å is formed by a sputtering method.
Scandium is contained in the aluminum film in an amount of 0.1% by weight in order to suppress the formation of hillocks and whiskers in the subsequent steps.
【0053】ヒロックやウィスカーはアルミニウムの異
常成長による刺状あるいは針状の突起物のことである。Hillocks and whiskers are spine-like or needle-like protrusions due to abnormal growth of aluminum.
【0054】次にアルミニウム膜105の表面に緻密な
陽極酸化膜を形成する。ここでは、電解溶液として3%
の酒石酸を含んだエチレングリコール溶液をアンモニア
で中和したものを用いる。そしてこの電解溶液中におい
てアルミニウム膜105を陽極として陽極酸化を行い陽
極酸化膜106を形成する。Next, a dense anodic oxide film is formed on the surface of the aluminum film 105. Here, 3% as the electrolytic solution
An ethylene glycol solution containing tartaric acid obtained in 1 above is neutralized with ammonia. Then, in the electrolytic solution, anodization is performed by using the aluminum film 105 as an anode to form an anodized film 106.
【0055】この陽極酸化膜は緻密な膜質を有し、この
後に形成されるレジストマスクとの密着性を高めるため
に機能する。この陽極酸化膜106の厚さは100Å程
度とすればよい。なおこの緻密な陽極酸化膜106の膜
厚の制御は印加電圧によって行うことができる。This anodic oxide film has a dense film quality and functions to enhance the adhesion to the resist mask formed later. The thickness of the anodic oxide film 106 may be about 100 Å. The thickness of the dense anodic oxide film 106 can be controlled by the applied voltage.
【0056】次に図1(C)に示すようにレジストマス
ク107を配置し、アルミニウム膜105とその表面の
陽極酸化膜106をエッチングする。Next, as shown in FIG. 1C, a resist mask 107 is arranged, and the aluminum film 105 and the anodic oxide film 106 on the surface thereof are etched.
【0057】図1(C)に示す状態を得たら、3%のシ
ュウ酸水溶液中で再び陽極酸化を行う。この陽極酸化工
程では、多孔質状の陽極酸化膜が108で示されるよう
な状態で形成される。これは、レジストマスク107と
緻密な陽極酸化膜106が存在しているためである。こ
うして図1(D)に示す状態を得る。When the state shown in FIG. 1C is obtained, anodic oxidation is performed again in a 3% oxalic acid aqueous solution. In this anodic oxidation process, a porous anodic oxide film is formed in the state shown by 108. This is because the resist mask 107 and the dense anodic oxide film 106 exist. Thus, the state shown in FIG. 1D is obtained.
【0058】この多孔質状の陽極酸化膜の成長距離は5
000Åとする。なおこの多孔質状の陽極酸化膜108
の膜厚は陽極酸化時間によって制御することができる。The growth distance of this porous anodic oxide film is 5
000Å. The porous anodic oxide film 108
Can be controlled by the anodizing time.
【0059】この後、レジストマスク107と緻密な陽
極酸化膜106を除去する。そして再び3%の酒石酸を
含んだエチレングリコール溶液をアンモニアで中和した
ものを電解溶液として陽極酸化を行う。After that, the resist mask 107 and the dense anodic oxide film 106 are removed. Then, again, anodic oxidation is performed by using an ethylene glycol solution containing 3% tartaric acid neutralized with ammonia as an electrolytic solution.
【0060】この陽極酸化工程においては、電解溶液が
多孔質状の陽極酸化膜108内に侵入するので109で
示されるように緻密な陽極酸化膜が形成される。ここで
は109で示される緻密な陽極酸化膜の厚さを600Å
とする。In this anodic oxidation step, since the electrolytic solution penetrates into the porous anodic oxide film 108, a dense anodic oxide film is formed as indicated by 109. Here, the thickness of the dense anodic oxide film indicated by 109 is 600Å
And
【0061】こうして図1(E)に示す状態を得る。こ
の状態においてアルミニウムでなるゲイト電極110が
画定する。また図からは明らかでないが、このゲイト電
極から延在してゲイト配線が同時に形成される。Thus, the state shown in FIG. 1 (E) is obtained. In this state, the gate electrode 110 made of aluminum is defined. Although not clear from the figure, a gate wiring is formed at the same time extending from this gate electrode.
【0062】このようなアルミニウムを用いた電極およ
び配線を形成することは、その抵抗値を低くすることが
できる。このことは、アクティブマトリクス型の液晶表
示装置のように大面積に微細な回路を形成しなければな
らない場合に非常に有用なこととなる。The resistance value can be lowered by forming the electrodes and wirings using such aluminum. This is very useful when a fine circuit has to be formed in a large area like an active matrix type liquid crystal display device.
【0063】次に露呈したゲイト絶縁膜(酸化珪素膜)
104を除去する。そして残存したゲイト絶縁膜111
を得る。Next, the exposed gate insulating film (silicon oxide film)
Remove 104. And the remaining gate insulating film 111
Get.
【0064】酸化珪素膜をエッチングするには、フッ酸
系のエッチャントであるフッ酸、バッファーフッ酸(B
HF)、フッ酸やバッファーフッ酸に酢酸を加えたも
の、またはこれらフッ酸系のエッチャントに界面活性剤
を加えたものを挙げることができる。To etch the silicon oxide film, a hydrofluoric acid-based etchant such as hydrofluoric acid or buffer hydrofluoric acid (B
HF), hydrofluoric acid or buffer hydrofluoric acid to which acetic acid has been added, or these hydrofluoric acid-based etchants to which a surfactant has been added.
【0065】バッファーフッ酸としては、フッ化アンモ
ニウム10の割合にフッ酸1の割合で混合したものを利
用することができる。これらフッ酸系のエッチャント
は、珪素に対するエッチングレートに比較して、酸化珪
素やアルミニウムに対するエッチングレートが著しく大
きいので、酸化珪素やアルミニウムでなる材料(または
これら材料を主成分とする材料)を選択的に取り除いた
り、これら材料にコンタクトホールを形成したりする場
合に有用なエッチャントである。As the buffer hydrofluoric acid, a mixture of 10 parts of ammonium fluoride and 1 part of hydrofluoric acid can be used. Since these hydrofluoric acid-based etchants have a significantly higher etching rate for silicon oxide or aluminum than the etching rate for silicon, a material made of silicon oxide or aluminum (or a material containing these materials as a main component) is selectively used. It is a useful etchant when it is removed or when a contact hole is formed in these materials.
【0066】また、酸化珪素膜のエッチングとして、フ
ッ素系のガス、例えばCF4 やCHF3 を用いたドライ
エッチングを用いてもよい。Further, as the etching of the silicon oxide film, dry etching using a fluorine-based gas such as CF 4 or CHF 3 may be used.
【0067】こうして図1(E)に示す状態を得る。次
に多孔質状の陽極酸化膜108を除去する。こうして図
2(A)に示す状態を得る。Thus, the state shown in FIG. 1 (E) is obtained. Next, the porous anodic oxide film 108 is removed. Thus, the state shown in FIG. 2A is obtained.
【0068】図2(A)に示す状態において、N型また
はP型を付与するための不純物イオンの注入を行う。こ
こでは、Nチャネル型の薄膜トランジスタを作製するた
めにP(リン)イオンの注入を行う。In the state shown in FIG. 2A, implantation of impurity ions for imparting N type or P type is performed. Here, P (phosphorus) ions are implanted in order to manufacture an N-channel thin film transistor.
【0069】この工程においては、112と116の領
域に高濃度に不純物イオンが注入され、113と115
で示される領域に低濃度に不純物イオンが注入される。
これは、残存したゲイト絶縁膜111が半透過なマスク
として機能するからである。In this step, impurity ions are implanted in a high concentration in the regions 112 and 116, and 113 and 115 are formed.
Impurity ions are implanted at a low concentration in the region indicated by.
This is because the remaining gate insulating film 111 functions as a semitransparent mask.
【0070】また114の領域には不純物イオンが注入
されない。この結果、114の領域はチャネル形成領域
として画定される。Impurity ions are not implanted in the region 114. As a result, the region of 114 is defined as the channel forming region.
【0071】不純物イオンの注入後、レーザー光の照射
を行い、先に不純物イオンが注入された領域の活性化と
アニールを行う。After the implantation of the impurity ions, laser light irradiation is carried out to activate and anneal the region where the impurity ions are previously implanted.
【0072】この結果、ソース領域112、ドレイン領
域116、低濃度不純物領域113と115、チャネル
形成領域114が形成される。ここで、低濃度不純物領
域115がLDD(ライトドープドレイン)領域と呼ば
れる領域となる。As a result, the source region 112, the drain region 116, the low concentration impurity regions 113 and 115, and the channel forming region 114 are formed. Here, the low-concentration impurity region 115 becomes a region called an LDD (lightly doped drain) region.
【0073】次に図2(B)に示すように層間絶縁膜1
17を成膜する。ここではプラズマCVD法で成膜され
た酸化珪素膜を層間絶縁膜117として利用する。Next, as shown in FIG. 2B, the interlayer insulating film 1
17 is formed into a film. Here, a silicon oxide film formed by a plasma CVD method is used as the interlayer insulating film 117.
【0074】次に図2(C)に示すようにソース領域1
12とドレイン領域116、さらにゲイト電極110
(またはそこから延在したゲイト配線)に対してコンタ
クトホールの形成を行う。Next, as shown in FIG. 2C, the source region 1
12, the drain region 116, and the gate electrode 110.
A contact hole is formed in (or the gate wiring extending from).
【0075】ここでは、バッファーフッ酸によってまず
層間絶縁膜を除去し、さらにHBrガスとメタノールを
用いたドライエッチング法を用いて緻密な陽極酸化膜1
09の除去を行う。(図2(C))Here, the interlayer insulating film is first removed by buffer hydrofluoric acid, and then the dense anodic oxide film 1 is formed by the dry etching method using HBr gas and methanol.
09 is removed. (Fig. 2 (C))
【0076】さらにニッケル膜を無電解メッキによって
成膜する。ここでは、ドライエッチング後のウエット処
理時において同時に無電解メッキを行いアルミニウム膜
の表面にニッケル膜を形成する。Further, a nickel film is formed by electroless plating. Here, electroless plating is performed at the same time as the wet treatment after dry etching to form a nickel film on the surface of the aluminum film.
【0077】このウエット処理は、露呈したアルミニウ
ムの表面に形成された自然酸化膜を除去する工程を兼ね
ている。This wet treatment also serves as a step of removing the natural oxide film formed on the surface of the exposed aluminum.
【0078】無電解メッキを用いた場合、アルミニウム
上に選択的にニッケル膜を形成することができるので、
図2(D)に示すように118〜120で示されるニッ
ケルでなる膜を選択的に形成することができる。このニ
ッケル膜の厚さは、代表的には10〜100Å程度の厚
さとすればよい。When electroless plating is used, a nickel film can be selectively formed on aluminum.
As shown in FIG. 2D, a film made of nickel denoted by 118 to 120 can be selectively formed. The thickness of the nickel film may be typically about 10 to 100Å.
【0079】この無電解メッキでなるニッケル膜の形成
は、アルミニウムの表面に不可避に形成されてしまう極
薄い酸化膜(自然酸化膜)を除去するのと同時に行われ
る。一般にニッケル膜の表面に形成される自然酸化膜の
影響は無視できるので、最終的なコンタクトを確実なも
のとすることができる。The formation of the nickel film by the electroless plating is carried out at the same time as removing the extremely thin oxide film (natural oxide film) which is inevitably formed on the surface of aluminum. In general, the influence of the natural oxide film formed on the surface of the nickel film can be ignored, so that the final contact can be ensured.
【0080】そして図3(A)に示すようにアルミニウ
ムでなる電極(配線)を形成する。ここで、アルミニウ
ムでなるゲイト電極110の表面にはニッケル膜119
が無電解メッキによって析出されているので、アルミニ
ウムでなるゲイト電極110とアルミニウムでなる取り
出し電極122とのコンタクトを良好なものとすること
ができる。Then, as shown in FIG. 3A, an electrode (wiring) made of aluminum is formed. Here, a nickel film 119 is formed on the surface of the gate electrode 110 made of aluminum.
Is deposited by electroless plating, it is possible to improve the contact between the gate electrode 110 made of aluminum and the extraction electrode 122 made of aluminum.
【0081】一方、121と123は、それぞれソース
電極(ソース配線)とドレイン電極(ドレイン配線)で
ある。これらの電極は、ソース領域及びドレイン領域に
対してニッケル膜118または120を介して行われ
る。このような構成は、薄膜トランジスタの動作に対し
て何ら影響を与えるものではない。On the other hand, 121 and 123 are a source electrode (source wiring) and a drain electrode (drain wiring), respectively. These electrodes are formed on the source region and the drain region through the nickel film 118 or 120. Such a structure has no influence on the operation of the thin film transistor.
【0082】本実施例においては、121〜123で示
される引出し電極としてアルミニウムを用いた。しか
し、よりコンタクトを良好なものするためにチタン膜と
アルミニウム膜とチタン膜の積層膜を利用するのでもよ
い。In this example, aluminum was used as the extraction electrodes denoted by reference numerals 121 to 123. However, a laminated film of a titanium film, an aluminum film, and a titanium film may be used for better contact.
【0083】このような場合であっても、ニッケル層1
19が存在することによるアルミニウムでなるゲイト電
極110と引出し電極122とのコンタクトの良好さを
得ることができる。Even in such a case, the nickel layer 1
The presence of 19 makes it possible to obtain good contact between the gate electrode 110 made of aluminum and the extraction electrode 122.
【0084】〔実施例2〕本実施例は、実施例1に示し
た薄膜トランジスタと同様な構造を有する薄膜トランジ
スタをアクティブマトリクス型の液晶表示装置の画素領
域に配置する場合の作製工程を示す。[Embodiment 2] This embodiment shows a manufacturing process when a thin film transistor having a structure similar to that of the first embodiment is arranged in a pixel region of an active matrix liquid crystal display device.
【0085】まず図2(B)に示す状態まで実施例1に
示したのと同様な作製工程に従って、薄膜トランジスタ
を作製する。First, up to the state shown in FIG. 2B, a thin film transistor is manufactured according to the same manufacturing steps as those shown in the first embodiment.
【0086】次に図4(A)に示すようにソース領域1
12とゲイト電極110に対してコンタクトホールの形
成を行い、さらに無電解メッキによってニッケル層40
1と402の形成を行う。Next, as shown in FIG. 4A, the source region 1
12 and the gate electrode 110 are formed with contact holes, and the nickel layer 40 is formed by electroless plating.
1 and 402 are formed.
【0087】そして図4(B)に示すようにアルミニウ
ムでなる引出し電極403と404とを形成する。この
時、ニッケル層402が存在することで、アルミニウム
でなる引き出し電極404とアルミニウムでなるゲイト
電極110とのコンタクトを良好なものとすることがで
きる。Then, as shown in FIG. 4B, lead electrodes 403 and 404 made of aluminum are formed. At this time, the presence of the nickel layer 402 enables good contact between the lead electrode 404 made of aluminum and the gate electrode 110 made of aluminum.
【0088】さらに透明な樹脂材料を用いて第2の層間
絶縁膜405を形成する。この第2の層間絶縁膜を構成
する樹脂材料としては、アクリル樹脂かポリイミドが利
用される。Further, a second interlayer insulating film 405 is formed by using a transparent resin material. Acrylic resin or polyimide is used as the resin material forming the second interlayer insulating film.
【0089】この第2の層間絶縁膜は数μm程度以上と
その厚さを厚くする。また、樹脂材料であるのでその表
面を平坦にすることができる。この表面を平坦にできる
ことは、後にその上に液晶層が存在する構成とした場合
に重要なこととなる。The thickness of the second interlayer insulating film is increased to several μm or more. Further, since it is a resin material, its surface can be made flat. The ability to make the surface flat becomes important when the liquid crystal layer is formed on the surface later.
【0090】こうして図4(C)に示す状態を得る。次
にソース領域116に対するコンタクトホールの形成を
行い、ITOでなる画素電極406を形成する。Thus, the state shown in FIG. 4C is obtained. Next, a contact hole is formed in the source region 116, and a pixel electrode 406 made of ITO is formed.
【0091】この画素電極406は、薄膜トランジスタ
の上方を覆うようにパターニングする。このような構成
とすることは不要な容量が増加するので一般的に好まし
いものではない。しかし、層間絶縁膜405の膜厚を数
μ程度以上と厚くすることでこの問題は回避することが
できる。The pixel electrode 406 is patterned so as to cover above the thin film transistor. Such a configuration is not generally preferable because it increases unnecessary capacity. However, this problem can be avoided by increasing the thickness of the interlayer insulating film 405 to about several μ or more.
【0092】本実施例の構成を採用した場合もアルミニ
ウムでなるゲイト電極と同じくアルミニウムでなる取り
出し電極とのコンタクトを確実なものとすることができ
る。Also in the case of adopting the configuration of this embodiment, it is possible to ensure the contact between the gate electrode made of aluminum and the lead-out electrode made of aluminum as well.
【0093】〔実施例3〕本実施例では、アルミニウム
でなるゲイト電極のコンタクトを他の実施例とは異なる
方法により得た構成に関する。図7に本実施例の作製工
程を示す。まず、図1及び図2に示す作製工程に従っ
て、図7(A)に示す状態を得る。各部の作製工程につ
いては、特に断らない限り、図1及び図2に示すものと
同じである。[Embodiment 3] This embodiment relates to a structure in which a contact of a gate electrode made of aluminum is obtained by a method different from those of the other embodiments. FIG. 7 shows a manufacturing process of this example. First, the state shown in FIG. 7A is obtained according to the manufacturing process shown in FIGS. The manufacturing process of each part is the same as that shown in FIGS. 1 and 2 unless otherwise specified.
【0094】図7(A)に示す状態においては、層間絶
縁膜として酸化珪素膜117が成膜された状態が示され
ている。The state shown in FIG. 7A shows a state in which a silicon oxide film 117 is formed as an interlayer insulating film.
【0095】図7(A)に示す状態を得たら、ドライエ
ッチング法により、コンタクト用の開口701、70
2、703を形成する。この状態において、ソース領域
への開口701とドレイン領域への開口703とが形成
される。また、ゲイト電極への開口は、陽極酸化膜10
9が露呈した状態となる。After obtaining the state shown in FIG. 7A, the contact openings 701 and 70 are formed by dry etching.
2, 703 are formed. In this state, an opening 701 to the source region and an opening 703 to the drain region are formed. Further, the opening to the gate electrode is formed by the anodic oxide film 10.
9 is exposed.
【0096】こうして図7(B)に示す状態を得る。次
にクロム混酸を用いて、陽極酸化膜109を除去する。
クロム混酸は、酢酸と硝酸と燐酸と水とクロム酸水溶液
とを混合した溶液であり、アルミニウムの酸化物を選択
的に除去する機能を有している。Thus, the state shown in FIG. 7B is obtained. Next, the anodic oxide film 109 is removed using a chromium mixed acid.
The chromium mixed acid is a solution obtained by mixing acetic acid, nitric acid, phosphoric acid, water, and a chromic acid aqueous solution, and has a function of selectively removing aluminum oxide.
【0097】クロム混酸を用いて陽極酸化膜109を除
去すると、アルミウニム膜の表面にクロムの膜(極薄い
膜)が形成される。また、同時に不動態膜が形成され
る。具体的には、アルミニウム膜の表面に不動態膜が形
成され、さらにその上にクロム膜が形成された状態とな
る。When the anodic oxide film 109 is removed using chromium mixed acid, a chromium film (extremely thin film) is formed on the surface of the aluminum film. At the same time, a passivation film is formed. Specifically, the passivation film is formed on the surface of the aluminum film, and the chromium film is further formed thereon.
【0098】この膜を代表して図7(C)において70
4で示す。この状態でフッ酸を用いて不動態膜を除去す
る。この際、クロム膜も同時に除去される。そして、ア
ルミニウム膜の表面はフッ素原子によってターミネート
される。この効果は、塩素等の他のハロゲン元素を利用
した場合にも得ることができる。This film is represented by 70 in FIG.
Shown at 4. In this state, the passivation film is removed using hydrofluoric acid. At this time, the chromium film is also removed at the same time. Then, the surface of the aluminum film is terminated by the fluorine atoms. This effect can be obtained even when another halogen element such as chlorine is used.
【0099】不動態膜を除去したら、チタン膜とアルミ
ニウム膜とチタン膜との積層膜でなる電極705、70
6、707を形成する。この際、コンタクトとなるゲイ
ト電極110の露呈した表面がフッ素原子によってター
ミネート(終端)されているので、その部分に酸化膜が
形成されることを抑制することができる。そして、電極
706とゲイト電極110とのコンタクトを良好なオー
ミック性を有したものとすることができる。After removing the passivation film, electrodes 705, 70 made of a laminated film of a titanium film, an aluminum film and a titanium film.
6, 707 are formed. At this time, since the exposed surface of the gate electrode 110 serving as a contact is terminated (terminated) by fluorine atoms, it is possible to suppress the formation of an oxide film at that portion. Then, the contact between the electrode 706 and the gate electrode 110 can be made to have good ohmic contact.
【0100】[0100]
【発明の効果】本明細書に開示する発明を利用すること
により、アルミニウムを配線や電極に利用した場合に問
題となるコンタクト不良の問題を解決することができ
る。By utilizing the invention disclosed in this specification, it is possible to solve the problem of contact failure, which is a problem when aluminum is used for wirings and electrodes.
【0101】アルミニウムを配線や電極として利用する
ことは、その抵抗を低減できる点で非常に有用なもので
あり、上記効果が得られることで、その実用性を非常に
高いものとすることができる。The use of aluminum as a wiring or an electrode is very useful in that its resistance can be reduced, and the practical effects thereof can be made extremely high by obtaining the above effects. .
【0102】本明細書で開示する発明は、低抵抗な電極
や配線が必要とされる大面積を有するアクティブマトリ
クス型の液晶表示装置等に有用なものである。INDUSTRIAL APPLICABILITY The invention disclosed in this specification is useful for an active matrix type liquid crystal display device having a large area which requires low resistance electrodes and wiring.
【図1】 薄膜トランジスタの作製工程の概要を示す
図。FIG. 1 is a diagram showing an outline of a manufacturing process of a thin film transistor.
【図2】 薄膜トランジスタの作製工程の概要を示す
図。2A to 2D are diagrams showing an outline of a manufacturing process of a thin film transistor.
【図3】 薄膜トランジスタの作製工程の概要を示す
図。FIG. 3 is a diagram showing an outline of a manufacturing process of a thin film transistor.
【図4】 薄膜トランジスタの作製工程の概要を示す
図。FIG. 4 is a diagram showing an outline of a manufacturing process of a thin film transistor.
【図5】 従来における薄膜トランジスタの作製工程を
示す図。FIG. 5 is a diagram showing a conventional manufacturing process of a thin film transistor.
【図6】 ゲイト電極部のコンタクトを形成する状態を
示す図。FIG. 6 is a diagram showing a state in which a contact of a gate electrode portion is formed.
【図7】 薄膜トランジスタの作製工程を示す図。FIG. 7 illustrates a manufacturing process of a thin film transistor.
【図8】 オージェ分析の結果を示す図。FIG. 8 is a diagram showing a result of Auger analysis.
101 ガラス基板 102 下地膜(酸化珪素膜) 103 活性層(結晶性珪素膜) 104 ゲイト絶縁膜(酸化珪素
膜) 105 アルミニウム膜 106 緻密な陽極酸化膜 107 レジストマスク 108 多孔質状の陽極酸化膜 109 緻密な陽極酸化膜 110 ゲイト電極 111 残存したゲイト電極 112 高濃度不純物領域(ソース
領域) 113 低濃度不純物領域 114 チャネル形成領域 115 低濃度不純物領域(LDD
領域) 116 ドレイン領域 117 層間絶縁膜(酸化珪素膜) 118、119、120 無電解メッキで形成された
ニッケル膜 121 ソース電極 122 ゲイト電極からの引出し電
極 123 ドレイン配線 401、402 無電解メッキで形成された
ニッケル膜 403 ソース電極 404 ゲイト電極からの引出し電
極 405 層間絶縁膜(透明樹脂材
料) 406 画素電極(ITO電極) 701、702、703 コンタクト用の開口 704 不動態膜とクロム膜との積
層膜 705、706、707 電極101 glass substrate 102 base film (silicon oxide film) 103 active layer (crystalline silicon film) 104 gate insulating film (silicon oxide film) 105 aluminum film 106 dense anodic oxide film 107 resist mask 108 porous anodic oxide film 109 Dense anodic oxide film 110 Gate electrode 111 Remaining gate electrode 112 High-concentration impurity region (source region) 113 Low-concentration impurity region 114 Channel formation region 115 Low-concentration impurity region (LDD)
Region) 116 drain region 117 interlayer insulating film (silicon oxide film) 118, 119, 120 nickel film 121 formed by electroless plating 121 source electrode 122 extraction electrode from gate electrode 123 drain wiring 401, 402 formed by electroless plating Nickel film 403 Source electrode 404 Gate electrode extraction electrode 405 Interlayer insulating film (transparent resin material) 406 Pixel electrode (ITO electrode) 701, 702, 703 Contact opening 704 Laminated film of passivation film and chromium film 705 , 706, 707 electrodes
Claims (9)
とする表面をハロゲン元素によりターミネートする工程
と、 前記表面に導電材料によるコンタクトを形成する工程
と、 を有することを特徴とする半導体装置の作製方法。1. A method of manufacturing a semiconductor device, comprising: a step of terminating aluminum or a surface containing aluminum as a main component with a halogen element; and a step of forming a contact made of a conductive material on the surface.
とする表面に金属の膜を形成する工程と、 ハロゲン元素を含んだエッチャントにより前記金属の膜
を除去すると同時に前記アルミウニムまたはアルミニウ
ムを主成分とする表面をハロゲン元素によりターミネー
トする工程と、 前記表面に導電材料によるコンタクトを形成する工程
と、 を有することを特徴とする半導体装置の作製方法。2. A step of forming a metal film on aluminum or a surface containing aluminum as a main component, and the step of removing the metal film with an etchant containing a halogen element and at the same time removing the surface containing aluminum aluminum or a main component of aluminum. A method of manufacturing a semiconductor device, comprising: a step of terminating with a halogen element; and a step of forming a contact made of a conductive material on the surface.
とする表面に形成された酸化膜を金属イオンを含んだ溶
液で洗浄することにより前記酸化膜を除去するとともに
前記表面に前記金属の膜を形成することを特徴とする半
導体装置の作製方法。3. An oxide film formed on a surface containing aluminum or aluminum as a main component is washed with a solution containing metal ions to remove the oxide film and form a film of the metal on the surface. A method for manufacturing a semiconductor device, comprising:
ウムを主成分とする材料で形成する工程と、 前記ゲイト電極を覆って絶縁膜を形成する工程と、 前記絶縁膜にコンタクトホールを形成し前記ゲイト電極
を露呈する工程と、 金属イオンを含んだ溶液を用いて前記露呈したゲイト電
極の表面に金属膜を形成する工程と、 を有することを特徴とする半導体装置の作製方法。4. A step of forming a gate electrode with aluminum or a material containing aluminum as a main component, a step of forming an insulating film so as to cover the gate electrode, and a step of forming a contact hole in the insulating film to form the gate electrode. And a step of forming a metal film on the surface of the exposed gate electrode using a solution containing metal ions.
の表面に形成された酸化膜を除去する成分が含有されて
おり、金属膜の形成と同時にゲイト電極の表面に形成さ
れた酸化膜の除去を行うことを特徴とする半導体装置の
作製方法。5. The oxide film formed on the surface of the gate electrode as claimed in claim 4, wherein the solution contains a component that removes the oxide film formed on the surface of the gate electrode. A method for manufacturing a semiconductor device, comprising:
に接してコンタクトを形成する工程を有することを特徴
とする半導体装置の作製方法。6. A method of manufacturing a semiconductor device according to claim 3, further comprising the step of forming a contact in contact with the metal film.
主成分とする材料と、 他方のアルミニウムまたはアルミニウムを主成分とする
材料と、 を前記一方のアルミニウムまたはアルミニウムを主成分
とする材料の表面に析出された金属膜を介して接続する
工程を有することを特徴とする半導体装置の作製方法。7. One of aluminum or a material containing aluminum as a main component and another aluminum or a material containing aluminum as a main component are deposited on the surface of the one aluminum or a material containing aluminum as a main component. A method of manufacturing a semiconductor device, comprising a step of connecting via a metal film.
とする材料と、 第1の金属材料と、 を前記アルミニウムまたはアルミニウムを主成分とする
材料の表面に析出された第2の金属材料でなる金属膜を
介して接続する工程を有することを特徴とする半導体装
置の作製方法。8. A metal film comprising aluminum or a material containing aluminum as a main component, a first metal material, and a second metal material deposited on the surface of the aluminum or a material containing aluminum as a main component. A method for manufacturing a semiconductor device, which has a step of connecting via a semiconductor device.
ニウムまたはアルミニウムを主成分とする材料の表面に
形成されている酸化膜の除去と同時に行われることを特
徴とする半導体装置の作製方法。9. The method for manufacturing a semiconductor device according to claim 8, wherein the deposition of the metal film is performed simultaneously with the removal of the oxide film formed on the surface of aluminum or a material containing aluminum as a main component.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8307426A JPH09186101A (en) | 1995-11-02 | 1996-11-01 | Method for manufacturing semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-310075 | 1995-11-02 | ||
| JP31007595 | 1995-11-02 | ||
| JP8307426A JPH09186101A (en) | 1995-11-02 | 1996-11-01 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186101A true JPH09186101A (en) | 1997-07-15 |
Family
ID=26565097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8307426A Pending JPH09186101A (en) | 1995-11-02 | 1996-11-01 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09186101A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010047802A (en) * | 2008-08-21 | 2010-03-04 | C Uyemura & Co Ltd | Surface treatment method for aluminum or aluminum alloy |
| JP2014106539A (en) * | 2012-11-26 | 2014-06-09 | Boe Technology Group Co Ltd | Array substrate, method of manufacturing array substrate, and display device |
-
1996
- 1996-11-01 JP JP8307426A patent/JPH09186101A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010047802A (en) * | 2008-08-21 | 2010-03-04 | C Uyemura & Co Ltd | Surface treatment method for aluminum or aluminum alloy |
| JP2014106539A (en) * | 2012-11-26 | 2014-06-09 | Boe Technology Group Co Ltd | Array substrate, method of manufacturing array substrate, and display device |
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