JPH09186237A - 半導体ウエハの層間スタッド形成方法 - Google Patents
半導体ウエハの層間スタッド形成方法Info
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- JPH09186237A JPH09186237A JP8274580A JP27458096A JPH09186237A JP H09186237 A JPH09186237 A JP H09186237A JP 8274580 A JP8274580 A JP 8274580A JP 27458096 A JP27458096 A JP 27458096A JP H09186237 A JPH09186237 A JP H09186237A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W20/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P52/00—Grinding, lapping or polishing of wafers, substrates or parts of devices
- H10P52/40—Chemomechanical polishing [CMP]
- H10P52/403—Chemomechanical polishing [CMP] of conductive or resistive materials
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 多層配線層を有する超ＬＳＩチップの表面平
坦性を改良し、製造中絶縁層を簡易に平坦化してチップ
の歩留りを改善できる半導体チップ製造方法を提供す
る。 【解決手段】 半導体ウエハ１００上に形成されたホウ
リン酸塩ケイ酸硝子（ＢＰＳＧ）よりなる絶縁層１２０
にバイア（貫通孔）が開口される。ポリシリコン層が貫
通孔を充填してＢＰＳＧ絶縁層全面上に形成され、この
ポリＳｉ層に不純物が添加ないしイオン注入される。ポ
リＳｉ層からドーパントを拡散させるためにアニールし
て、ウエハ中に拡散部１２６が形成される。次にコロイ
ド状シリカと１％以上の水酸化アンモニウムよりなる非
選択スラリと、硬い研磨パッドを用いてＢＰＳＧ絶縁層
１２０及びポリＳｉ層を化学的−機械的研磨し、同時に
ＢＰＳＧ絶縁層を平坦化しながらポリＳｉスタッド（間
柱）１３０，１３２が形成される。
坦性を改良し、製造中絶縁層を簡易に平坦化してチップ
の歩留りを改善できる半導体チップ製造方法を提供す
る。 【解決手段】 半導体ウエハ１００上に形成されたホウ
リン酸塩ケイ酸硝子（ＢＰＳＧ）よりなる絶縁層１２０
にバイア（貫通孔）が開口される。ポリシリコン層が貫
通孔を充填してＢＰＳＧ絶縁層全面上に形成され、この
ポリＳｉ層に不純物が添加ないしイオン注入される。ポ
リＳｉ層からドーパントを拡散させるためにアニールし
て、ウエハ中に拡散部１２６が形成される。次にコロイ
ド状シリカと１％以上の水酸化アンモニウムよりなる非
選択スラリと、硬い研磨パッドを用いてＢＰＳＧ絶縁層
１２０及びポリＳｉ層を化学的−機械的研磨し、同時に
ＢＰＳＧ絶縁層を平坦化しながらポリＳｉスタッド（間
柱）１３０，１３２が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップ用の
改良された表面処理技術に関し、さらに詳しくは、改良
された化学的−機械的研磨技術による半導体チップ表面
の平坦化に関するものである。
改良された表面処理技術に関し、さらに詳しくは、改良
された化学的−機械的研磨技術による半導体チップ表面
の平坦化に関するものである。
【０００２】
【従来の技術】半導体チップは、裸金属配線パターンに
よって相互接続される導体ターミナルを備えたデバイス
・アレイである。超ＬＳＩ（ＶＬＳＩ）チップにおいて
は、それらの金属配線パターンは多層化されている。各
配線層は絶縁材料層によって他の導体層から隔絶されて
いる。異なる配線層間の相互接続は、絶縁材料層を通し
てエッチングされるスルーホール（バイア) を介して行
われる。
よって相互接続される導体ターミナルを備えたデバイス
・アレイである。超ＬＳＩ（ＶＬＳＩ）チップにおいて
は、それらの金属配線パターンは多層化されている。各
配線層は絶縁材料層によって他の導体層から隔絶されて
いる。異なる配線層間の相互接続は、絶縁材料層を通し
てエッチングされるスルーホール（バイア) を介して行
われる。
【０００３】ＶＬＳＩチップが形状収縮し、配線層が増
えると、各層の表面の不規則性が次層に転移して、次層
の各々の表面をさらに不規則にしてしまう。そうした不
規則性は不規則表面上に形成した形状を歪曲させ、層間
のレベル対レベルの整合を難しくする。本明細書におい
て「層間（interlevel）スタッド」とは、少なくとも２
層間にわたるスタッドのことをいっており、ソース／ド
レイン拡散部および配線レベルとの接続を含むものであ
る。いくつかの場合において、そうした歪曲は厳しいも
のであるので、目的の形状を十分に転写（プリント）し
たり、そのプリントするマスクを下層に整合させること
は不可能に近い。表面の不規則性を減ずる方法の１つ
は、その表面に配線パターンをプリントする前に、導体
材料（例えば、バイアにスタッドを形成する）でもって
バイアを充填することである。しかしながら、その表面
に一段高く形成された配線の形状は、依然、次層の表面
に不規則性を発生させる。したがって、高寸法精度の幾
何学的な正確さを達成するために、表面をほぼ平ら、も
しくは完全平坦に生成するための多様な層間技術が発達
してきた。これらの技術は、平坦化もしくは処理技術と
して従来より周知である。
えると、各層の表面の不規則性が次層に転移して、次層
の各々の表面をさらに不規則にしてしまう。そうした不
規則性は不規則表面上に形成した形状を歪曲させ、層間
のレベル対レベルの整合を難しくする。本明細書におい
て「層間（interlevel）スタッド」とは、少なくとも２
層間にわたるスタッドのことをいっており、ソース／ド
レイン拡散部および配線レベルとの接続を含むものであ
る。いくつかの場合において、そうした歪曲は厳しいも
のであるので、目的の形状を十分に転写（プリント）し
たり、そのプリントするマスクを下層に整合させること
は不可能に近い。表面の不規則性を減ずる方法の１つ
は、その表面に配線パターンをプリントする前に、導体
材料（例えば、バイアにスタッドを形成する）でもって
バイアを充填することである。しかしながら、その表面
に一段高く形成された配線の形状は、依然、次層の表面
に不規則性を発生させる。したがって、高寸法精度の幾
何学的な正確さを達成するために、表面をほぼ平ら、も
しくは完全平坦に生成するための多様な層間技術が発達
してきた。これらの技術は、平坦化もしくは処理技術と
して従来より周知である。
【０００４】係る平坦化処理の１つに、Chem-Mech 研磨
（Chemical-Mechanical Polishing）もしくはＣＭＰと
して知られる化学的−機械的研磨法がある。ＣＭＰはウ
エハ表面に対して溶液（スラリとして知られる）中に研
磨剤を添加する工程を含み、続いて表面の研磨が行われ
る。溶液中への添加剤は、表面材料を化学的に反応させ
て軟らかくし、軟化した表面の最も高い部分が研磨剤粒
子によって除去される。
（Chemical-Mechanical Polishing）もしくはＣＭＰと
して知られる化学的−機械的研磨法がある。ＣＭＰはウ
エハ表面に対して溶液（スラリとして知られる）中に研
磨剤を添加する工程を含み、続いて表面の研磨が行われ
る。溶液中への添加剤は、表面材料を化学的に反応させ
て軟らかくし、軟化した表面の最も高い部分が研磨剤粒
子によって除去される。
【０００５】研磨される層が不規則な表面の粗さまたは
表面の形状（トポグラフィ）をもつ均一な材料からなる
とき、ＣＭＰは比較的に単純な処理である。そこで、従
来より、ＣＭＰは半導体チップ層の最上部に、すなわち
チップ上面に最も近くで非導電性材すなわちダイエレク
トリック（絶縁体、誘電体）を絶縁しながら平坦化する
ために広く用いられてきた。これらの最上層は、各工程
がライン後半で行われる組立ラインの半導体チップ製造
処理にちなんで、時にはバック・エンド・オブ・ライン
（ＢＥＯＬ）層と呼ばれる。同様に、早期段階の処理工
程はフロント・エンド・オブ・ライン（ＦＥＯＬ）であ
って、初期の層はそのＦＥＯＬ層に、中間工程／層はミ
ドル・オブ・ライン（ＭＯＬ）にて行われる。
表面の形状（トポグラフィ）をもつ均一な材料からなる
とき、ＣＭＰは比較的に単純な処理である。そこで、従
来より、ＣＭＰは半導体チップ層の最上部に、すなわち
チップ上面に最も近くで非導電性材すなわちダイエレク
トリック（絶縁体、誘電体）を絶縁しながら平坦化する
ために広く用いられてきた。これらの最上層は、各工程
がライン後半で行われる組立ラインの半導体チップ製造
処理にちなんで、時にはバック・エンド・オブ・ライン
（ＢＥＯＬ）層と呼ばれる。同様に、早期段階の処理工
程はフロント・エンド・オブ・ライン（ＦＥＯＬ）であ
って、初期の層はそのＦＥＯＬ層に、中間工程／層はミ
ドル・オブ・ライン（ＭＯＬ）にて行われる。
【０００６】ＣＭＰは、２つの配線層間といった導体層
間に、既に平坦化された非導電層を通る層間（中間レベ
ル）バイアにスタッドを形成するのに利用される。スタ
ッド形成にあたっては、初めにＣＭＰによって非導電層
を平坦化し、次にその非導電層を通してバイアパターン
が開口され、ポリシリコン又はタングステンのごとき導
体材料よりなる層がパターン化非導電層上に形成され、
そして最後に、導体材料層は、この導体材料がバイア内
にのみ残るようにして非導電層まで削り取られる（ポリ
ッシュダウン）。
間に、既に平坦化された非導電層を通る層間（中間レベ
ル）バイアにスタッドを形成するのに利用される。スタ
ッド形成にあたっては、初めにＣＭＰによって非導電層
を平坦化し、次にその非導電層を通してバイアパターン
が開口され、ポリシリコン又はタングステンのごとき導
体材料よりなる層がパターン化非導電層上に形成され、
そして最後に、導体材料層は、この導体材料がバイア内
にのみ残るようにして非導電層まで削り取られる（ポリ
ッシュダウン）。
【０００７】
【発明が解決しようとする課題】ＣＭＰ後、不幸にも引
っ掻き傷（スクラッチ）が研磨した後の非導電層に残る
ことがある。さらに、研磨工程では、これまでは下層に
よって生じる表面の不規則性を１００％除去することが
できなかった。さらに又、表面に残るくぼみのために、
ＣＭＰでは不要な導体材料全部を除去できないこともあ
る。各研磨工程は研磨を終えた層にいかほどかの非均一
性を招く。これらの不具合は、例えば電磁漏洩や短絡、
表面不規則性、そして非均一な非導電性といったチップ
不良を引き起こすことがある。
っ掻き傷（スクラッチ）が研磨した後の非導電層に残る
ことがある。さらに、研磨工程では、これまでは下層に
よって生じる表面の不規則性を１００％除去することが
できなかった。さらに又、表面に残るくぼみのために、
ＣＭＰでは不要な導体材料全部を除去できないこともあ
る。各研磨工程は研磨を終えた層にいかほどかの非均一
性を招く。これらの不具合は、例えば電磁漏洩や短絡、
表面不規則性、そして非均一な非導電性といったチップ
不良を引き起こすことがある。
【０００８】本発明の目的は、半導体チップの歩留りを
改善することである。
改善することである。
【０００９】また、本発明の他の目的は、簡易化された
チップ製造を行うことである。
チップ製造を行うことである。
【００１０】さらに、本発明の他の目的は、半導体チッ
プ層の表面平坦性を改良することである。
プ層の表面平坦性を改良することである。
【００１１】さらに、本発明の他の目的は、チップ歩留
りを改善する一方で、半導体チップ製造中に形成された
絶縁層を簡易に平坦化することである。
りを改善する一方で、半導体チップ製造中に形成された
絶縁層を簡易に平坦化することである。
【００１２】
【課題を解決するための手段】半導体ウエハ上の絶縁層
に層間スタッドを形成する方法である。先ず初めに、コ
ンフォーマル性（共形性）のＢＰＳＧ絶縁層がフロント
・エンド・オブ・ライン（ＦＥＯＬ）に形成される。半
導体構造体バイアがＢＰＳＧ絶縁層からＦＥＯＬ構造体
にかけて開口されている。ポリシリコンの層がバイアを
充満してＢＰＳＧ絶縁層の上に形成される。付着された
ポリシリコンは、付着後に、ドープされたポリシリコ
ン、あるいはイオン注入されたポリシリコンとすること
ができる。半導体ウエハは、その基板に接触するどんな
場所にでも拡散部を形成するために、ポリシリコンから
ドーパントを拡散するためにアニールされる。コロイド
状シリカと少なくとも１％の水酸化アンモニウムよりな
る非選択スラリが、ＢＰＳＧ絶縁層からポリシリコンを
化学的−機械的研磨するのに用いられ、同時的にそのＢ
ＰＳＧ絶縁層を平坦化する。
に層間スタッドを形成する方法である。先ず初めに、コ
ンフォーマル性（共形性）のＢＰＳＧ絶縁層がフロント
・エンド・オブ・ライン（ＦＥＯＬ）に形成される。半
導体構造体バイアがＢＰＳＧ絶縁層からＦＥＯＬ構造体
にかけて開口されている。ポリシリコンの層がバイアを
充満してＢＰＳＧ絶縁層の上に形成される。付着された
ポリシリコンは、付着後に、ドープされたポリシリコ
ン、あるいはイオン注入されたポリシリコンとすること
ができる。半導体ウエハは、その基板に接触するどんな
場所にでも拡散部を形成するために、ポリシリコンから
ドーパントを拡散するためにアニールされる。コロイド
状シリカと少なくとも１％の水酸化アンモニウムよりな
る非選択スラリが、ＢＰＳＧ絶縁層からポリシリコンを
化学的−機械的研磨するのに用いられ、同時的にそのＢ
ＰＳＧ絶縁層を平坦化する。
【００１３】
【発明の実施の形態】第１の工程において、半導体ウエ
ハ上の典型的な半導体チップの断面である図１に示すよ
うに、バイアが絶縁層を抜けて形成されている。この例
で供されているものであるが、典型的には半導体ウエハ
又は基板１００はシリコンである。電界効果トランジス
タ（ＦＥＴ）のゲート１０２，１０４及び配線１０６，
１０８はシリコン基板１００上に形成されている。各ゲ
ート１０２，１０４又は配線１０６，１０８は層をなし
ているスタッカであり、各スタッカの底層１１０はポリ
シリコンである。ＷＳｉ2 の層１１２はポリシリコン層
１１０を包み込んでいるまた、このＷＳｉ2 層１１２は
Ｓｉ3 Ｎ4 層１１４によって包み込まれている。半導体
ウエハ全体は窒化物によるエッチ・ストッパ層１１６に
よって被覆されている。
ハ上の典型的な半導体チップの断面である図１に示すよ
うに、バイアが絶縁層を抜けて形成されている。この例
で供されているものであるが、典型的には半導体ウエハ
又は基板１００はシリコンである。電界効果トランジス
タ（ＦＥＴ）のゲート１０２，１０４及び配線１０６，
１０８はシリコン基板１００上に形成されている。各ゲ
ート１０２，１０４又は配線１０６，１０８は層をなし
ているスタッカであり、各スタッカの底層１１０はポリ
シリコンである。ＷＳｉ2 の層１１２はポリシリコン層
１１０を包み込んでいるまた、このＷＳｉ2 層１１２は
Ｓｉ3 Ｎ4 層１１４によって包み込まれている。半導体
ウエハ全体は窒化物によるエッチ・ストッパ層１１６に
よって被覆されている。
【００１４】したがって、本発明の好適実施の形態によ
れば、典型的なＦＥＯＬ構造体を形成することは、次層
の配線層にデバイス構造体を接続させつつポリシリコン
による層間スタッドを形成でき、絶縁層を平坦化するこ
とができる。
れば、典型的なＦＥＯＬ構造体を形成することは、次層
の配線層にデバイス構造体を接続させつつポリシリコン
による層間スタッドを形成でき、絶縁層を平坦化するこ
とができる。
【００１５】初めに、コンフォーマル性の絶縁材料より
なる層１２０がＦＥＯＬ構造体上に形成される。好まし
い絶縁材料はホウリン酸塩ケイ酸ガラス（ＢＰＳＧ）で
あるが、好適などんな絶縁材料でも代用できる。通常、
絶縁層１２０はその平面を平坦化するために化学的−機
械的研磨され、次にそのＢＰＳＧ絶縁層１２０を通るバ
イアにスタッドが形成される。ところで、化学的−機械
的研磨には、ＢＰＳＧ絶縁層１２０を数千Åを除去する
ことが要求される。結果、ウエハの厚さ方向でＢＰＳＧ
絶縁層１２０には重大な厚さ変化が生じる。こうした厚
さの非均一性は、厚さの変化によって層を通してのバイ
アのエッチングに時間を要するから、バイアのエッチン
グを困難で不確実なものにしてしまう。１つのウエハの
領域で層１２０を通してエッチングする時間を十分にと
ると、一方ではエッチング過多（オーバー・エッチン
グ）となり、他方ではエッチング過小（アンダー・エッ
チング）となる。しかし、本発明のスタッド形成方法で
は、ウエハ幅方向の厚さの変動を避け、付帯する問題を
最小限に抑えることができる。
なる層１２０がＦＥＯＬ構造体上に形成される。好まし
い絶縁材料はホウリン酸塩ケイ酸ガラス（ＢＰＳＧ）で
あるが、好適などんな絶縁材料でも代用できる。通常、
絶縁層１２０はその平面を平坦化するために化学的−機
械的研磨され、次にそのＢＰＳＧ絶縁層１２０を通るバ
イアにスタッドが形成される。ところで、化学的−機械
的研磨には、ＢＰＳＧ絶縁層１２０を数千Åを除去する
ことが要求される。結果、ウエハの厚さ方向でＢＰＳＧ
絶縁層１２０には重大な厚さ変化が生じる。こうした厚
さの非均一性は、厚さの変化によって層を通してのバイ
アのエッチングに時間を要するから、バイアのエッチン
グを困難で不確実なものにしてしまう。１つのウエハの
領域で層１２０を通してエッチングする時間を十分にと
ると、一方ではエッチング過多（オーバー・エッチン
グ）となり、他方ではエッチング過小（アンダー・エッ
チング）となる。しかし、本発明のスタッド形成方法で
は、ウエハ幅方向の厚さの変動を避け、付帯する問題を
最小限に抑えることができる。
【００１６】本発明によれば、バイアを形成する前に、
ＢＰＳＧ絶縁層１２０を平坦化する代わりに、そのバイ
アパターン１２２を決め、図１に示すように、未平坦の
層１２０をフォトリソグラフィ的にエッチングする。Ｂ
ＰＳＧ絶縁層１２０は、成長するほどに、ウエハの厚さ
方向で比較的に均一な厚さを有する。したがって、バイ
アのエッチング時間はウエハの厚さ方法で比較的に均一
である。バイア１２２は、標準的なプリント及びエッチ
ングのフォトリソグラフィ技術を利用して決められる。
ＢＰＳＧ絶縁層１２０を平坦化する代わりに、そのバイ
アパターン１２２を決め、図１に示すように、未平坦の
層１２０をフォトリソグラフィ的にエッチングする。Ｂ
ＰＳＧ絶縁層１２０は、成長するほどに、ウエハの厚さ
方向で比較的に均一な厚さを有する。したがって、バイ
アのエッチング時間はウエハの厚さ方法で比較的に均一
である。バイア１２２は、標準的なプリント及びエッチ
ングのフォトリソグラフィ技術を利用して決められる。
【００１７】次に、図２において、ポリシリコンの層１
２４が、バイア１２２を充満するようにして、パターン
化されたＢＰＳＧ絶縁層１２０上に形成される。不純物
添加（ドープ）されたポリシリコンを、層１２４を形成
するために付着させることができるし、もしくは、ドー
プされないポリシリコンを、このポリシリコンがバイア
１２２を充填してドープされるのを確実にするために、
付着と不純物添加を別々に行うこともできる。次に、ウ
エハは、ドープされたポリシリコン層１２４からのドー
パントか、あるいはイオン注入されたポリシリコン層１
２４からのドーパントが拡散部１２６を形成するために
基板１００に拡散されるようアニールされる。最後に、
図３において、非選択スラリ及び硬い研磨パッドが、ポ
リシリコン層１２４及びＢＰＳＧ絶縁層の下の絶縁層１
２０を化学的−機械的研磨するために用いられ、同時
に、絶縁層１２０を平坦化しながら、ポリシリコン・ス
タッド１３０，１３２を形成する。
２４が、バイア１２２を充満するようにして、パターン
化されたＢＰＳＧ絶縁層１２０上に形成される。不純物
添加（ドープ）されたポリシリコンを、層１２４を形成
するために付着させることができるし、もしくは、ドー
プされないポリシリコンを、このポリシリコンがバイア
１２２を充填してドープされるのを確実にするために、
付着と不純物添加を別々に行うこともできる。次に、ウ
エハは、ドープされたポリシリコン層１２４からのドー
パントか、あるいはイオン注入されたポリシリコン層１
２４からのドーパントが拡散部１２６を形成するために
基板１００に拡散されるようアニールされる。最後に、
図３において、非選択スラリ及び硬い研磨パッドが、ポ
リシリコン層１２４及びＢＰＳＧ絶縁層の下の絶縁層１
２０を化学的−機械的研磨するために用いられ、同時
に、絶縁層１２０を平坦化しながら、ポリシリコン・ス
タッド１３０，１３２を形成する。
【００１８】非選択研磨工程用の好適なスラリは、少な
くとも１％の水酸化アンモニウムを含有するシリカをベ
ースにしたものである。好適な粒子サイズは少なくとも
３０ｎｍである。好適なシリカはキャボット研究所（Ca
bot Laboratories）製のセミスパース（Semispers)ＳＳ
−３１２である。したがって、好適なスラリはポリシリ
コン層及びＢＰＳＧ絶縁層に対して両者共に研磨速度２
５０ｎｍ／ｍｉｎで理想的な研磨を達成できる。両材料
層に対する研磨速度がほぼ理想的なものであれば他のス
ラリを代用できる。研磨速度が相違するといった重大性
は、広い未研磨領域にポリシリコンを残留させたり、Ｂ
ＰＳＧ表面を非平坦にするといった結果を招く。したが
って、水酸化アンモニウムが１％よりも少ないスラリ、
あるいはポリシリコンの除去速度が遅い水酸化カリウム
をベースにしたスラリは、本発明には不適である。
くとも１％の水酸化アンモニウムを含有するシリカをベ
ースにしたものである。好適な粒子サイズは少なくとも
３０ｎｍである。好適なシリカはキャボット研究所（Ca
bot Laboratories）製のセミスパース（Semispers)ＳＳ
−３１２である。したがって、好適なスラリはポリシリ
コン層及びＢＰＳＧ絶縁層に対して両者共に研磨速度２
５０ｎｍ／ｍｉｎで理想的な研磨を達成できる。両材料
層に対する研磨速度がほぼ理想的なものであれば他のス
ラリを代用できる。研磨速度が相違するといった重大性
は、広い未研磨領域にポリシリコンを残留させたり、Ｂ
ＰＳＧ表面を非平坦にするといった結果を招く。したが
って、水酸化アンモニウムが１％よりも少ないスラリ、
あるいはポリシリコンの除去速度が遅い水酸化カリウム
をベースにしたスラリは、本発明には不適である。
【００１９】好適な研磨パッドは、ロデル(Rodel) 社製
ＩＣ−１０００研磨パッドのような硬いものである。研
磨時に有効でないような軟質パッドを用いることの重大
性は、図４のプロフィル測定で表されているように不規
則な表面を残すことである。図５に示す表面粗さにおい
て、硬質パッド及び非選択スラリは、本発明の好適な実
施の形態によって理想的な表面に研磨するのに用いられ
る。図５における表面測定の粗さ形状は、図４に示す表
面測定のものよりも意味重大に平坦である。
ＩＣ−１０００研磨パッドのような硬いものである。研
磨時に有効でないような軟質パッドを用いることの重大
性は、図４のプロフィル測定で表されているように不規
則な表面を残すことである。図５に示す表面粗さにおい
て、硬質パッド及び非選択スラリは、本発明の好適な実
施の形態によって理想的な表面に研磨するのに用いられ
る。図５における表面測定の粗さ形状は、図４に示す表
面測定のものよりも意味重大に平坦である。
【００２０】したがって、本発明による好適な実施の形
態の非選択研磨方法は、研磨工程とウエットエッチング
工程を省くことができ、半導体チップの製造時間やコス
トを低減し、チップ歩留りを向上させる。さらに、好適
な実施の形態の方法によれば、半導体ウエハのＢＰＳＧ
絶縁層を悪化させない。最後に、軟質パッドによる研磨
で生じる表面トポグラフィカルな不規則性は、本発明で
は回避されるか、あるいは最小限に抑えられる。
態の非選択研磨方法は、研磨工程とウエットエッチング
工程を省くことができ、半導体チップの製造時間やコス
トを低減し、チップ歩留りを向上させる。さらに、好適
な実施の形態の方法によれば、半導体ウエハのＢＰＳＧ
絶縁層を悪化させない。最後に、軟質パッドによる研磨
で生じる表面トポグラフィカルな不規則性は、本発明で
は回避されるか、あるいは最小限に抑えられる。
【００２１】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）半導体ウエハ上の絶縁層に通して層間スタッドを
形成する方法において、 ａ）半導体ウエハ上に絶縁材料よりなるコンフォーマル
性の層を形成する工程と、 ｂ）前記絶縁層を通る複数のバイアを形成する工程と、 ｃ）前記複数のバイアを充填して前記コンフォーマル性
の絶縁層の上に導体材料よりなる層を形成する工程と、 ｄ）前記導体材料が前記複数のバイアのみに残るように
して、前記導体層及び前記絶縁層を平坦な表面に化学的
−機械的研磨を行う工程と、を含むことを特徴とする半
導体ウエハの層間スタッド形成方法。 （２）前記（１）に記載の形成方法において、前記化学
的−機械的研磨工程（ｄ）で用いられる研磨剤は、前記
導体層及び前記絶縁層にとって非選択スラリであること
を特徴とする半導体ウエハの層間スタッド形成方法。 （３）前記（２）に記載の形成方法において、前記非選
択スラリはシリカ及び水酸化アンモニウムよりなること
を特徴とする半導体ウエハの層間スタッド形成方法。 （４）前記（３）に記載の形成方法において、前記シリ
カは３０ｎｍよりも大きい粒子サイズのコロイド状シリ
カであることを特徴とする半導体ウエハの層間スタッド
形成方法。 （５）前記（４）に記載の形成方法において、前記水酸
化アンモニウムは少なくとも１％であることを特徴とす
る半導体ウエハの層間スタッド形成方法。 （６）前記（３）に記載の形成方法において、前記導体
材料はポリシリコンであり、前記絶縁材料はＢＰＳＧで
あることを特徴とする半導体ウエハの層間スタッド形成
方法。 （７）前記（６）に記載の形成方法において、前記ポリ
シリコンはドープされたポリシリコンであることを特徴
とする半導体ウエハの層間スタッド形成方法。 （８）前記（７）に記載の形成方法において、前記化学
的−機械的研磨工程（ｄ）の前に、さらに、 Ｃ１）前記ポリシリコンよりなる層からドーパントが前
記半導体ウエハに拡散されるよう、この半導体ウエハを
アニールする工程と、を含むことを特徴とする半導体ウ
エハの層間スタッド形成方法。 （９）前記（６）に記載の形成方法において、前記化学
的−機械的研磨工程（ｄ）の前に、さらに、 Ｃ１）前記ポリシリコン層にドーパントを注入する工程
と、 Ｃ２）前記注入ドーパントが前記半導体ウエハに拡散さ
れるよう、この半導体ウエハをアニールする工程と、を
含むことを特徴とする半導体ウエハの層間スタッド形成
方法。 （１０）半導体ウエハ上のＢＰＳＧ絶縁層に通して層間
スタッドを形成する方法において、 ａ）前記半導体ウエハ上にコンフォーマル性の前記ＢＰ
ＳＧ絶縁層を形成する工程と、 ｂ）前記ＢＰＳＧ絶縁層を通る複数のバイアを形成する
工程と、 ｃ）前記複数のバイアを充填して前記コンフォーマル性
のＢＰＳＧ絶縁層の上にポリシリコン層を形成する工程
と、 ｄ）ポリシリコン・スタッドが前記複数のバイアに残る
ように、ポリシリコン及びＢＰＳＧにとって非選択的な
スラリにより前記ポリシリコン層と前記ＢＰＳＧ絶縁層
を平坦な表面に化学的−機械的研磨を行う工程と、を含
むことを特徴とする半導体ウエハの層間スタッド形成方
法。 （１１）前記（１０）に記載の形成方法において、前記
非選択スラリはシリカ及び少なくとも１％の水酸化アン
モニウムよりなることを特徴とする半導体ウエハの層間
スタッド形成方法。 （１２）前記（３）に記載の形成方法において、前記コ
ロイド状シリカは３０ｎｍよりも大きい粒子サイズを有
することを特徴とする半導体ウエハの層間スタッド形成
方法。 （１３）前記（１０）に記載の形成方法において、前記
ポリシリコンはドープされたポリシリコンであり、前記
化学的−機械的研磨工程（ｄ）の前に、さらに、 Ｃ１）前記ポリシリコン層からドーパントが前記半導体
ウエハに拡散されるよう、この半導体ウエハをアニール
する工程と、を含むことを特徴とする半導体ウエハの層
間スタッド形成方法。 （１４）前記（１０）に記載の形成方法において、前記
化学的−機械的研磨工程（ｄ）の前に、さらに、 Ｃ１）前記ポリシリコン層にドーパントを注入する工程
と、 Ｃ２）前記注入ドーパントが前記半導体ウエハに拡散さ
れるよう、この半導体ウエハをアニールする工程と、を
含むことを特徴とする半導体ウエハの層間スタッド形成
方法。 （１５）半導体ウエハ上のＢＰＳＧ絶縁層に通して層間
スタッドを形成する方法において、 ａ）前記半導体ウエハ上にコンフォーマル性の前記ＢＰ
ＳＧ絶縁層を形成する工程と、 ｂ）前記ＢＰＳＧ絶縁層を通る複数のバイアを形成する
工程と、 ｃ）前記複数のバイアを充填して前記コンフォーマル性
のＢＰＳＧ絶縁層の上にポリシリコン層を形成する工程
と、 ｄ）前記ポリシリコン層からドーパントが前記半導体ウ
エハに拡散されるよう、この半導体ウエハをアニールす
る工程と、 ｅ）ポリシリコン・スタッドが前記複数のバイアに残る
ようにして、少なくとも１％の水酸化アンモニウムと少
なくとも粒子サイズが３０ｎｍのコロイド状シリカより
なるスラリでもって前記ポリシリコン層と前記ＢＰＳＧ
絶縁層を平坦な表面に化学的−機械的研磨を行う工程
と、を含むことを特徴とする半導体ウエハの層間スタッ
ド形成方法。 （１６）前記（１０）に記載の形成方法において、前記
ポリシリコンはドープされたポリシリコンであることを
特徴とする半導体ウエハの層間スタッド形成方法。 （１７）前記（１０）に記載の形成方法において、前記
アニール工程（ｄ）の前に、さらに、 Ｃ１）前記ポリシリコン層にドーパントを注入する工程
と、を含むことを特徴とする半導体ウエハの層間スタッ
ド形成方法。
の事項を開示する。 （１）半導体ウエハ上の絶縁層に通して層間スタッドを
形成する方法において、 ａ）半導体ウエハ上に絶縁材料よりなるコンフォーマル
性の層を形成する工程と、 ｂ）前記絶縁層を通る複数のバイアを形成する工程と、 ｃ）前記複数のバイアを充填して前記コンフォーマル性
の絶縁層の上に導体材料よりなる層を形成する工程と、 ｄ）前記導体材料が前記複数のバイアのみに残るように
して、前記導体層及び前記絶縁層を平坦な表面に化学的
−機械的研磨を行う工程と、を含むことを特徴とする半
導体ウエハの層間スタッド形成方法。 （２）前記（１）に記載の形成方法において、前記化学
的−機械的研磨工程（ｄ）で用いられる研磨剤は、前記
導体層及び前記絶縁層にとって非選択スラリであること
を特徴とする半導体ウエハの層間スタッド形成方法。 （３）前記（２）に記載の形成方法において、前記非選
択スラリはシリカ及び水酸化アンモニウムよりなること
を特徴とする半導体ウエハの層間スタッド形成方法。 （４）前記（３）に記載の形成方法において、前記シリ
カは３０ｎｍよりも大きい粒子サイズのコロイド状シリ
カであることを特徴とする半導体ウエハの層間スタッド
形成方法。 （５）前記（４）に記載の形成方法において、前記水酸
化アンモニウムは少なくとも１％であることを特徴とす
る半導体ウエハの層間スタッド形成方法。 （６）前記（３）に記載の形成方法において、前記導体
材料はポリシリコンであり、前記絶縁材料はＢＰＳＧで
あることを特徴とする半導体ウエハの層間スタッド形成
方法。 （７）前記（６）に記載の形成方法において、前記ポリ
シリコンはドープされたポリシリコンであることを特徴
とする半導体ウエハの層間スタッド形成方法。 （８）前記（７）に記載の形成方法において、前記化学
的−機械的研磨工程（ｄ）の前に、さらに、 Ｃ１）前記ポリシリコンよりなる層からドーパントが前
記半導体ウエハに拡散されるよう、この半導体ウエハを
アニールする工程と、を含むことを特徴とする半導体ウ
エハの層間スタッド形成方法。 （９）前記（６）に記載の形成方法において、前記化学
的−機械的研磨工程（ｄ）の前に、さらに、 Ｃ１）前記ポリシリコン層にドーパントを注入する工程
と、 Ｃ２）前記注入ドーパントが前記半導体ウエハに拡散さ
れるよう、この半導体ウエハをアニールする工程と、を
含むことを特徴とする半導体ウエハの層間スタッド形成
方法。 （１０）半導体ウエハ上のＢＰＳＧ絶縁層に通して層間
スタッドを形成する方法において、 ａ）前記半導体ウエハ上にコンフォーマル性の前記ＢＰ
ＳＧ絶縁層を形成する工程と、 ｂ）前記ＢＰＳＧ絶縁層を通る複数のバイアを形成する
工程と、 ｃ）前記複数のバイアを充填して前記コンフォーマル性
のＢＰＳＧ絶縁層の上にポリシリコン層を形成する工程
と、 ｄ）ポリシリコン・スタッドが前記複数のバイアに残る
ように、ポリシリコン及びＢＰＳＧにとって非選択的な
スラリにより前記ポリシリコン層と前記ＢＰＳＧ絶縁層
を平坦な表面に化学的−機械的研磨を行う工程と、を含
むことを特徴とする半導体ウエハの層間スタッド形成方
法。 （１１）前記（１０）に記載の形成方法において、前記
非選択スラリはシリカ及び少なくとも１％の水酸化アン
モニウムよりなることを特徴とする半導体ウエハの層間
スタッド形成方法。 （１２）前記（３）に記載の形成方法において、前記コ
ロイド状シリカは３０ｎｍよりも大きい粒子サイズを有
することを特徴とする半導体ウエハの層間スタッド形成
方法。 （１３）前記（１０）に記載の形成方法において、前記
ポリシリコンはドープされたポリシリコンであり、前記
化学的−機械的研磨工程（ｄ）の前に、さらに、 Ｃ１）前記ポリシリコン層からドーパントが前記半導体
ウエハに拡散されるよう、この半導体ウエハをアニール
する工程と、を含むことを特徴とする半導体ウエハの層
間スタッド形成方法。 （１４）前記（１０）に記載の形成方法において、前記
化学的−機械的研磨工程（ｄ）の前に、さらに、 Ｃ１）前記ポリシリコン層にドーパントを注入する工程
と、 Ｃ２）前記注入ドーパントが前記半導体ウエハに拡散さ
れるよう、この半導体ウエハをアニールする工程と、を
含むことを特徴とする半導体ウエハの層間スタッド形成
方法。 （１５）半導体ウエハ上のＢＰＳＧ絶縁層に通して層間
スタッドを形成する方法において、 ａ）前記半導体ウエハ上にコンフォーマル性の前記ＢＰ
ＳＧ絶縁層を形成する工程と、 ｂ）前記ＢＰＳＧ絶縁層を通る複数のバイアを形成する
工程と、 ｃ）前記複数のバイアを充填して前記コンフォーマル性
のＢＰＳＧ絶縁層の上にポリシリコン層を形成する工程
と、 ｄ）前記ポリシリコン層からドーパントが前記半導体ウ
エハに拡散されるよう、この半導体ウエハをアニールす
る工程と、 ｅ）ポリシリコン・スタッドが前記複数のバイアに残る
ようにして、少なくとも１％の水酸化アンモニウムと少
なくとも粒子サイズが３０ｎｍのコロイド状シリカより
なるスラリでもって前記ポリシリコン層と前記ＢＰＳＧ
絶縁層を平坦な表面に化学的−機械的研磨を行う工程
と、を含むことを特徴とする半導体ウエハの層間スタッ
ド形成方法。 （１６）前記（１０）に記載の形成方法において、前記
ポリシリコンはドープされたポリシリコンであることを
特徴とする半導体ウエハの層間スタッド形成方法。 （１７）前記（１０）に記載の形成方法において、前記
アニール工程（ｄ）の前に、さらに、 Ｃ１）前記ポリシリコン層にドーパントを注入する工程
と、を含むことを特徴とする半導体ウエハの層間スタッ
ド形成方法。
【図１】本発明の好適な実施の形態によるアレイ領域に
開口部（バイア）を形成するための半導体チップを示す
断面図である。
開口部（バイア）を形成するための半導体チップを示す
断面図である。
【図２】本発明の好適な実施の形態によるポリシリコン
付着後の図１の半導体チップを示す断面図である。
付着後の図１の半導体チップを示す断面図である。
【図３】金属スタッド用のバイアを形成後の半導体チッ
プを示す断面図である。
プを示す断面図である。
【図４】化学的−機械的研磨仕上げ用に軟質パッドを用
いて平坦化した表面の粗さ測定グラフである。
いて平坦化した表面の粗さ測定グラフである。
【図５】本発明の好適な実施の形態による化学的−機械
的研磨後の図４と同様な表面の粗さ測定グラフである。
的研磨後の図４と同様な表面の粗さ測定グラフである。
１００ 半導体ウエハ又は基板 １０２，１０４ 電界効果トランジスタ（ＦＥＴ）のゲ
ート １０６，１０８ 電界効果トランジスタ（ＦＥＴ）の配
線 １１２ ＷＳｉ2 層 １１４ Ｓｉ3 Ｎ4 層 １１６ エッチ・ストッパ層 １２０ ＢＰＳＧ絶縁層 １２４ ポリシリコン層 １２６ 拡散部 １３０，１３２ ポリシリコン・スタッド（層間スタッ
ド）
ート １０６，１０８ 電界効果トランジスタ（ＦＥＴ）の配
線 １１２ ＷＳｉ2 層 １１４ Ｓｉ3 Ｎ4 層 １１６ エッチ・ストッパ層 １２０ ＢＰＳＧ絶縁層 １２４ ポリシリコン層 １２６ 拡散部 １３０，１３２ ポリシリコン・スタッド（層間スタッ
ド）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デヴィッド・マーク・ドバジンスキー アメリカ合衆国 12583 ニューヨーク州 ホープウェル ジャンクション シェナ ンドー ロード 29 (72)発明者 ジェフリー・ピーター・ガンビノ アメリカ合衆国 06755 コネティカット 州 ゲイローズヴィル ウェバタック ロ ード 12 (72)発明者 マーク・アンソニー・ジャソ アメリカ合衆国 10598 ニューヨーク州 ヨークタウン ハイツ ウィプアウィル ロード 163
Claims (17)
- 【請求項１】半導体ウエハ上の絶縁層に通して層間スタ
ッドを形成する方法において、 ａ）半導体ウエハ上に絶縁材料よりなるコンフォーマル
性の層を形成する工程と、 ｂ）前記絶縁層を通る複数のバイアを形成する工程と、 ｃ）前記複数のバイアを充填して前記コンフォーマル性
の絶縁層の上に導体材料よりなる層を形成する工程と、 ｄ）前記導体材料が前記複数のバイアのみに残るように
して、前記導体層及び前記絶縁層を平坦な表面に化学的
−機械的研磨を行う工程と、を含むことを特徴とする半
導体ウエハの層間スタッド形成方法。 - 【請求項２】請求項１に記載の形成方法において、前記
化学的−機械的研磨工程（ｄ）で用いられる研磨剤は、
前記導体層及び前記絶縁層にとって非選択スラリである
ことを特徴とする半導体ウエハの層間スタッド形成方
法。 - 【請求項３】請求項２に記載の形成方法において、前記
非選択スラリはシリカ及び水酸化アンモニウムよりなる
ことを特徴とする半導体ウエハの層間スタッド形成方
法。 - 【請求項４】請求項３に記載の形成方法において、前記
シリカは３０ｎｍよりも大きい粒子サイズのコロイド状
シリカであることを特徴とする半導体ウエハの層間スタ
ッド形成方法。 - 【請求項５】請求項４に記載の形成方法において、前記
水酸化アンモニウムは少なくとも１％であることを特徴
とする半導体ウエハの層間スタッド形成方法。 - 【請求項６】請求項３に記載の形成方法において、前記
導体材料はポリシリコンであり、前記絶縁材料はＢＰＳ
Ｇであることを特徴とする半導体ウエハの層間スタッド
形成方法。 - 【請求項７】請求項６に記載の形成方法において、前記
ポリシリコンはドープされたポリシリコンであることを
特徴とする半導体ウエハの層間スタッド形成方法。 - 【請求項８】請求項７に記載の形成方法において、前記
化学的−機械的研磨工程（ｄ）の前に、さらに、 Ｃ１）前記ポリシリコンよりなる層からドーパントが前
記半導体ウエハに拡散されるよう、この半導体ウエハを
アニールする工程と、を含むことを特徴とする半導体ウ
エハの層間スタッド形成方法。 - 【請求項９】請求項６に記載の形成方法において、前記
化学的−機械的研磨工程（ｄ）の前に、さらに、 Ｃ１）前記ポリシリコン層にドーパントを注入する工程
と、 Ｃ２）前記注入ドーパントが前記半導体ウエハに拡散さ
れるよう、この半導体ウエハをアニールする工程と、を
含むことを特徴とする半導体ウエハの層間スタッド形成
方法。 - 【請求項１０】半導体ウエハ上のＢＰＳＧ絶縁層に通し
て層間スタッドを形成する方法において、 ａ）前記半導体ウエハ上にコンフォーマル性の前記ＢＰ
ＳＧ絶縁層を形成する工程と、 ｂ）前記ＢＰＳＧ絶縁層を通る複数のバイアを形成する
工程と、 ｃ）前記複数のバイアを充填して前記コンフォーマル性
のＢＰＳＧ絶縁層の上にポリシリコン層を形成する工程
と、 ｄ）ポリシリコン・スタッドが前記複数のバイアに残る
ように、ポリシリコン及びＢＰＳＧにとって非選択的な
スラリにより前記ポリシリコン層と前記ＢＰＳＧ層を平
坦な表面に化学的−機械的研磨を行う工程と、を含むこ
とを特徴とする半導体ウエハの層間スタッド形成方法。 - 【請求項１１】請求項１０に記載の形成方法において、
前記非選択スラリはシリカ及び少なくとも１％の水酸化
アンモニウムよりなることを特徴とする半導体ウエハの
層間スタッド形成方法。 - 【請求項１２】請求項３に記載の形成方法において、前
記コロイド状シリカは３０ｎｍよりも大きい粒子サイズ
を有することを特徴とする半導体ウエハの層間スタッド
形成方法。 - 【請求項１３】請求項１０に記載の形成方法において、
前記ポリシリコンはドープされたポリシリコンであり、
前記化学的−機械的研磨工程（ｄ）の前に、さらに、 Ｃ１）前記ポリシリコン層からドーパントが前記半導体
ウエハに拡散されるよう、この半導体ウエハをアニール
する工程と、を含むことを特徴とする半導体ウエハの層
間スタッド形成方法。 - 【請求項１４】請求項１０に記載の形成方法において、
前記化学的−機械的研磨工程（ｄ）の前に、さらに、 Ｃ１）前記ポリシリコン層にドーパントを注入する工程
と、 Ｃ２）前記注入ドーパントが前記半導体ウエハに拡散さ
れるよう、この半導体ウエハをアニールする工程と、を
含むことを特徴とする半導体ウエハの層間スタッド形成
方法。 - 【請求項１５】半導体ウエハ上のＢＰＳＧ絶縁層に通し
て層間スタッドを形成する方法において、 ａ）前記半導体ウエハ上にコンフォーマル性の前記ＢＰ
ＳＧ絶縁層を形成する工程と、 ｂ）前記ＢＰＳＧ絶縁層を通る複数のバイアを形成する
工程と、 ｃ）前記複数のバイアを充填して前記コンフォーマル性
のＢＰＳＧ絶縁層の上にポリシリコン層を形成する工程
と、 ｄ）前記ポリシリコン層からドーパントが前記半導体ウ
エハに拡散されるよう、この半導体ウエハをアニールす
る工程と、 ｅ）ポリシリコン・スタッドが前記複数のバイアに残る
ようにして、少なくとも１％の水酸化アンモニウムと少
なくとも粒子サイズが３０ｎｍのコロイド状シリカより
なるスラリでもって前記ポリシリコン層と前記ＢＰＳＧ
絶縁層を平坦な表面に化学的−機械的研磨を行う工程
と、を含むことを特徴とする半導体ウエハの層間スタッ
ド形成方法。 - 【請求項１６】請求項１０に記載の形成方法において、
前記ポリシリコンはドープされたポリシリコンであるこ
とを特徴とする半導体ウエハの層間スタッド形成方法。 - 【請求項１７】請求項１０に記載の形成方法において、
前記アニール工程（ｄ）の前に、さらに、 Ｃ１）前記ポリシリコン層にドーパントを注入する工程
と、を含むことを特徴とする半導体ウエハの層間スタッ
ド形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/557,224 US5885899A (en) | 1995-11-14 | 1995-11-14 | Method of chemically mechanically polishing an electronic component using a non-selective ammonium hydroxide slurry |
| US08/557224 | 1995-11-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186237A true JPH09186237A (ja) | 1997-07-15 |
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Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27458096A Expired - Fee Related JP3315605B2 (ja) | 1995-11-14 | 1996-10-17 | 半導体ウエハの層間スタッド形成方法 |
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| JP (1) | JP3315605B2 (ja) |
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| DE (1) | DE69618548T2 (ja) |
| TW (1) | TW349243B (ja) |
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