JPH09186596A - 電圧増幅器 - Google Patents
電圧増幅器Info
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- JPH09186596A JPH09186596A JP8319589A JP31958996A JPH09186596A JP H09186596 A JPH09186596 A JP H09186596A JP 8319589 A JP8319589 A JP 8319589A JP 31958996 A JP31958996 A JP 31958996A JP H09186596 A JPH09186596 A JP H09186596A
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- 238000010276 construction Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
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- Amplifiers (AREA)
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Abstract
(57)【要約】
【課題】 転送特性の線形性が出力電圧の変化範囲の限
度近傍でも改善される電圧増幅器を提供する。 【解決手段】 この発明は、それぞれが抵抗性負荷を備
える２つのブランチにより、正の電源端子（ＶＣＣ）に
接続されるコレクタを有する、差動対として配列される
２つのトランジスタ（Ｑ１，Ｑ２）を具えた電圧増幅器
ＡＤに関するもので、ブランチの１つが直列に配列され
た少なくとも２つの抵抗性要素（Ｒ２１，Ｒ２２）を具
えるとともに、電流源と直列に配列された抵抗性要素
（Ｒ３）を備える第３ブランチと、回路の異なったノー
ドの電位を比較し、それによって第２ブランチの抵抗性
負荷の部分に供給される電流に第１および第２電流（Ｉ
Ｏ，ＩＯ′）を付加する比較手段とを具える。これらの
電流は入力電圧（Ｖin）の関数としての出力電圧（Ｖ
out ）の変化の非線形性を整流する。
度近傍でも改善される電圧増幅器を提供する。 【解決手段】 この発明は、それぞれが抵抗性負荷を備
える２つのブランチにより、正の電源端子（ＶＣＣ）に
接続されるコレクタを有する、差動対として配列される
２つのトランジスタ（Ｑ１，Ｑ２）を具えた電圧増幅器
ＡＤに関するもので、ブランチの１つが直列に配列され
た少なくとも２つの抵抗性要素（Ｒ２１，Ｒ２２）を具
えるとともに、電流源と直列に配列された抵抗性要素
（Ｒ３）を備える第３ブランチと、回路の異なったノー
ドの電位を比較し、それによって第２ブランチの抵抗性
負荷の部分に供給される電流に第１および第２電流（Ｉ
Ｏ，ＩＯ′）を付加する比較手段とを具える。これらの
電流は入力電圧（Ｖin）の関数としての出力電圧（Ｖ
out ）の変化の非線形性を整流する。
Description
【０００１】
【発明の属する技術分野】この発明は、入力電圧を受信
し出力電圧を供給する電圧増幅器であって、差動対とし
て配列された第１および第２トランジスタを含む増幅段
を具え、第１トランジスタのベースが入力電圧を受信さ
せられ、第２トランジスタのベースが前記入力電圧と反
対符号の電圧を受信させられ、第１トランジスタのコレ
クタが抵抗性負荷を具える第１ブランチにより正の電源
端子に接続され、出力電圧を供給させられる第２トラン
ジスタのコレクタが抵抗性負荷を具える第２ブランチに
より正の電源端子に接続される電圧増幅器に関するもの
である。
し出力電圧を供給する電圧増幅器であって、差動対とし
て配列された第１および第２トランジスタを含む増幅段
を具え、第１トランジスタのベースが入力電圧を受信さ
せられ、第２トランジスタのベースが前記入力電圧と反
対符号の電圧を受信させられ、第１トランジスタのコレ
クタが抵抗性負荷を具える第１ブランチにより正の電源
端子に接続され、出力電圧を供給させられる第２トラン
ジスタのコレクタが抵抗性負荷を具える第２ブランチに
より正の電源端子に接続される電圧増幅器に関するもの
である。
【０００２】
【従来の技術】この種電圧増幅器は米国特許第４，９０
４，９５２号に公知である。この公知の電圧増幅器は良
好な周波数動作を有するうちは強力な電圧利得を提供す
る。
４，９５２号に公知である。この公知の電圧増幅器は良
好な周波数動作を有するうちは強力な電圧利得を提供す
る。
【０００３】
【発明が解決しようとする課題】しかしながら、その転
送特性が出力電圧の変化範囲の限度近傍では線形性を消
失するということがわかってきた。さらに回路の２つの
電源電位の間に最低３つのトランジスタ段がある時は、
この変化の範囲は必然的に削減され、これは“低電圧”
適用の場合大きな欠陥を提供する。
送特性が出力電圧の変化範囲の限度近傍では線形性を消
失するということがわかってきた。さらに回路の２つの
電源電位の間に最低３つのトランジスタ段がある時は、
この変化の範囲は必然的に削減され、これは“低電圧”
適用の場合大きな欠陥を提供する。
【０００４】本発明の目的は、回路の２つの電源電位間
に限られた数のトランジスタ段が使用されても、転送特
性の線形性が出力電圧変化範囲の限度近傍でも改善され
る電圧増幅器を提供して上述の欠点を取り除かんとする
ものである。
に限られた数のトランジスタ段が使用されても、転送特
性の線形性が出力電圧変化範囲の限度近傍でも改善され
る電圧増幅器を提供して上述の欠点を取り除かんとする
ものである。
【０００５】
【課題を解決するための手段】この目的を達成するた
め、本発明の冒頭のパラグラフに記載された種類の電圧
増幅器は、第２ブランチが正の電源端子と第２トランジ
スタのコレクタ間に少なくとも第１中間ノードを有する
少なくとも２つの直列配列の抵抗性要素により構成さ
れ、前記電圧増幅器が電流源と直列に配列される抵抗性
要素を具える第３ブランチを備え、当該第３ブランチが
正の電源端子と負の電源端子間に配列され、抵抗性要素
と電流源間に第２中間ノードを特色づけるとともに、前
記電圧増幅器が、一方では第２中間ノードの電位を第１
トランジスタのコレクタ電位と、他方では第２中間ノー
ドの電位を第２トランジスタのコレクタ電位と比較する
手段、および第１トランジスタのコレクタ電位が第２中
間ノードの電位以下に降下する時には次第に零に削減さ
れる第１電流を、第２トランジスタのコレクタ電位が第
２中間ノードの電位を越す時には次第に零に削減される
第２電流を、それぞれ第２ブランチの抵抗性負荷の部分
に供給される電流に加算する手段を備える、ことを特徴
とするものである。
め、本発明の冒頭のパラグラフに記載された種類の電圧
増幅器は、第２ブランチが正の電源端子と第２トランジ
スタのコレクタ間に少なくとも第１中間ノードを有する
少なくとも２つの直列配列の抵抗性要素により構成さ
れ、前記電圧増幅器が電流源と直列に配列される抵抗性
要素を具える第３ブランチを備え、当該第３ブランチが
正の電源端子と負の電源端子間に配列され、抵抗性要素
と電流源間に第２中間ノードを特色づけるとともに、前
記電圧増幅器が、一方では第２中間ノードの電位を第１
トランジスタのコレクタ電位と、他方では第２中間ノー
ドの電位を第２トランジスタのコレクタ電位と比較する
手段、および第１トランジスタのコレクタ電位が第２中
間ノードの電位以下に降下する時には次第に零に削減さ
れる第１電流を、第２トランジスタのコレクタ電位が第
２中間ノードの電位を越す時には次第に零に削減される
第２電流を、それぞれ第２ブランチの抵抗性負荷の部分
に供給される電流に加算する手段を備える、ことを特徴
とするものである。
【０００６】本発明の特に好適な実施態様は、一方では
第２中間ノードの電位を第１トランジスタのコレクタ電
位と、他方では第２中間ノードの電位を第２トランジス
タのコレクタ電位と比較する手段が、それぞれ差動対と
して配列された第３および第４トランジスタと差動対と
して配列された第５および第６トランジスタとを具え、
第３トランジスタのベースが第１トランジスタのコレク
タに接続され、第４トランジスタのベースが第２中間ノ
ードに接続され、第５トランジスタのベースが第２トラ
ンジスタのコレクタに接続され、第６トランジスタのベ
ースが第２中間ノードに接続され、第３および第６トラ
ンジスタのコレクタが第１中間ノードに接続されること
を特徴とするものである。
第２中間ノードの電位を第１トランジスタのコレクタ電
位と、他方では第２中間ノードの電位を第２トランジス
タのコレクタ電位と比較する手段が、それぞれ差動対と
して配列された第３および第４トランジスタと差動対と
して配列された第５および第６トランジスタとを具え、
第３トランジスタのベースが第１トランジスタのコレク
タに接続され、第４トランジスタのベースが第２中間ノ
ードに接続され、第５トランジスタのベースが第２トラ
ンジスタのコレクタに接続され、第６トランジスタのベ
ースが第２中間ノードに接続され、第３および第６トラ
ンジスタのコレクタが第１中間ノードに接続されること
を特徴とするものである。
【０００７】付加的複数の差動対が前述のごとく前記増
幅段と並列に配列され、かくて増幅器は回路の２つの電
源端子間に限られた数のトランジスタ段を有し、一方種
々のトランジスタ端子における電圧降下の総和は結果と
してまた制限され、このことは増幅器をして特に“低電
圧”適用を適切ならしめる。
幅段と並列に配列され、かくて増幅器は回路の２つの電
源端子間に限られた数のトランジスタ段を有し、一方種
々のトランジスタ端子における電圧降下の総和は結果と
してまた制限され、このことは増幅器をして特に“低電
圧”適用を適切ならしめる。
【０００８】本発明の変形として増幅器の利得を著しく
修正することなく比較閾値の制御を導入することが可能
で、この場合出力電圧の補正の効果は出力電圧が非線形
で変化する変化範囲のみに制限される。
修正することなく比較閾値の制御を導入することが可能
で、この場合出力電圧の補正の効果は出力電圧が非線形
で変化する変化範囲のみに制限される。
【０００９】かかる電圧増幅器は、正の電源端子と第１
中間ノード間抵抗性要素および第３ブランチに具えられ
た抵抗性要素がほぼ同じ値を有し、第３ブランチに具え
られた電流源により供給される電流が第２トランジスタ
を流れる電流の最大値とほぼ同じ値を有することを特徴
とするものである。
中間ノード間抵抗性要素および第３ブランチに具えられ
た抵抗性要素がほぼ同じ値を有し、第３ブランチに具え
られた電流源により供給される電流が第２トランジスタ
を流れる電流の最大値とほぼ同じ値を有することを特徴
とするものである。
【００１０】本発明の他の実施態様にかかる電圧増幅器
は、第１中間ノードと正の電源端子間抵抗性要素が第１
中間ノードと第２トランジスタのコレクタ間抵抗性要素
の値よりより低い値を有することを特徴とするものであ
る。
は、第１中間ノードと正の電源端子間抵抗性要素が第１
中間ノードと第２トランジスタのコレクタ間抵抗性要素
の値よりより低い値を有することを特徴とするものであ
る。
【００１１】増幅段の正規の動作電流に付加される、１
つの又は複数の付加差動対により付加される電流が流れ
る抵抗性負荷の部分は制限されるから、付加差動対によ
り付加される電流により引きおこされる電圧降下はかく
て簡単な補正効果に制限される。
つの又は複数の付加差動対により付加される電流が流れ
る抵抗性負荷の部分は制限されるから、付加差動対によ
り付加される電流により引きおこされる電圧降下はかく
て簡単な補正効果に制限される。
【００１２】本発明にかかる増幅器は、入力電圧の変化
のより大きな範囲にわたり改善された線形性を備える転
送特性の利点を有するのみならず、増幅器の出力電圧が
それら自身が差動ではない複数の基準電圧の領域と比較
されるＡ／Ｄ変換器型の応用の場合に特に適切とされる
簡単なまた差動ではない出力信号を供給する利点も有す
る。
のより大きな範囲にわたり改善された線形性を備える転
送特性の利点を有するのみならず、増幅器の出力電圧が
それら自身が差動ではない複数の基準電圧の領域と比較
されるＡ／Ｄ変換器型の応用の場合に特に適切とされる
簡単なまた差動ではない出力信号を供給する利点も有す
る。
【００１３】本発明はかくてまた、デジタル出力信号に
変換されるべき差動性のアナログ入力電圧を受信せんと
するＡ／Ｄ変換器であって、以下の構成：アナログ入力
電圧を受信しアナログ出力電圧を供給せんとする入力増
幅器と；複数の抵抗がそれらの中間ノードで複数の基準
電圧を供給せんとする、正のおよび負の電源端子間に配
列される抵抗ラダーと；各比較器が入力増幅器の出力電
圧と前記複数の基準電圧の１つとの間の比較を実行せん
とする比較段と；複数の前記比較の結果を記憶せんとす
るメモリ段と；該メモリ段に記憶された情報を受信し変
換器のデジタル出力信号を供給せんとする２進エンコー
ダと；を具えるＡ／Ｄ変換器において、前記入力増幅器
がこれまで説明してきたような増幅器であることを特徴
とするＡ／Ｄ変換器に関するものである。
変換されるべき差動性のアナログ入力電圧を受信せんと
するＡ／Ｄ変換器であって、以下の構成：アナログ入力
電圧を受信しアナログ出力電圧を供給せんとする入力増
幅器と；複数の抵抗がそれらの中間ノードで複数の基準
電圧を供給せんとする、正のおよび負の電源端子間に配
列される抵抗ラダーと；各比較器が入力増幅器の出力電
圧と前記複数の基準電圧の１つとの間の比較を実行せん
とする比較段と；複数の前記比較の結果を記憶せんとす
るメモリ段と；該メモリ段に記憶された情報を受信し変
換器のデジタル出力信号を供給せんとする２進エンコー
ダと；を具えるＡ／Ｄ変換器において、前記入力増幅器
がこれまで説明してきたような増幅器であることを特徴
とするＡ／Ｄ変換器に関するものである。
【００１４】
【発明の実施の形態】以下添付図面を参照し実施例によ
り本発明の実施の形態を詳細に説明する。図１は本発明
にかかる電圧増幅器ＡＤを線図的に示す。２つのトラン
ジスタＱ１およびＱ２が差動対として配置され：トラン
ジスタＱ１のエミッタは抵抗の端子の１つに接続され、
一方トランジスタＱ２のエミッタは同じ抵抗の他の端子
に接続されている。２つのエミッタの各々は電流源Ｉ１
の一方の端子に接続され、一方前記電流源の他の端子は
ＧＮＤと称せられる負の電源端子に接続されている。ト
ランジスタＱ１のベースはＶinと称せられる電圧増幅器
の入力電圧を受信し、一方トランジスタＱ２のベースは
−Ｖinと称せられる反対符号の前記入力電圧を受信す
る。第１トランジスタＱ１のコレクタはＶＣＣと称せら
れる正の電源端子へ抵抗性負荷を具える第１ブランチ
（branch) により接続され、一方Ｖout と称せられる出
力電圧を供給する第２トランジスタＱ２のコレクタは正
の電源端子ＶＣＣへ抵抗性負荷を具える第２ブランチに
より接続されている。第１ブランチは抵抗性要素Ｒ１に
より形成され、第２ブランチはＲ２１およびＲ２２と称
せられる少なくとも２つの抵抗性要素により形成され、
それら要素は直列に配列され、正の電源端子ＶＣＣと第
２トランジスタＱ２のコレクタ間にＮＩと称せられる少
なくとも第１中間ノードを有している。
り本発明の実施の形態を詳細に説明する。図１は本発明
にかかる電圧増幅器ＡＤを線図的に示す。２つのトラン
ジスタＱ１およびＱ２が差動対として配置され：トラン
ジスタＱ１のエミッタは抵抗の端子の１つに接続され、
一方トランジスタＱ２のエミッタは同じ抵抗の他の端子
に接続されている。２つのエミッタの各々は電流源Ｉ１
の一方の端子に接続され、一方前記電流源の他の端子は
ＧＮＤと称せられる負の電源端子に接続されている。ト
ランジスタＱ１のベースはＶinと称せられる電圧増幅器
の入力電圧を受信し、一方トランジスタＱ２のベースは
−Ｖinと称せられる反対符号の前記入力電圧を受信す
る。第１トランジスタＱ１のコレクタはＶＣＣと称せら
れる正の電源端子へ抵抗性負荷を具える第１ブランチ
（branch) により接続され、一方Ｖout と称せられる出
力電圧を供給する第２トランジスタＱ２のコレクタは正
の電源端子ＶＣＣへ抵抗性負荷を具える第２ブランチに
より接続されている。第１ブランチは抵抗性要素Ｒ１に
より形成され、第２ブランチはＲ２１およびＲ２２と称
せられる少なくとも２つの抵抗性要素により形成され、
それら要素は直列に配列され、正の電源端子ＶＣＣと第
２トランジスタＱ２のコレクタ間にＮＩと称せられる少
なくとも第１中間ノードを有している。
【００１５】電圧増幅器ＡＤは電流源Ｉ３と直列に配列
された抵抗性要素Ｒ３を具えた第３ブランチを備え、そ
の第３ブランチは正の電源端子ＶＣＣと負の電源端子Ｇ
ＮＤ間に配列され、抵抗性要素Ｒ３と電流源Ｉ３間に第
２中間ノードを特色づけている。電圧増幅器はまた、一
方ではＶref と称せられる第２中間ノードの電位を第１
トランジスタＱ１のコレクタ電位と、他方では第２中間
ノードの電位を第２トランジスタＱ２のコレクタ電位と
比較するための手段１０と手段１１とを備えている。こ
れら手段は、ＶＣ１と称せられる第１トランジスタＱ１
のコレクタ電位がＶref 以下に落ちる時には次第に零に
削減される第１電流ＩＯを、ＶＣ２と称せられる第２ト
ランジスタＱ２のコレクタ電位がＶref を越える時には
次第に零に削減される第２電流ＩＯ′を第２ブランチの
抵抗性負荷の部分に供給される電流に付加させる。
された抵抗性要素Ｒ３を具えた第３ブランチを備え、そ
の第３ブランチは正の電源端子ＶＣＣと負の電源端子Ｇ
ＮＤ間に配列され、抵抗性要素Ｒ３と電流源Ｉ３間に第
２中間ノードを特色づけている。電圧増幅器はまた、一
方ではＶref と称せられる第２中間ノードの電位を第１
トランジスタＱ１のコレクタ電位と、他方では第２中間
ノードの電位を第２トランジスタＱ２のコレクタ電位と
比較するための手段１０と手段１１とを備えている。こ
れら手段は、ＶＣ１と称せられる第１トランジスタＱ１
のコレクタ電位がＶref 以下に落ちる時には次第に零に
削減される第１電流ＩＯを、ＶＣ２と称せられる第２ト
ランジスタＱ２のコレクタ電位がＶref を越える時には
次第に零に削減される第２電流ＩＯ′を第２ブランチの
抵抗性負荷の部分に供給される電流に付加させる。
【００１６】図２は本発明の好適な実施例にかかる電圧
増幅器ＡＤを線図的に示している。増幅段の構成と抵抗
性負荷を具えるブランチは図１を参照して説明されたそ
れらと同じである。手段１０と１１の実施例もまた示さ
れており：これら手段はそれぞれ差動対として配列され
る第３トランジスタＱ３と第４トランジスタＱ４および
差動対として配列される第５トランジスタＱ５と第６ト
ランジスタＱ６を具えている。第３トランジスタＱ３の
ベースは第１トランジスタＱ１のコレクタに接続され、
第４トランジスタＱ４のベースは第２中間ノードに接続
され、第５トランジスタＱ５のベースは第２トランジス
タＱ２のコレクタに接続され、第６トランジスタＱ６の
ベースは第２中間ノードに接続されている。第３および
第６トランジスタＱ３とＱ６のコレクタは第１中間ノー
ドＮＩに接続され、第４および第５トランジスタＱ４と
Ｑ５のコレクタは正の電源端子ＶＣＣに接続されてい
る。
増幅器ＡＤを線図的に示している。増幅段の構成と抵抗
性負荷を具えるブランチは図１を参照して説明されたそ
れらと同じである。手段１０と１１の実施例もまた示さ
れており：これら手段はそれぞれ差動対として配列され
る第３トランジスタＱ３と第４トランジスタＱ４および
差動対として配列される第５トランジスタＱ５と第６ト
ランジスタＱ６を具えている。第３トランジスタＱ３の
ベースは第１トランジスタＱ１のコレクタに接続され、
第４トランジスタＱ４のベースは第２中間ノードに接続
され、第５トランジスタＱ５のベースは第２トランジス
タＱ２のコレクタに接続され、第６トランジスタＱ６の
ベースは第２中間ノードに接続されている。第３および
第６トランジスタＱ３とＱ６のコレクタは第１中間ノー
ドＮＩに接続され、第４および第５トランジスタＱ４と
Ｑ５のコレクタは正の電源端子ＶＣＣに接続されてい
る。
【００１７】この実施例では、抵抗性要素Ｒ２１と第３
ブランチに具えられる抵抗性要素Ｒ３は同じ値を有し、
電流源Ｉ３により供給される電流は第２トランジスタＱ
２を流れる電流の最大値にほぼ等しい値を有し、それは
２Ｉ１の程度である。さらに、抵抗性要素Ｒ２１は抵抗
性要素Ｒ２２の値よりより低い値を有している。Ｒ２１
はＲ２１の端子での電圧降下のみが出力電圧Ｖout にお
ける調整的効果を有するようＲ２２／１０より低く選択
される。増幅器動作の対称のため、第１ブランチＲ１の
抵抗性負荷の値は第２ブランチの抵抗性負荷を構成する
抵抗性要素Ｒ２１とＲ２２の値の和に等しい。
ブランチに具えられる抵抗性要素Ｒ３は同じ値を有し、
電流源Ｉ３により供給される電流は第２トランジスタＱ
２を流れる電流の最大値にほぼ等しい値を有し、それは
２Ｉ１の程度である。さらに、抵抗性要素Ｒ２１は抵抗
性要素Ｒ２２の値よりより低い値を有している。Ｒ２１
はＲ２１の端子での電圧降下のみが出力電圧Ｖout にお
ける調整的効果を有するようＲ２２／１０より低く選択
される。増幅器動作の対称のため、第１ブランチＲ１の
抵抗性負荷の値は第２ブランチの抵抗性負荷を構成する
抵抗性要素Ｒ２１とＲ２２の値の和に等しい。
【００１８】増幅器ＡＤ動作のよりよい理解のため、図
３から図７はその入力電圧の関数としてのこの増幅器の
種々の信号の変化を示す。
３から図７はその入力電圧の関数としてのこの増幅器の
種々の信号の変化を示す。
【００１９】図３は増幅器ＡＤの入力電圧Ｖinの関数と
しての電位ＶＣ１とＶＣ２の変化を示す。図４と図５は
増幅器ＡＤの入力電圧Ｖinの関数としての、この場合Ｒ
２１である抵抗性負荷の部分に加えられる第１および第
２電流ＩＯとＩＯ′それぞれの変化を示す。図６は増幅
器ＡＤの入力電圧Ｖinの関数としての抵抗性負荷Ｒ２１
の前記部分における全電流の変化を示す。曲線ＩＲ２１
０は手段１０と１１が存在しない場合、すなわち従来の
差動対の場合の第２ブランチを流れるであろう電流を示
す。破線の曲線は第１には電流ＩＯのの最大値が電流Ｉ
Ｒ２１０に加算された場合、第２には電流ＩＯ′の最大
値が前に得られた電流に加算された場合に、抵抗性負荷
Ｒ２１の部分を流れるであろう電流を示している。図７
は本発明にかかる増幅器の入力電圧Ｖinの関数としての
出力電圧の変化を太い実線で示し、一方細い実線は従来
差動対の出力電圧の変化を示している。ここで図３から
図６の縦軸と平行な破線はそれぞれ対応するＶin電圧で
あり、図７と図８の縦軸と平行な破線と点線はそれぞれ
対応するＶin電圧である。
しての電位ＶＣ１とＶＣ２の変化を示す。図４と図５は
増幅器ＡＤの入力電圧Ｖinの関数としての、この場合Ｒ
２１である抵抗性負荷の部分に加えられる第１および第
２電流ＩＯとＩＯ′それぞれの変化を示す。図６は増幅
器ＡＤの入力電圧Ｖinの関数としての抵抗性負荷Ｒ２１
の前記部分における全電流の変化を示す。曲線ＩＲ２１
０は手段１０と１１が存在しない場合、すなわち従来の
差動対の場合の第２ブランチを流れるであろう電流を示
す。破線の曲線は第１には電流ＩＯのの最大値が電流Ｉ
Ｒ２１０に加算された場合、第２には電流ＩＯ′の最大
値が前に得られた電流に加算された場合に、抵抗性負荷
Ｒ２１の部分を流れるであろう電流を示している。図７
は本発明にかかる増幅器の入力電圧Ｖinの関数としての
出力電圧の変化を太い実線で示し、一方細い実線は従来
差動対の出力電圧の変化を示している。ここで図３から
図６の縦軸と平行な破線はそれぞれ対応するＶin電圧で
あり、図７と図８の縦軸と平行な破線と点線はそれぞれ
対応するＶin電圧である。
【００２０】Ｖinが負で絶対値が大きい時は、トランジ
スタＱ１は殆どターンオン（turn on)せず、一方トラン
ジスタＱ２は完全にターンオンする。第１ブランチの電
流はかくて非常に低く、一方第２ブランチの電流は著し
い。かくて抵抗性要素Ｒ１の電圧降下は無視できる程度
で、一方抵抗性要素Ｒ２１とＲ２２の電圧降下は著し
い。図３はその時ＶＣ１がＶref より実質的に大きいこ
とを示している。トランジスタＱ４はかくてほとんどタ
ーンオンせず、一方トランジスタＱ３は完全にターンオ
ンし、電流ＩＯが抵抗Ｒ２１を介して流れる。Ｖref が
ＶＣ２より実質的により大きい時は、トランジスタＱ５
はほとんどターンオンせず、一方トランジスタＱ６は完
全にターンオンし、付加電流ＩＯ′が抵抗Ｒ２１を介し
て流れる。抵抗Ｒ２１を介して流れる全電流ＩＲ２１は
図６に示されている。第２ブランチを流れる電流がその
最大レベルにある時は、出力電圧Ｖout は図７に示され
るごとくその最低レベルにあり、付加電流ＩＯとＩＯ′
によりＲ２１に発生する付加電圧降下は、本発明にかか
る増幅器の出力電圧Ｖout の低レベルと従来差動対のそ
れとの差の値を説明している。
スタＱ１は殆どターンオン（turn on)せず、一方トラン
ジスタＱ２は完全にターンオンする。第１ブランチの電
流はかくて非常に低く、一方第２ブランチの電流は著し
い。かくて抵抗性要素Ｒ１の電圧降下は無視できる程度
で、一方抵抗性要素Ｒ２１とＲ２２の電圧降下は著し
い。図３はその時ＶＣ１がＶref より実質的に大きいこ
とを示している。トランジスタＱ４はかくてほとんどタ
ーンオンせず、一方トランジスタＱ３は完全にターンオ
ンし、電流ＩＯが抵抗Ｒ２１を介して流れる。Ｖref が
ＶＣ２より実質的により大きい時は、トランジスタＱ５
はほとんどターンオンせず、一方トランジスタＱ６は完
全にターンオンし、付加電流ＩＯ′が抵抗Ｒ２１を介し
て流れる。抵抗Ｒ２１を介して流れる全電流ＩＲ２１は
図６に示されている。第２ブランチを流れる電流がその
最大レベルにある時は、出力電圧Ｖout は図７に示され
るごとくその最低レベルにあり、付加電流ＩＯとＩＯ′
によりＲ２１に発生する付加電圧降下は、本発明にかか
る増幅器の出力電圧Ｖout の低レベルと従来差動対のそ
れとの差の値を説明している。
【００２１】Ｖinが負に留まりながら増大し、従来増幅
段の非線形動作の第１領域が到達されると：トランジス
タＱ１はより大きく導通し、反対にトランジスタＱ２は
よりわずかに導通し、一方第１ブランチを流れる電流は
増大し第２ブランチを流れる電流は減少する。電位ＶＣ
１とＶref は互いに接近し、かくてＱ４の導通を増大さ
せＱ３の導通を減少させて、抵抗Ｒ２１を介して流れる
電流ＩＯを次第に排除する。
段の非線形動作の第１領域が到達されると：トランジス
タＱ１はより大きく導通し、反対にトランジスタＱ２は
よりわずかに導通し、一方第１ブランチを流れる電流は
増大し第２ブランチを流れる電流は減少する。電位ＶＣ
１とＶref は互いに接近し、かくてＱ４の導通を増大さ
せＱ３の導通を減少させて、抵抗Ｒ２１を介して流れる
電流ＩＯを次第に排除する。
【００２２】Ｖinの符号の変化に対応する線形部分にそ
ったすべてでトランジスタＱ５はわずかの導通にあり、
反対にトランジスタＱ６はかなりよく導通し、抵抗Ｒ２
１を介する電流ＩＯ′の流れを維持する。
ったすべてでトランジスタＱ５はわずかの導通にあり、
反対にトランジスタＱ６はかなりよく導通し、抵抗Ｒ２
１を介する電流ＩＯ′の流れを維持する。
【００２３】Ｖinが増大し、従来増幅段の非線形動作の
第２領域が到達されると：トランジスタＱ１はその時よ
り一層導通し、反対にトランジスタＱ２はより一層非導
通になり、第１ブランチを流れる電流は増大し、反対に
第２ブランチを流れる電流は減少する。電位ＶＣ２とＶ
ref が互いに接近すると、Ｑ５の導通が増大しＱ６の導
通は減少して抵抗Ｒ２１を介して流れる電流ＩＯ′を次
第に排除する。
第２領域が到達されると：トランジスタＱ１はその時よ
り一層導通し、反対にトランジスタＱ２はより一層非導
通になり、第１ブランチを流れる電流は増大し、反対に
第２ブランチを流れる電流は減少する。電位ＶＣ２とＶ
ref が互いに接近すると、Ｑ５の導通が増大しＱ６の導
通は減少して抵抗Ｒ２１を介して流れる電流ＩＯ′を次
第に排除する。
【００２４】Ｖinが大きな値を有する時は、トランジス
タＱ２はかなりわずかしか導通せず、反対にトランジス
タＱ１はかなり大きく導通する。第２ブランチの電流は
かくてかなり低く、反対に第１ブランチの電流は著し
い。抵抗性要素Ｒ１の電圧降下は大きく、反対に抵抗性
要素Ｒ２１とＲ２２の電圧降下は無視できる程度であ
る。出力電圧Ｖout はその時図７に示されるごとく最高
レベルになる。
タＱ２はかなりわずかしか導通せず、反対にトランジス
タＱ１はかなり大きく導通する。第２ブランチの電流は
かくてかなり低く、反対に第１ブランチの電流は著し
い。抵抗性要素Ｒ１の電圧降下は大きく、反対に抵抗性
要素Ｒ２１とＲ２２の電圧降下は無視できる程度であ
る。出力電圧Ｖout はその時図７に示されるごとく最高
レベルになる。
【００２５】図７は出力電圧Ｖout の特性曲線の非線形
領域におけるトランジスタの付加対の影響を示してい
る。従来の差動対の場合にＶinに対しＶout が早めに増
大する第１非線形領域では、電流ＩＯとＩＯ′の付加が
より長い時間低いレベルにＶou t を人為的に維持し、続
いてＩＯの連続的な減少がＶout を準線形に増大させ
る。同様に、従来の差動対の場合にＶinに対しＶout が
遅めに増大する第２非線形領域では、電流ＩＯ′の付加
がより長い時間中間レベルにＶout を人為的に維持し、
続いてＩＯ′の連続的な減少がＶout を準線形に増大さ
せる。
領域におけるトランジスタの付加対の影響を示してい
る。従来の差動対の場合にＶinに対しＶout が早めに増
大する第１非線形領域では、電流ＩＯとＩＯ′の付加が
より長い時間低いレベルにＶou t を人為的に維持し、続
いてＩＯの連続的な減少がＶout を準線形に増大させ
る。同様に、従来の差動対の場合にＶinに対しＶout が
遅めに増大する第２非線形領域では、電流ＩＯ′の付加
がより長い時間中間レベルにＶout を人為的に維持し、
続いてＩＯ′の連続的な減少がＶout を準線形に増大さ
せる。
【００２６】このようにして、入力電圧の関数として出
力電圧が線形的に漸進的に変化する領域が拡大される。
この結果は図８に示され、それは入力電圧Ｖinの関数と
しての２つの特性曲線ｄ（Ｖout ）／ｄ（Ｖin）を示し
ており、細い実線曲線は従来の差動対に対応し、太い実
線曲線は本発明にかかる増幅器に対応している。入力電
圧Ｖinに関して出力電圧Ｖout の微分係数が一定である
“平坦な”部分は出力電圧が入力電圧の関数として線形
的に漸進的に変化する部分に対応する。かく規定された
領域は従来の差動対に関するよりも本発明にかかる電圧
増幅器に関して明らかにより大きい。
力電圧が線形的に漸進的に変化する領域が拡大される。
この結果は図８に示され、それは入力電圧Ｖinの関数と
しての２つの特性曲線ｄ（Ｖout ）／ｄ（Ｖin）を示し
ており、細い実線曲線は従来の差動対に対応し、太い実
線曲線は本発明にかかる増幅器に対応している。入力電
圧Ｖinに関して出力電圧Ｖout の微分係数が一定である
“平坦な”部分は出力電圧が入力電圧の関数として線形
的に漸進的に変化する部分に対応する。かく規定された
領域は従来の差動対に関するよりも本発明にかかる電圧
増幅器に関して明らかにより大きい。
【００２７】図９は図１および２に示された変形の１つ
にかかる電圧増幅器ＡＤを具えたＡ／Ｄ変換器を部分的
に示す。この場合、この変換器は８ビットデジタル出力
信号Ｖout （０----７）に変換されるべき差動性のアナ
ログ入力電圧（Ｖin，−Ｖin）を受信し、この変換器は
以下の構成：アナログ入力電圧（Ｖin，−Ｖin）を受信
しアナログ出力電圧を供給する入力増幅器ＡＤと；正の
および負の電源端子Ｖtop とＶbot それぞれの間に直列
に配列された６４の抵抗からなり、それら抵抗は６４の
基準電圧Ｖ０，Ｖ１，----, Ｖ６３を供給し、ここでＶ
０はＶbot に等しく他の基準電圧はそれぞれの中間ノー
ドである抵抗ラダー１００と；入力増幅器ＡＤの出力電
圧と６４の基準電圧Ｖ０，Ｖ１，----, Ｖ６３の何れか
１つとの間の比較を各々実行する６４の比較器からなる
比較段２００と；メモリセルＭ０，Ｍ１，----, Ｍ６３
と称せられる６４の記憶要素からなり、各メモリセルＭ
ｉ（ｉ＝０〜６３）はデータ入力と出力とクロック入力
を有し、そのデータ入力では比較器からの出力信号Ｃi
を受信し、すべてのメモリセルＭ０，Ｍ１，----, Ｍ６
３がメモリ段３００を構成し、それらのクロック入力で
クロック信号と称せられる同じ信号Ｃｋを受信するメモ
リ段３００と；メモリ段３００からの出力信号Ｓ０，Ｓ
１，----，Ｓ６３を受信し、変換器のデジタル出力信号
（０------７）を供給する入力を有する２進エンコーダ
４００と；を具えている。
にかかる電圧増幅器ＡＤを具えたＡ／Ｄ変換器を部分的
に示す。この場合、この変換器は８ビットデジタル出力
信号Ｖout （０----７）に変換されるべき差動性のアナ
ログ入力電圧（Ｖin，−Ｖin）を受信し、この変換器は
以下の構成：アナログ入力電圧（Ｖin，−Ｖin）を受信
しアナログ出力電圧を供給する入力増幅器ＡＤと；正の
および負の電源端子Ｖtop とＶbot それぞれの間に直列
に配列された６４の抵抗からなり、それら抵抗は６４の
基準電圧Ｖ０，Ｖ１，----, Ｖ６３を供給し、ここでＶ
０はＶbot に等しく他の基準電圧はそれぞれの中間ノー
ドである抵抗ラダー１００と；入力増幅器ＡＤの出力電
圧と６４の基準電圧Ｖ０，Ｖ１，----, Ｖ６３の何れか
１つとの間の比較を各々実行する６４の比較器からなる
比較段２００と；メモリセルＭ０，Ｍ１，----, Ｍ６３
と称せられる６４の記憶要素からなり、各メモリセルＭ
ｉ（ｉ＝０〜６３）はデータ入力と出力とクロック入力
を有し、そのデータ入力では比較器からの出力信号Ｃi
を受信し、すべてのメモリセルＭ０，Ｍ１，----, Ｍ６
３がメモリ段３００を構成し、それらのクロック入力で
クロック信号と称せられる同じ信号Ｃｋを受信するメモ
リ段３００と；メモリ段３００からの出力信号Ｓ０，Ｓ
１，----，Ｓ６３を受信し、変換器のデジタル出力信号
（０------７）を供給する入力を有する２進エンコーダ
４００と；を具えている。
【図１】本発明に係る電圧増幅器の部分機能回路線図。
【図２】本発明の好適な実施例にかかる電圧増幅器の部
分機能回路線図。
分機能回路線図。
【図３】増幅器の入力電圧の関数としての第１および第
２トランジスタのコレクタ電位の変化を説明する特性曲
線の組。
２トランジスタのコレクタ電位の変化を説明する特性曲
線の組。
【図４】増幅器の入力電圧の関数としての抵抗性負荷の
部分に加わる第１電流の変化を説明する特性曲線。
部分に加わる第１電流の変化を説明する特性曲線。
【図５】増幅器の入力電圧の関数としての抵抗性負荷の
部分に加わる第２電流の変化を説明する特性曲線。
部分に加わる第２電流の変化を説明する特性曲線。
【図６】増幅器の入力電圧の関数としての抵抗性負荷の
前記部分の電流の変化を説明する特性曲線の組。
前記部分の電流の変化を説明する特性曲線の組。
【図７】増幅器の入力電圧の関数としての出力電圧の変
化を説明する特性曲線。
化を説明する特性曲線。
【図８】増幅器の入力電圧の関数としての出力電圧の入
力電圧に対する微係数の変化を説明する特性曲線。
力電圧に対する微係数の変化を説明する特性曲線。
【図９】本発明にかかる電圧増幅器を具えたＡ／Ｄ変換
器の部分機能回路線図。
器の部分機能回路線図。
Claims (7)
- 【請求項１】 入力電圧を受信し出力電圧を供給する電
圧増幅器であって、差動対として配列された第１および
第２トランジスタを含む増幅段を具え、第１トランジス
タのベースが入力電圧を受信し、第２トランジスタのベ
ースが前記入力電圧と反対符号の電圧を受信し、第１ト
ランジスタのコレクタが抵抗性負荷を具える第１ブラン
チにより正の電源端子に接続され、出力電圧を供給する
第２トランジスタのコレクタが抵抗性負荷を具える第２
ブランチにより同じ正の電源端子に接続される電圧増幅
器において、 第２ブランチが正の電源端子と第２トランジスタのコレ
クタ間に少なくとも第１中間ノードを有する少なくとも
２つの直列配列の抵抗性要素により構成され、 前記電圧増幅器が電流源と直列に配列される抵抗性要素
を具える第３ブランチを備え、当該第３ブランチが正の
電源端子と負の電源端子間に配列され、抵抗性要素と電
流源間に第２中間ノードを特色づけるとともに、 前記電圧増幅器が、一方では第２中間ノードの電位を第
１トランジスタのコレクタ電位と、他方では第２中間ノ
ードの電位を第２トランジスタのコレクタ電位と比較す
る手段、および第１トランジスタのコレクタ電位が第２
中間ノードの電位以下に降下する時には次第に零に削減
される第１電流を、第２トランジスタのコレクタ電位が
第２中間ノードの電位を越す時には次第に零に削減され
る第２電流を、それぞれ第２ブランチの抵抗性負荷の部
分に供給される電流に加算する手段を備える、ことを特
徴とする電圧増幅器。 - 【請求項２】 請求項１記載の電圧増幅器において、一
方では第２中間ノードの電位を第１トランジスタのコレ
クタ電位と、他方では第２中間ノードの電位を第２トラ
ンジスタのコレクタ電位と比較する手段が、それぞれ差
動対として配列された第３および第４トランジスタと差
動対として配列された第５および第６トランジスタとを
具え、 第３トランジスタのベースが第１トランジスタのコレク
タに接続され、第４トランジスタのベースが第２中間ノ
ードに接続され、第５トランジスタのベースが第２トラ
ンジスタのコレクタに接続され、第６トランジスタのベ
ースが第２中間ノードに接続され、第３および第６トラ
ンジスタのコレクタが第１中間ノードに接続されること
を特徴とする電圧増幅器。 - 【請求項３】 請求項１または２記載の電圧増幅器にお
いて、正の電源端子と第１中間ノード間抵抗性要素およ
び第３ブランチに具えられた抵抗性要素がほぼ同じ値を
有し、第３ブランチに具えられた電流源により供給され
る電流が第２トランジスタを流れる電流の最大値とほぼ
同じ値を有することを特徴とする電圧増幅器。 - 【請求項４】 請求項１から３いずれかに記載の電圧増
幅器において、第１中間ノードと正の電源端子間抵抗性
要素が第１中間ノードと第２トランジスタのコレクタ間
抵抗性要素の値よりより低い値を有することを特徴とす
る電圧増幅器。 - 【請求項５】 請求項１から４いずれかに記載の電圧増
幅器において、第１ブランチの抵抗性負荷の値が第２ブ
ランチの抵抗性負荷を構成する複数の抵抗性要素の値の
総和に等しいことを特徴とする電圧増幅器。 - 【請求項６】 請求項１から５いずれかに記載の電圧増
幅器において、増幅段の負荷を構成する複数の抵抗性要
素が抵抗であることを特徴とする電圧増幅器。 - 【請求項７】 デジタル出力信号に変換されるべき差動
性のアナログ入力電圧を受信せんとするＡ／Ｄ変換器で
あって、以下の構成：アナログ入力電圧を受信しアナロ
グ出力電圧を供給せんとする入力増幅器と；複数の抵抗
がそれらの中間ノードで複数の基準電圧を供給せんとす
る、正のおよび負の電源端子間に配列される抵抗ラダー
と；各比較器が入力増幅器の出力電圧と前記複数の基準
電圧の１つとの間の比較を実行せんとする比較段と；複
数の前記比較の結果を記憶せんとするメモリ段と；該メ
モリ段に記憶された情報を受信し変換器のデジタル出力
信号を供給せんとする２進エンコーダと；を具えるＡ／
Ｄ変換器において、 前記入力増幅器が請求項１から６いずれかに記載の増幅
器であることを特徴とするＡ／Ｄ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9514130A FR2741759A1 (fr) | 1995-11-29 | 1995-11-29 | Amplificateur de tension a large plage de variation |
| FR9514130 | 1995-11-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186596A true JPH09186596A (ja) | 1997-07-15 |
Family
ID=9484992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8319589A Pending JPH09186596A (ja) | 1995-11-29 | 1996-11-29 | 電圧増幅器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5777513A (ja) |
| EP (1) | EP0777321B1 (ja) |
| JP (1) | JPH09186596A (ja) |
| KR (1) | KR970031231A (ja) |
| DE (1) | DE69615799T2 (ja) |
| FR (1) | FR2741759A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3532365B2 (ja) * | 1996-11-15 | 2004-05-31 | 株式会社ルネサステクノロジ | 増幅回路 |
| US6239655B1 (en) | 1999-04-08 | 2001-05-29 | Peavey Electronics Corporation | Microphone amplifier with digital gain control |
| US20030098744A1 (en) * | 2001-11-29 | 2003-05-29 | Seiichi Banba | Variable gain differential amplifier and multiplication circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2766264B2 (ja) * | 1987-10-12 | 1998-06-18 | 株式会社東芝 | 差動増幅回路 |
| JPH0621817A (ja) * | 1992-07-01 | 1994-01-28 | Mitsubishi Electric Corp | 差動増幅器及び直並列型ａ／ｄ変換器 |
-
1995
- 1995-11-29 FR FR9514130A patent/FR2741759A1/fr not_active Withdrawn
-
1996
- 1996-11-21 DE DE69615799T patent/DE69615799T2/de not_active Expired - Fee Related
- 1996-11-21 EP EP96203266A patent/EP0777321B1/fr not_active Expired - Lifetime
- 1996-11-25 US US08/755,685 patent/US5777513A/en not_active Expired - Fee Related
- 1996-11-29 JP JP8319589A patent/JPH09186596A/ja active Pending
- 1996-11-29 KR KR1019960059225A patent/KR970031231A/ko not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0777321A2 (fr) | 1997-06-04 |
| US5777513A (en) | 1998-07-07 |
| DE69615799D1 (de) | 2001-11-15 |
| KR970031231A (ko) | 1997-06-26 |
| EP0777321A3 (fr) | 1999-09-22 |
| EP0777321B1 (fr) | 2001-10-10 |
| DE69615799T2 (de) | 2002-05-23 |
| FR2741759A1 (fr) | 1997-05-30 |
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Legal Events
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