JPH09186599A - 信号伝送装置及び方法 - Google Patents
信号伝送装置及び方法Info
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- JPH09186599A JPH09186599A JP34416695A JP34416695A JPH09186599A JP H09186599 A JPH09186599 A JP H09186599A JP 34416695 A JP34416695 A JP 34416695A JP 34416695 A JP34416695 A JP 34416695A JP H09186599 A JPH09186599 A JP H09186599A
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- bit
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Abstract
(57)【要約】
【課題】 ΣΔ変調された１ビットオーディオ信号を伝
送する際には、該１ビットオーディオ信号の低域成分が
アナログオーディオ信号成分であるので、ディジタル回
路に電源変動や輻射ノイズを発生させてしまい、高品質
のディジタル伝送を妨げる。 【解決手段】 変調部２は、相関性の高いステレオ２チ
ャンネルの１ビット信号の内のＬチャンネル信号とＲチ
ャンネル信号とをＲチャンネル信号を逆相としてから２
倍のレートで交互に配置して変調信号を生成する。復調
部１３は、伝送路１２が通した変調部２からの上記変調
信号を復調する。
送する際には、該１ビットオーディオ信号の低域成分が
アナログオーディオ信号成分であるので、ディジタル回
路に電源変動や輻射ノイズを発生させてしまい、高品質
のディジタル伝送を妨げる。 【解決手段】 変調部２は、相関性の高いステレオ２チ
ャンネルの１ビット信号の内のＬチャンネル信号とＲチ
ャンネル信号とをＲチャンネル信号を逆相としてから２
倍のレートで交互に配置して変調信号を生成する。復調
部１３は、伝送路１２が通した変調部２からの上記変調
信号を復調する。
Description
【０００１】
【発明の属する技術分野】本発明は、シグマデルタ変調
された１ビット信号を伝送する信号伝送装置及び方法に
関する。
された１ビット信号を伝送する信号伝送装置及び方法に
関する。
【０００２】
【従来の技術】一般的に、音声信号をディジタル化する
方法としては、アナログオーディオ信号を例えばサンプ
リング周波数４４．１ＫＨｚ、データ語調１６ビットの
マルチビットオーディオ信号に変換する方法が知られて
いる。
方法としては、アナログオーディオ信号を例えばサンプ
リング周波数４４．１ＫＨｚ、データ語調１６ビットの
マルチビットオーディオ信号に変換する方法が知られて
いる。
【０００３】これに対して、近時ではシグマデルタ（Σ
Δ）変調と呼ばれる方法で音声信号をディジタル化して
得られた１ビットオーディオ信号をそのままアナログオ
ーディオ信号に変換することが考えられるようになっ
た。
Δ）変調と呼ばれる方法で音声信号をディジタル化して
得られた１ビットオーディオ信号をそのままアナログオ
ーディオ信号に変換することが考えられるようになっ
た。
【０００４】ΣΔ変調された１ビットオーディオ信号
は、従来のマルチビットオーディオ信号に使われてきた
データのフォーマットに比べて、例えばサンプリング周
波数が４４．１ＫＨｚの６４倍でデータ語長が１ビット
というように、非常に高いサンプリング周波数と短いデ
ータ語長といった形をしており、広い伝送可能周波数帯
域を特長にしている。また、ΣΔ変調により１ビットオ
ーディオ信号であっても、６４倍というオーバーサンプ
リング周波数に対して低域であるオーディオ帯域におい
て、高いダイナミックレンジをも確保できる。
は、従来のマルチビットオーディオ信号に使われてきた
データのフォーマットに比べて、例えばサンプリング周
波数が４４．１ＫＨｚの６４倍でデータ語長が１ビット
というように、非常に高いサンプリング周波数と短いデ
ータ語長といった形をしており、広い伝送可能周波数帯
域を特長にしている。また、ΣΔ変調により１ビットオ
ーディオ信号であっても、６４倍というオーバーサンプ
リング周波数に対して低域であるオーディオ帯域におい
て、高いダイナミックレンジをも確保できる。
【０００５】この特徴を生かしてΣΔ変調によって得ら
れた１ビットオーディオ信号は、高音質のレコーダーや
データ伝送に応用することができる。
れた１ビットオーディオ信号は、高音質のレコーダーや
データ伝送に応用することができる。
【０００６】ΣΔ変調回路自体はとりわけ新しい技術で
はなく、回路構成がＩＣ化に適していて、また比較的簡
単にＡＤ変換の精度を得ることができることから従来か
らＡ／Ｄコンバータの内部などではよく用いられている
回路である。
はなく、回路構成がＩＣ化に適していて、また比較的簡
単にＡＤ変換の精度を得ることができることから従来か
らＡ／Ｄコンバータの内部などではよく用いられている
回路である。
【０００７】ΣΔ変調により得られた上記１ビットオー
ディオ信号は、簡単なアナログローパスフィルターを通
すことによって、アナログオーディオ信号に戻すことが
できる。
ディオ信号は、簡単なアナログローパスフィルターを通
すことによって、アナログオーディオ信号に戻すことが
できる。
【０００８】
【発明が解決しようとする課題】ところで、この１ビッ
トオーディオ信号は１と０の純然たるデジタル信号であ
りながら、アナログローパスフィルターを通すことによ
って、アナログオーディオ信号に戻すことができること
からもわかるようにその低域成分はアナログオーディオ
信号成分そのものである。
トオーディオ信号は１と０の純然たるデジタル信号であ
りながら、アナログローパスフィルターを通すことによ
って、アナログオーディオ信号に戻すことができること
からもわかるようにその低域成分はアナログオーディオ
信号成分そのものである。
【０００９】したがって、それらを伝送するデジタル回
路にアナログオーディオ信号成分も流れることになり、
それらを伝送することによるデジタル回路の電源変動や
輻射ノイズはアナログオーディオ信号と非常に相関の高
いものとなり、伝送されるデジタル信号自身が電源変動
により振幅方向に変調を受け、その結果アナログオーデ
ィオ信号成分に非常に相関の高いジッタ変動が発生する
ので音の品質を落とすことになる。これは、デジタル信
号は１と０の判定にあたってあるスレシュホールドに対
する信号振幅値の大小を基準にしているため、電源変動
により振幅値が微小変動をうけると、そのスレシュホー
ルドを超えるタイミングがかわることになり、結果ジッ
タ変動が発生することによる。
路にアナログオーディオ信号成分も流れることになり、
それらを伝送することによるデジタル回路の電源変動や
輻射ノイズはアナログオーディオ信号と非常に相関の高
いものとなり、伝送されるデジタル信号自身が電源変動
により振幅方向に変調を受け、その結果アナログオーデ
ィオ信号成分に非常に相関の高いジッタ変動が発生する
ので音の品質を落とすことになる。これは、デジタル信
号は１と０の判定にあたってあるスレシュホールドに対
する信号振幅値の大小を基準にしているため、電源変動
により振幅値が微小変動をうけると、そのスレシュホー
ルドを超えるタイミングがかわることになり、結果ジッ
タ変動が発生することによる。
【００１０】また、アナログオーディオ部にデジタル回
路による輻射ノイズが混入して悪影響を与えたりするこ
とにもなる。この輻射ノイズにはアナログオーディオ信
号成分も含まれているのでＤ／Ａされた信号に対してそ
のＤ／Ａ以前のタイミングでおなじアナログオーディオ
信号成分が輻射ノイズによりアナログオーディオ部に混
入され、特に有害である。
路による輻射ノイズが混入して悪影響を与えたりするこ
とにもなる。この輻射ノイズにはアナログオーディオ信
号成分も含まれているのでＤ／Ａされた信号に対してそ
のＤ／Ａ以前のタイミングでおなじアナログオーディオ
信号成分が輻射ノイズによりアナログオーディオ部に混
入され、特に有害である。
【００１１】本発明は、上記実情に鑑みてなされたもの
であり、ΣΔ変調された１ビットディジタル信号を伝送
する際、アナログオーディオ信号成分を抑制して高品質
なディジタル信号伝送を可能とする信号伝送装置及び方
法の提供を目的とする。
であり、ΣΔ変調された１ビットディジタル信号を伝送
する際、アナログオーディオ信号成分を抑制して高品質
なディジタル信号伝送を可能とする信号伝送装置及び方
法の提供を目的とする。
【００１２】
【課題を解決するための手段】本発明に係る信号伝送装
置は、上記課題を解決するために、相関性の高いｎチャ
ンネルの上記１ビット信号をｎ倍のレートの時分割デー
タ列に変換すると共に変換されたデータを１ビット毎に
交互に反転して変調信号を生成し、伝送部を介したこの
変調信号を復調する。
置は、上記課題を解決するために、相関性の高いｎチャ
ンネルの上記１ビット信号をｎ倍のレートの時分割デー
タ列に変換すると共に変換されたデータを１ビット毎に
交互に反転して変調信号を生成し、伝送部を介したこの
変調信号を復調する。
【００１３】また、本発明に係る信号伝送方法は、上記
課題を解決するために、相関性の高いｎチャンネルの上
記１ビット信号をｎ倍のレートの時分割データ列に変換
すると共に変換されたデータを１ビット毎に交互に反転
して変調信号を生成し、伝送部を介したこの変調信号を
復調する。
課題を解決するために、相関性の高いｎチャンネルの上
記１ビット信号をｎ倍のレートの時分割データ列に変換
すると共に変換されたデータを１ビット毎に交互に反転
して変調信号を生成し、伝送部を介したこの変調信号を
復調する。
【００１４】
【発明の実施の形態】以下、本発明に係る信号伝送装置
及び方法の実施の形態について説明する。
及び方法の実施の形態について説明する。
【００１５】先ず、第１の実施形態について図１〜図３
を参照しながら説明する。この第１の実施形態は、シグ
マデルタ（ΣΔ）変調により得られた１ビットオーディ
オ信号を伝送路１２を通して伝送する１ビットオーディ
オ信号伝送装置１であり、相関性の高いステレオ２チャ
ンネルの１ビット信号の内のＬチャンネル信号とＲチャ
ンネル信号とをＲチャンネル信号を逆相としてから２倍
のレートで交互に配置して変調信号Ｓ3を生成する変調
部２と、伝送路１２が通した変調部２からの上記変調信
号Ｓ3を復調する復調部１３とを備えてなる。この１ビ
ットオーディオ信号伝送装置１は、１本の伝送路１２で
ステレオ２チャンネル信号を伝送したい場合に有効であ
る。通常ステレオ２チャンネル信号は、左右の相関が高
い。つまりステレオでいうとセンター成分が多い。そこ
で、Ｌチャンネル、Ｒチャンネルを伝送時逆相にし、１
ビットおきにＬチャンネル信号、Ｒチャンネル信号交互
にひとつのストリームに入れ込み伝送することにより、
ほとんどのアナログオーディオ帯域の成分であるセンタ
ー成分を除去できる。
を参照しながら説明する。この第１の実施形態は、シグ
マデルタ（ΣΔ）変調により得られた１ビットオーディ
オ信号を伝送路１２を通して伝送する１ビットオーディ
オ信号伝送装置１であり、相関性の高いステレオ２チャ
ンネルの１ビット信号の内のＬチャンネル信号とＲチャ
ンネル信号とをＲチャンネル信号を逆相としてから２倍
のレートで交互に配置して変調信号Ｓ3を生成する変調
部２と、伝送路１２が通した変調部２からの上記変調信
号Ｓ3を復調する復調部１３とを備えてなる。この１ビ
ットオーディオ信号伝送装置１は、１本の伝送路１２で
ステレオ２チャンネル信号を伝送したい場合に有効であ
る。通常ステレオ２チャンネル信号は、左右の相関が高
い。つまりステレオでいうとセンター成分が多い。そこ
で、Ｌチャンネル、Ｒチャンネルを伝送時逆相にし、１
ビットおきにＬチャンネル信号、Ｒチャンネル信号交互
にひとつのストリームに入れ込み伝送することにより、
ほとんどのアナログオーディオ帯域の成分であるセンタ
ー成分を除去できる。
【００１６】変調部２は、ΣΔ変調器５から供給される
ステレオＬチャンネル（ｃｈ）用１ビットオーディオ信
号ＳL1をラッチして正相出力ＳL2を出力するＤラッチ７
と、ΣΔ変調器６から供給されるステレオＲｃｈ用１ビ
ットオーディオ信号ＳR1をラッチして逆相出力Ｓ* R2を
出力するＤラッチ８と、これら正相出力ＳL2及び逆相出
力Ｓ* R2から変調信号Ｓ3を生成するシフトレジスタ１０
とを備えてなる。
ステレオＬチャンネル（ｃｈ）用１ビットオーディオ信
号ＳL1をラッチして正相出力ＳL2を出力するＤラッチ７
と、ΣΔ変調器６から供給されるステレオＲｃｈ用１ビ
ットオーディオ信号ＳR1をラッチして逆相出力Ｓ* R2を
出力するＤラッチ８と、これら正相出力ＳL2及び逆相出
力Ｓ* R2から変調信号Ｓ3を生成するシフトレジスタ１０
とを備えてなる。
【００１７】ここで、Ｌｃｈ用１ビットオーディオ信号
ＳL1は、入力端子３から入力されるＬｃｈ用アナログオ
ーディオ信号にΣΔ変調器５がΣΔ処理を施すことによ
って得られる。また、Ｒｃｈ用１ビットオーディオ信号
ＳR1は、入力端子４から入力されるＲｃｈ用アナログオ
ーディオ信号にΣΔ変調器６がΣΔ処理を施すことによ
って得られる。
ＳL1は、入力端子３から入力されるＬｃｈ用アナログオ
ーディオ信号にΣΔ変調器５がΣΔ処理を施すことによ
って得られる。また、Ｒｃｈ用１ビットオーディオ信号
ＳR1は、入力端子４から入力されるＲｃｈ用アナログオ
ーディオ信号にΣΔ変調器６がΣΔ処理を施すことによ
って得られる。
【００１８】ここで、例えばΣΔ変調器５は、図２に示
すような構成となる。このΣΔ変調器５について説明す
る。入力端子３から入力されるＬｃｈ用アナログオーデ
ィオ信号は、加算器２４を介して積分器２５に供給され
る。この積分器２５からの積分値は比較器２６に供給さ
れ、上記アナログオーディオ信号の中点電位と比較され
て１サンプル期間毎に１ビット量子化処理されてＬｃｈ
用１ビットオーディオ信号ＳL1として出力される。
すような構成となる。このΣΔ変調器５について説明す
る。入力端子３から入力されるＬｃｈ用アナログオーデ
ィオ信号は、加算器２４を介して積分器２５に供給され
る。この積分器２５からの積分値は比較器２６に供給さ
れ、上記アナログオーディオ信号の中点電位と比較され
て１サンプル期間毎に１ビット量子化処理されてＬｃｈ
用１ビットオーディオ信号ＳL1として出力される。
【００１９】この１ビットオーディオ信号ＳL1が１サン
プル遅延器２７に供給されて１サンプル期間分遅延され
る。この遅延信号が１ビットのＤ／Ａ変換器２８でアナ
ログ信号に変換されて加算器２４に供給されて、上記ア
ナログオーディオ信号に加算される。そして比較器２６
から出力される１ビットオーディオ信号ＳL1がＤラッチ
７に供給される。ΣΔ変調器６も同様の構成である。
プル遅延器２７に供給されて１サンプル期間分遅延され
る。この遅延信号が１ビットのＤ／Ａ変換器２８でアナ
ログ信号に変換されて加算器２４に供給されて、上記ア
ナログオーディオ信号に加算される。そして比較器２６
から出力される１ビットオーディオ信号ＳL1がＤラッチ
７に供給される。ΣΔ変調器６も同様の構成である。
【００２０】ΣΔ変調器５からの図３に示すようなＬｃ
ｈ用１ビットオーディオ信号入力ＳL1は、クロック入力
端子９から供給される６４ＦSクロックＣＫ1の立ち上が
りエッジでＤラッチ７によりラッチされる。Ｄラッチ７
は、正端子Ｑから正相出力Ｓ L2をシフトレジスタ１０の
入力端子Ｈに供給する。
ｈ用１ビットオーディオ信号入力ＳL1は、クロック入力
端子９から供給される６４ＦSクロックＣＫ1の立ち上が
りエッジでＤラッチ７によりラッチされる。Ｄラッチ７
は、正端子Ｑから正相出力Ｓ L2をシフトレジスタ１０の
入力端子Ｈに供給する。
【００２１】また、ΣΔ変調器６からの図３に示すよう
なＲｃｈ用１ビットオーディオ信号入力ＳR1は、クロッ
ク入力端子９から供給される６４ＦSクロックＣＫ1の立
ち上がりエッジでＤラッチ８によりラッチされる。Ｄラ
ッチ８は、反転端子Ｑバー（Ｑ*）から逆相出力Ｓ* R2を
シフトレジスタ１０の入力端子Ｇに供給する。
なＲｃｈ用１ビットオーディオ信号入力ＳR1は、クロッ
ク入力端子９から供給される６４ＦSクロックＣＫ1の立
ち上がりエッジでＤラッチ８によりラッチされる。Ｄラ
ッチ８は、反転端子Ｑバー（Ｑ*）から逆相出力Ｓ* R2を
シフトレジスタ１０の入力端子Ｇに供給する。
【００２２】シフトレジスタ１０は、６４ＦSクロック
ＣＫ1で入力されるデータのロード及びシフトを制御
し、１２８ＦSクロックＣＫ3で位相変調１ビットオーデ
ィオ信号Ｓ3を伝送路１２へ送出している。
ＣＫ1で入力されるデータのロード及びシフトを制御
し、１２８ＦSクロックＣＫ3で位相変調１ビットオーデ
ィオ信号Ｓ3を伝送路１２へ送出している。
【００２３】このシフトレジスタ１０は、同期ロードで
あるので６４ＦSクロックＣＫ1が“１”の時、１２８Ｆ
SクロックＣＫ3の立ち上がりエッジで、Ｄラッチ７の正
相出力ＳL2及びＤラッチ８の逆相出力Ｓ* R2を入力端子
Ｈ及び入力端子Ｇからロードし、６４ＦSクロックＣＫ1
が“０”の時、１２８ＦSクロックＣＫ3の立ち上がりエ
ッジで上記正相出力ＳL2及び逆相出力Ｓ* R2をシフトす
る。こうして、図３に示す変調信号Ｓ3が生成される。
あるので６４ＦSクロックＣＫ1が“１”の時、１２８Ｆ
SクロックＣＫ3の立ち上がりエッジで、Ｄラッチ７の正
相出力ＳL2及びＤラッチ８の逆相出力Ｓ* R2を入力端子
Ｈ及び入力端子Ｇからロードし、６４ＦSクロックＣＫ1
が“０”の時、１２８ＦSクロックＣＫ3の立ち上がりエ
ッジで上記正相出力ＳL2及び逆相出力Ｓ* R2をシフトす
る。こうして、図３に示す変調信号Ｓ3が生成される。
【００２４】復調部１３は、Ｄラッチ１４により６４Ｆ
SクロックＣＫ2の立ち上がりエッジで正相の部分をラッ
チし、Ｄラッチ１６によりインバータ１８で反転された
６４ＦSクロックＣＫ4の立ち下がりエッジで逆相の部分
をラッチする。
SクロックＣＫ2の立ち上がりエッジで正相の部分をラッ
チし、Ｄラッチ１６によりインバータ１８で反転された
６４ＦSクロックＣＫ4の立ち下がりエッジで逆相の部分
をラッチする。
【００２５】Ｄラッチ１４の正相出力ＳL4は、Ｄラッチ
１５により６４ＦSクロックＣＫ2の立ち上がりエッジで
ラッチしなおされる。また、Ｄラッチ１６の逆相出力Ｓ
* R4は、Ｄラッチ１７により６４ＦSクロックＣＫ2の立
ち上がりエッジでラッチしなおされる。このため、タイ
ミング同期がとられたＬｃｈ用１ビットオーディオ信号
正相出力ＳL5と、Ｒｃｈ用１ビットオーディオ信号正相
信号出力ＳR5とが、出力端子１９と、出力端子２０から
導出される。
１５により６４ＦSクロックＣＫ2の立ち上がりエッジで
ラッチしなおされる。また、Ｄラッチ１６の逆相出力Ｓ
* R4は、Ｄラッチ１７により６４ＦSクロックＣＫ2の立
ち上がりエッジでラッチしなおされる。このため、タイ
ミング同期がとられたＬｃｈ用１ビットオーディオ信号
正相出力ＳL5と、Ｒｃｈ用１ビットオーディオ信号正相
信号出力ＳR5とが、出力端子１９と、出力端子２０から
導出される。
【００２６】これらＬｃｈ用１ビットオーディオ信号正
相出力ＳL5と、Ｒｃｈ用１ビットオーディオ信号正相信
号出力ＳR5とを差動入力として差動増幅器により差動出
力を得れば、この１ビットオーディオ信号伝送装置１
は、デジタル回路の電源変動や輻射ノイズに影響を与え
るアナログオーディオ信号成分を伝送時に除去できるの
で、１ビットオーディオ信号を高品質のうちに伝送でき
る。また、アナログオーディオ部への悪影響の排除を可
能とするのである。さらに、伝送路１２で何らかの理由
により混入した外来ノイズも打ち消すことができる。
相出力ＳL5と、Ｒｃｈ用１ビットオーディオ信号正相信
号出力ＳR5とを差動入力として差動増幅器により差動出
力を得れば、この１ビットオーディオ信号伝送装置１
は、デジタル回路の電源変動や輻射ノイズに影響を与え
るアナログオーディオ信号成分を伝送時に除去できるの
で、１ビットオーディオ信号を高品質のうちに伝送でき
る。また、アナログオーディオ部への悪影響の排除を可
能とするのである。さらに、伝送路１２で何らかの理由
により混入した外来ノイズも打ち消すことができる。
【００２７】次に、第２の実施形態について図４及び図
５を参照しながら説明する。この第２の実施形態も、Σ
Δ変調により得られた１ビットオーディオ信号を伝送部
を通して伝送する１ビットオーディオ信号伝送装置５１
であるが、内部で同一の直流バイアス電圧のかかった二
つのΣΔ変調器５６及び５８にアナログオーディオ信号
と位相が反転された反転アナログオーディオ信号とを入
力して得た二つの出力をΣΔ変調時の２倍のレートで交
互に配置して変調信号Ｓ2を生成する変調部５４と、伝
送路６３が通した変調部５４からの上記変調信号Ｓ2を
復調する復調部６４とを備えてなる。
５を参照しながら説明する。この第２の実施形態も、Σ
Δ変調により得られた１ビットオーディオ信号を伝送部
を通して伝送する１ビットオーディオ信号伝送装置５１
であるが、内部で同一の直流バイアス電圧のかかった二
つのΣΔ変調器５６及び５８にアナログオーディオ信号
と位相が反転された反転アナログオーディオ信号とを入
力して得た二つの出力をΣΔ変調時の２倍のレートで交
互に配置して変調信号Ｓ2を生成する変調部５４と、伝
送路６３が通した変調部５４からの上記変調信号Ｓ2を
復調する復調部６４とを備えてなる。
【００２８】変調部５４は、入力端子５２からの入力ア
ナログオーディオ信号Ｓ0に直流バイアス電圧を印加す
る第１の加算器５５と、位相反転器５３が入力端子５２
からの入力アナログオーディオ信号Ｓ0の位相を反転し
て得た位相反転信号Ｓ* 0に直流バイアス電圧を印加する
第２の加算器５７と、第１の加算器５５からの加算出力
にΣΔ変調処理を施す上記第１のΣΔ変調器５６と、第
２の加算器５７からの加算出力にΣΔ変調処理を施す上
記第２のΣΔ変調器５８と、第１のΣΔ変調器５６から
の１ビットオーディオデータＳ1と第２のΣΔ変調器５
８からの１ビットオーディオデータＳ* 1とを切り換えて
出力するシフトレジスタ５９とを備えてなる。
ナログオーディオ信号Ｓ0に直流バイアス電圧を印加す
る第１の加算器５５と、位相反転器５３が入力端子５２
からの入力アナログオーディオ信号Ｓ0の位相を反転し
て得た位相反転信号Ｓ* 0に直流バイアス電圧を印加する
第２の加算器５７と、第１の加算器５５からの加算出力
にΣΔ変調処理を施す上記第１のΣΔ変調器５６と、第
２の加算器５７からの加算出力にΣΔ変調処理を施す上
記第２のΣΔ変調器５８と、第１のΣΔ変調器５６から
の１ビットオーディオデータＳ1と第２のΣΔ変調器５
８からの１ビットオーディオデータＳ* 1とを切り換えて
出力するシフトレジスタ５９とを備えてなる。
【００２９】ここで、ΣΔ変調器５６、５８は、上記図
２に示すような構成となる。ここでは説明を省略する。
２に示すような構成となる。ここでは説明を省略する。
【００３０】シフトレジスタ５９は、図５に示すような
６４ＦSクロックＣＫ1で入力されるデータのロード及び
シフトを制御し、１２８ＦSクロックＣＫ3で変調１ビッ
トオーディオ信号Ｓ2を伝送路６３へ送出している。こ
のシフトレジスタ５９は、上記シフトレジスタ１０と同
様に、同期ロードであるので入力端子６１からの６４Ｆ
SクロックＣＫ1が“１”の時、クロック入力端子６２か
らの１２８ＦSクロックＣＫ3の立ち上がりエッジで、Σ
Δ変調器５６の正出力Ｓ1及びΣΔ変調器５８の反転出
力Ｓ* 1とを入力端子Ｈ及び入力端子Ｇからロードし、６
４ＦSクロックＣＫ1が“０”の時、１２８ＦSクロック
ＣＫ3の立ち上がりエッジで上記正出力Ｓ1及び逆相出力
Ｓ* 1をシフトする。
６４ＦSクロックＣＫ1で入力されるデータのロード及び
シフトを制御し、１２８ＦSクロックＣＫ3で変調１ビッ
トオーディオ信号Ｓ2を伝送路６３へ送出している。こ
のシフトレジスタ５９は、上記シフトレジスタ１０と同
様に、同期ロードであるので入力端子６１からの６４Ｆ
SクロックＣＫ1が“１”の時、クロック入力端子６２か
らの１２８ＦSクロックＣＫ3の立ち上がりエッジで、Σ
Δ変調器５６の正出力Ｓ1及びΣΔ変調器５８の反転出
力Ｓ* 1とを入力端子Ｈ及び入力端子Ｇからロードし、６
４ＦSクロックＣＫ1が“０”の時、１２８ＦSクロック
ＣＫ3の立ち上がりエッジで上記正出力Ｓ1及び逆相出力
Ｓ* 1をシフトする。
【００３１】復調部となるＤラッチ６４では、６４ＦS
クロックＣＫ2の立ち上がりエッジで伝送路６３を介し
て伝送された位相変調信号Ｓ2をラッチすることにより
復調出力となる１ビットオーディオ信号Ｓ3を出力端子
６５から出力する。
クロックＣＫ2の立ち上がりエッジで伝送路６３を介し
て伝送された位相変調信号Ｓ2をラッチすることにより
復調出力となる１ビットオーディオ信号Ｓ3を出力端子
６５から出力する。
【００３２】したがって、この１ビットオーディオ信号
伝送装置５１でもデジタル回路の電源変動や輻射ノイズ
を防ぐことができ、１ビットオーディオ信号を高品質の
うちに伝送できる。また、アナログオーディオ部への悪
影響の排除を可能とするのである。
伝送装置５１でもデジタル回路の電源変動や輻射ノイズ
を防ぐことができ、１ビットオーディオ信号を高品質の
うちに伝送できる。また、アナログオーディオ部への悪
影響の排除を可能とするのである。
【００３３】この第２の実施形態となる１ビットオーデ
ィオ信号伝送装置５１では、Ｄラッチ１個のみにより構
成される復調部６４を用いているが、図６に示すような
復調部６７を用いてもよい。この復調部６７は差動出力
を導出する。以下、この復調部６７を用いた例を第２の
実施形態の変形例として図６及び図７を参照しながら説
明する。
ィオ信号伝送装置５１では、Ｄラッチ１個のみにより構
成される復調部６４を用いているが、図６に示すような
復調部６７を用いてもよい。この復調部６７は差動出力
を導出する。以下、この復調部６７を用いた例を第２の
実施形態の変形例として図６及び図７を参照しながら説
明する。
【００３４】伝送路６３を介して伝送された変調信号Ｓ
2は、Ｄラッチ６８により図７に示す６４ＦSクロックＣ
Ｋ2の立ち上がりエッジで正出力部分がラッチされ、Ｄ
ラッチ６９によりインバータ７２で反転された６４ＦS
クロックＣＫ4の立ち下がりエッジで反転出力の部分が
ラッチされる。
2は、Ｄラッチ６８により図７に示す６４ＦSクロックＣ
Ｋ2の立ち上がりエッジで正出力部分がラッチされ、Ｄ
ラッチ６９によりインバータ７２で反転された６４ＦS
クロックＣＫ4の立ち下がりエッジで反転出力の部分が
ラッチされる。
【００３５】さらに、Ｄラッチ７０で上記正出力部分と
なるＤラッチ６８の出力が、Ｄラッチ７１で上記反転出
力部分となるＤラッチ６９の出力が、６４ＦSクロック
ＣＫ2の立ち上がりエッジでラッチしなおされ、タイミ
ングを同期させることにより、１ビット正信号出力Ｓ4
と、１ビット反転信号出力Ｓ* 4とを得ることができる。
なるＤラッチ６８の出力が、Ｄラッチ７１で上記反転出
力部分となるＤラッチ６９の出力が、６４ＦSクロック
ＣＫ2の立ち上がりエッジでラッチしなおされ、タイミ
ングを同期させることにより、１ビット正信号出力Ｓ4
と、１ビット反転信号出力Ｓ* 4とを得ることができる。
【００３６】そこで、この復調部６７の後段に上記１ビ
ット正信号出力Ｓ4と上記１ビット反転信号出力Ｓ* 4と
を差動入力とした差動増幅部を設けることにより、伝送
路６３で何らかの理由により混入した外来ノイズも打ち
消すことができる。
ット正信号出力Ｓ4と上記１ビット反転信号出力Ｓ* 4と
を差動入力とした差動増幅部を設けることにより、伝送
路６３で何らかの理由により混入した外来ノイズも打ち
消すことができる。
【００３７】また、この復調部６７を用いれば、ΣΔ変
調器５６で発生するトーン現象によるノイズを抑えるた
めに上記ＤＣバイアス電圧を用いることができ、さらに
この上記ＤＣバイアス電圧を以下に説明するようにアナ
ログオーディオ信号への復調前に除去することができ
る。
調器５６で発生するトーン現象によるノイズを抑えるた
めに上記ＤＣバイアス電圧を用いることができ、さらに
この上記ＤＣバイアス電圧を以下に説明するようにアナ
ログオーディオ信号への復調前に除去することができ
る。
【００３８】第１の加算器５５及び第２の加算器５７が
電圧入力端子６０を介して供給されるＤＣバイアス電圧
を上記入力アナログオーディオ信号Ｓ0及び上記位相反
転信号Ｓ* 0に印加するのは、次段のΣΔ変調器で発生す
るトーンという現象の発生を避けるためにも有効であ
る。
電圧入力端子６０を介して供給されるＤＣバイアス電圧
を上記入力アナログオーディオ信号Ｓ0及び上記位相反
転信号Ｓ* 0に印加するのは、次段のΣΔ変調器で発生す
るトーンという現象の発生を避けるためにも有効であ
る。
【００３９】このトーンという現象は、（RobertC.Ledz
ius : The Basis and Architecturefor the Reduction
of Tones in a Sigma-Delta DAC : IEEE VOL.40,NO.7,J
ULY1993）に開示されているように、“０”付近でアイ
ドリングノイズを発生する現象である。このトーンによ
るノイズは、人間には可聴帯域のノイズとなって聞こえ
てしまう。これは、ΣΔ変調回路が“０”の入力を無理
矢理１ビット化しようとすることにより発生する。した
がって、トーン現象により発生したノイズを含んだ１ビ
ットディジタルデータをアナログオーディオ信号として
再生する際には除去しなければならない。このノイズを
除去するために上記ＤＣバイアス電圧をΣΔ変調器５６
の入力信号となるアナログオーディオ信号Ｓ0に印加し
ている。
ius : The Basis and Architecturefor the Reduction
of Tones in a Sigma-Delta DAC : IEEE VOL.40,NO.7,J
ULY1993）に開示されているように、“０”付近でアイ
ドリングノイズを発生する現象である。このトーンによ
るノイズは、人間には可聴帯域のノイズとなって聞こえ
てしまう。これは、ΣΔ変調回路が“０”の入力を無理
矢理１ビット化しようとすることにより発生する。した
がって、トーン現象により発生したノイズを含んだ１ビ
ットディジタルデータをアナログオーディオ信号として
再生する際には除去しなければならない。このノイズを
除去するために上記ＤＣバイアス電圧をΣΔ変調器５６
の入力信号となるアナログオーディオ信号Ｓ0に印加し
ている。
【００４０】しかし、このＤＣバイアス電圧は、１ビッ
トオーディオ信号をアナログオーディオ信号として再生
する際には除去しなければならない。仮に、このＤＣバ
イアス電圧を除去しないで残したままにしておくと、Ｄ
／Ａ変換されて得られたアナログオーディオ信号を一旦
ミュート後、ミュート解除した際、アナログオーディオ
信号に急峻なパルス状のノイズが含まれてしまう。ま
た、スピーカにＤＣバイアスが残ったままのアナログオ
ーディオ信号の供給を継続すると、スピーカのコイルは
ＤＣバイアス分により発熱するので、最悪スピーカを破
壊してしまうことになる。
トオーディオ信号をアナログオーディオ信号として再生
する際には除去しなければならない。仮に、このＤＣバ
イアス電圧を除去しないで残したままにしておくと、Ｄ
／Ａ変換されて得られたアナログオーディオ信号を一旦
ミュート後、ミュート解除した際、アナログオーディオ
信号に急峻なパルス状のノイズが含まれてしまう。ま
た、スピーカにＤＣバイアスが残ったままのアナログオ
ーディオ信号の供給を継続すると、スピーカのコイルは
ＤＣバイアス分により発熱するので、最悪スピーカを破
壊してしまうことになる。
【００４１】そこで、変調部６７で得られた上記１ビッ
ト正信号出力Ｓ4と、１ビット反転信号出力Ｓ* 4とを差
動入力とすれば、ＤＣバイアス電圧を除去できる。
ト正信号出力Ｓ4と、１ビット反転信号出力Ｓ* 4とを差
動入力とすれば、ＤＣバイアス電圧を除去できる。
【００４２】さらに、この第２の実施形態では、図８に
示すような復調部７５を用いても良い。この復調部７５
を用いた例を第２の実施形態の他の変形例として以下に
説明する。
示すような復調部７５を用いても良い。この復調部７５
を用いた例を第２の実施形態の他の変形例として以下に
説明する。
【００４３】この他の変形例の復調部７５は、アナログ
の非巡回形（ＦＩＲ）フィルタに位相復調機能を兼ねさ
せたものである。この復調部７５は、４タップのアナロ
グＦＩＲフィルタを兼ねている。入力端子７６から供給
される変調信号Ｓ2はＤラッチ７８、７９、８０、８
１、８２及び８３においてクロック入力端子７７から供
給される１２８ＦSクロックＣＫ5に同期してシフトレジ
ストされていく。そして、Ｄラッチ８５において変調信
号Ｓ2が、Ｄラッチ８６、８７及び８８においてＤラッ
チ７９、８１及び８３の出力が、６４ＦSクロックＣＫ4
によってラッチされることにより位相復調が行われる。
位相復調された出力は、抵抗８９、９０、９１及び９２
とコンデンサ９３とによってＤ／Ａ変換される。
の非巡回形（ＦＩＲ）フィルタに位相復調機能を兼ねさ
せたものである。この復調部７５は、４タップのアナロ
グＦＩＲフィルタを兼ねている。入力端子７６から供給
される変調信号Ｓ2はＤラッチ７８、７９、８０、８
１、８２及び８３においてクロック入力端子７７から供
給される１２８ＦSクロックＣＫ5に同期してシフトレジ
ストされていく。そして、Ｄラッチ８５において変調信
号Ｓ2が、Ｄラッチ８６、８７及び８８においてＤラッ
チ７９、８１及び８３の出力が、６４ＦSクロックＣＫ4
によってラッチされることにより位相復調が行われる。
位相復調された出力は、抵抗８９、９０、９１及び９２
とコンデンサ９３とによってＤ／Ａ変換される。
【００４４】したがって、この復調部７５は、Ｄ／Ａ変
換の直前で変調信号Ｓ2を位相復調するので高品質のＤ
／Ａ変換出力を導出することができる。
換の直前で変調信号Ｓ2を位相復調するので高品質のＤ
／Ａ変換出力を導出することができる。
【００４５】また、この復調部７５の前段に、本件出願
人が既に特願平７−３１３３４６号により出願した信号
処理装置で用いた、１ビットデータに含まれるエラーを
検出するエラー検出手段と、このエラー検出手段にて検
出したエラーに基づいてエラー発生期間にわたりＦＩＲ
フィルタの出力をホールドし、かつエラー回復後遅延し
た信号を発生するホールド信号発生手段を備えさせ、上
記ホールド信号の発生期間中上記ＦＩＲフィルタのシフ
ト動作を禁止することで、前値ホールドを行わせるよう
にしてもよい。またさらに、この復調部７５は、図６に
示した差動出力形の復調部にも応用できる。
人が既に特願平７−３１３３４６号により出願した信号
処理装置で用いた、１ビットデータに含まれるエラーを
検出するエラー検出手段と、このエラー検出手段にて検
出したエラーに基づいてエラー発生期間にわたりＦＩＲ
フィルタの出力をホールドし、かつエラー回復後遅延し
た信号を発生するホールド信号発生手段を備えさせ、上
記ホールド信号の発生期間中上記ＦＩＲフィルタのシフ
ト動作を禁止することで、前値ホールドを行わせるよう
にしてもよい。またさらに、この復調部７５は、図６に
示した差動出力形の復調部にも応用できる。
【００４６】
【発明の効果】本発明に係る信号伝送装置は、相関性の
高いｎチャンネルの上記１ビット信号をｎ倍のレートの
時分割データ列に変換すると共に変換されたデータを１
ビット毎に交互に反転して変調信号を生成し、伝送部を
介したこの変調信号を復調するので、ΣΔ変調された１
ビットディジタル信号を伝送する際、アナログオーディ
オ信号成分を抑制して高品質なディジタル信号伝送を可
能とする。
高いｎチャンネルの上記１ビット信号をｎ倍のレートの
時分割データ列に変換すると共に変換されたデータを１
ビット毎に交互に反転して変調信号を生成し、伝送部を
介したこの変調信号を復調するので、ΣΔ変調された１
ビットディジタル信号を伝送する際、アナログオーディ
オ信号成分を抑制して高品質なディジタル信号伝送を可
能とする。
【００４７】また、本発明に係る信号伝送方法は、相関
性の高いｎチャンネルの上記１ビット信号をｎ倍のレー
トの時分割データ列に変換すると共に変換されたデータ
を１ビット毎に交互に反転して変調信号を生成し、伝送
部を介したこの変調信号を復調するので、ΣΔ変調され
た１ビットディジタル信号を伝送する際、アナログオー
ディオ信号成分を抑制して高品質なディジタル信号伝送
を可能とする。
性の高いｎチャンネルの上記１ビット信号をｎ倍のレー
トの時分割データ列に変換すると共に変換されたデータ
を１ビット毎に交互に反転して変調信号を生成し、伝送
部を介したこの変調信号を復調するので、ΣΔ変調され
た１ビットディジタル信号を伝送する際、アナログオー
ディオ信号成分を抑制して高品質なディジタル信号伝送
を可能とする。
【図１】本発明に係る信号伝送装置及び方法の第１の実
施形態となる１ビットオーディオ信号伝送装置のブロッ
ク図である。
施形態となる１ビットオーディオ信号伝送装置のブロッ
ク図である。
【図２】上記１ビットオーディオ信号伝送装置が伝送し
ようとする１ビットオーディオ信号を出力するΣΔ変調
器のブロック図である。
ようとする１ビットオーディオ信号を出力するΣΔ変調
器のブロック図である。
【図３】上記１ビットオーディオ信号伝送装置の動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図４】本発明に係る信号伝送装置及び方法の第２の実
施形態となる１ビットオーディオ信号伝送装置のブロッ
ク図である。
施形態となる１ビットオーディオ信号伝送装置のブロッ
ク図である。
【図５】上記図４に示した１ビットオーディオ信号伝送
装置の動作を説明するためのタイミングチャートであ
る。
装置の動作を説明するためのタイミングチャートであ
る。
【図６】上記図４に示した１ビットオーディオ信号伝送
装置の変形例の位相復調部のブロック図である。
装置の変形例の位相復調部のブロック図である。
【図７】上記図６に示した変形例の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図８】上記図４に示した１ビットオーディオ信号伝送
装置の他の変形例の位相復調部のブロック図である。
装置の他の変形例の位相復調部のブロック図である。
【符号の説明】 １ １ビットオーディオ信号伝送装置 ２ 変調部 ５、６ ΣΔ変調器 ７、８ Ｄラッチ １０ シフトレジスタ １２ 伝送路 １３ 復調部 １４、１５、１６、１７ Ｄラッチ
Claims (5)
- 【請求項１】 シグマデルタ変調により得られた１ビッ
ト信号を伝送部を通して伝送する信号伝送装置におい
て、 相関性の高いｎチャンネルの上記１ビット信号をｎ倍の
レートの時分割データ列に変換すると共に変換されたデ
ータを１ビット毎に交互に反転して変調信号を生成し、
この変調信号を送信する変調手段と、 上記伝送部が通した上記変調手段からの上記変調信号を
復調する復調手段とを備えることを特徴とする信号伝送
装置。 - 【請求項２】 上記変調手段はステレオ２チャンネルの
上記１ビット信号の内のＬチャンネルとＲチャンネルと
を、何れか一方を逆相としてから２倍のレートで交互に
配置して変調信号を生成することを特徴とする請求項１
記載の信号伝送装置。 - 【請求項３】 上記変調手段は、内部で同一の直流バイ
アス電圧のかかった二つのシグマデルタ変調手段にアナ
ログ信号とその位相が反転された反転アナログ信号とを
入力して得た二つの出力をシグマデルタ変調時の倍のレ
ートで交互に配置して上記変調信号を生成することを特
徴とする請求項１記載の信号伝送装置。 - 【請求項４】 上記復調手段は、アナログ非巡回形フィ
ルタを用いて、上記変調信号を復調することを特徴とす
る請求項１記載の信号伝送装置。 - 【請求項５】 シグマデルタ変調により得られた１ビッ
ト信号を伝送部を通して伝送する信号伝送方法におい
て、 相関性の高いｎチャンネルの上記１ビット信号をｎ倍の
レートの時分割データ列に変換すると共に変換されたデ
ータを１ビット毎に交互に反転して変調信号を生成し、
この変調信号を送信する変調工程と、 上記伝送部が通した上記変調工程からの上記変調信号を
復調する復調工程とを備えることを特徴とする信号伝送
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34416695A JPH09186599A (ja) | 1995-12-28 | 1995-12-28 | 信号伝送装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34416695A JPH09186599A (ja) | 1995-12-28 | 1995-12-28 | 信号伝送装置及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186599A true JPH09186599A (ja) | 1997-07-15 |
Family
ID=18367141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34416695A Withdrawn JPH09186599A (ja) | 1995-12-28 | 1995-12-28 | 信号伝送装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09186599A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486207B1 (ko) * | 1997-08-27 | 2005-06-16 | 삼성전자주식회사 | 디지탈신호들간의상관관계를구하는상관장치 |
| JP2011097241A (ja) * | 2009-10-28 | 2011-05-12 | Renesas Electronics Corp | Δς型ａ／ｄ変換器 |
-
1995
- 1995-12-28 JP JP34416695A patent/JPH09186599A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486207B1 (ko) * | 1997-08-27 | 2005-06-16 | 삼성전자주식회사 | 디지탈신호들간의상관관계를구하는상관장치 |
| JP2011097241A (ja) * | 2009-10-28 | 2011-05-12 | Renesas Electronics Corp | Δς型ａ／ｄ変換器 |
| US9118341B2 (en) | 2009-10-28 | 2015-08-25 | Renesas Electronics Corporation | Delta-sigma A/D converter |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |