JPH09190334A

JPH09190334A - データ転送速度差吸収方式

Info

Publication number: JPH09190334A
Application number: JP8021768A
Authority: JP
Inventors: Junichi Tsuchida; 純一土田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-01-12
Filing date: 1996-01-12
Publication date: 1997-07-22
Anticipated expiration: 2016-01-12
Also published as: JP2870468B2

Abstract

(57)【要約】【課題】入力側と出力側のデータ転送速度が異なる場合
に、少ないデータ保持バッファのビット数で、データ保
持バッファの読み出しタイミングを制御することにより
周波数差を吸収し、且つデータの入力から出力までの遅
延時間を少なくする方式の提供。【解決手段】入力側と出力側の周波数差を比較する周波
数比較回路２と、周波数比較回路の比較結果を元にデー
タ保持バッファのデータの読み出しタイミングを制御す
る読み出しイネーブル制御回路９を備え、データ出力時
のフレーム間隔を０から２ビットの間で変化させて周波
数差を吸収する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力側と出力側の
データ転送速度の差を吸収する方式に関し、特に並列コ
ンピュータのクラスタ間のデータ転送に関する。

【０００２】

【従来の技術】入力側と出力側のデータ転送速度の差を
吸収する方法として、先入れ先出し方式のＦＩＦＯメモ
リ（ファーストインファーストアウトメモリ）を用いた
方法が広く知られている。

【０００３】入力側と出力側のデータ転送速度の差を吸
収するデータバッファにＦＩＦＯバッファを用いた従来
技術として、特開昭６４−２１３６号公報には、エラー
データの出力阻止と速度差の吸収を簡易な構成で実現す
ることのできるＦＩＦＯバッファ制御方式を提供するこ
とを目的として、図６に示すような構成が提案されてい
る。

【０００４】図６（Ａ）を参照して、上記公報に提案さ
れるＦＩＦＯバッファ制御方式は、その主要部が、ＦＩ
ＦＯメモリ２１、ＦＩＦＯ制御部２３から構成されてお
り、入力データのエラー検出を行うエラー検出器２２を
備え、ＦＩＦＯ制御部２３はＦＩＦＯメモリ２１の入力
位置、出力位置を示す入力ポインタＩＰ、出力ポインタ
ＯＰを持つ他に、ＦＩＦＯメモリ２１の出力可能なデー
タの最終位置を示す有効ポインタＶＰが設けられてい
る。

【０００５】この従来のＦＩＦＯバッファ制御方式にお
いては、有効ポインタＶＰを設けることにより、転送し
ても良いデータ領域を示すようにし、出力側からは有効
ポインタＶＰが従来のＦＩＦＯメモリのポインタに見え
るようにしている。

【０００６】これを図６（Ｂ）によって説明すると、初
期状態では図６（Ｂ）のに示すように、ＦＩＦＯメモ
リ２１は空であり、出力、入力、有効ポインタＯＰ、Ｉ
Ｐ、ＶＰは同一の値を示す。入力側が所定の処理単位
（１ブロック）の入力処理中には、図６（Ｂ）のに示
すように、入力ポインタＩＰのみ変化し、有効ポインタ
ＶＰは変化しない。出力側から有効ポインタＶＰが見え
るため、ＦＩＦＯメモリ２１内にデータがあっても、出
力側からはＦＩＦＯメモリ２１が空に見えるため、デー
タは出力されず、出力ポインタＯＰも変化しない。

【０００７】入力側から所定の処理単位（１ブロック）
分のデータをＦＩＦＯメモリ２１に入力すると、有効ポ
インタＶＰが図６（Ｂ）のに示す如く、当該処理単位
（ブロック）の次の処理単位（ブロック）の先頭に更新
される。この有効ポインタＶＰの更新によって、出力ポ
インタＯＰと有効ポインタＶＰに差ができ、出力側はＦ
ＩＦＯメモリ２１が空でないことを知り、転送を開始す
る。

【０００８】図６（Ｂ）のに示す如く、入力側は、さ
らに入力すべきデータがあれば次の読み込みを行う。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来のＦＩＦＯバッファ制御方式は下記記載の問題点を有
している。

【００１０】その第１の問題点として、ＦＩＦＯメモリ
２１のビット数が所定の処理単位（１ブロック）分以上
必要とされ、このためハードウェア量が増大することで
ある。

【００１１】これは、上記従来のＦＩＦＯバッファ制御
方式においては、１ブロック分のデータをＦＩＦＯメモ
リ２１に書き込んでから読み出し動作を開始するため
に、ＦＩＦＯメモリ２１のビット数が所定の処理単位
（１ブロック）分以上必要とされることによる。

【００１２】第２の問題点は、ＦＩＦＯメモリ２１にデ
ータが入力されてから出力されるまでの遅延時間が大き
いことである。

【００１３】これは、上記第１の問題点で指摘した点と
同様に、１ブロック分のデータをＦＩＦＯメモリに書き
込んでから、読み出し動作を開始することによる。

【００１４】従って、本発明は、上記従来技術の問題点
を解消し、入力側と出力側の周波数差によるエラーデー
タの発生阻止と速度差の吸収を少ないデータ保持バッフ
ァのビット数で実現し、且つデータの入力から出力まで
の遅延時間を減少させ、伝送効率を向上させる、データ
転送速度差吸収方式を提供することを目的とする。

【００１５】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、入力側からのフレーム形式のデータを格
納しこれを出力側に出力するデータ保持用バッファと、
入力側と出力側の周波数を比較する周波数比較回路と、
前記データ保持用バッファに対する読み出し許可信号
（「読み出しイネーブル信号」という）を出力する制御
回路と、を備え、前記データ保持用バッファから出力さ
れるデータのフレーム間の間隔を可変に制御して前記デ
ータの読み出しタイミングを制御する、ことを特徴とす
るデータ転送速度差吸収方式を提供する。

【００１６】本発明においては、好ましくは、前記制御
回路が、前記データ保持用バッファへのデータの書き込
み開始を検出した際に前記読み出しイネーブル信号をア
クティブ状態に設定することを特徴とする。

【００１７】また、本発明においては、好ましくは、前
記周波数比較回路が、前記データ保持用バッファに対す
るデータの書き込みアドレスを生成する書き込みアドレ
ス生成回路と、前記データ保持用バッファに対するデー
タの読み出しアドレスを生成する読み出しアドレス生成
回路と、前記書き込みアドレス生成回路と前記読み出し
アドレス生成回路の出力を比較するアドレス比較回路
と、入力側の書き込みクロックを計数する書き込みカウ
ンタと、出力側のクロックを計数する読み出しカウンタ
と、前記書き込みカウンタと、前記読み出しカウンタと
のカウンタ値を比較するカウンタ比較回路と、を備え、
前記データ保持用バッファに対する読み出しイネーブル
信号を出力する制御回路が、少なくとも前記書き込みア
ドレス発生回路の出力を入力し、前記アドレス比較回路
と前記カウンタ比較回路の出力に基づき、フレーム間隔
を可変に設定して読み出しイネーブル信号を出力し、前
記読み出しイネーブル信号をゲート信号として前記出力
側のクロックを読み出しクロックとして前記データ保持
用バッファに供給する、ことを特徴とする。

【００１８】本発明においては、好ましくは、前記デー
タ保持用バッファに対する読み出しイネーブル信号を出
力する制御回路が、少なくとも前記書き込みアドレス発
生回路を入力し前記データ保持用バッファへのデータの
書き込みの開始を検出する書き込み開始検出回路と、前
記書き込み開始検出回路の検出信号に基づき、所定のビ
ット数のフレーム間隔を有する複数の読み出しイネーブ
ル信号を出力する読み出しイネーブル信号発生回路と、
前記読み出しイネーブル信号発生回路からの出力を入力
し、前記アドレス比較回路の出力と、前記カウンタ値比
較回路の出力と、に基づき、フレーム間隔を切替え制御
し読み出しイネーブル信号として出力する選択手段と、
を備える。

【００１９】

【作用】本発明によれば、書き込みクロックにより書き
込みアドレス（ＷＡ）が０番地より順番に指定され、入
力データはその指定の番地のレジスタに入力データを書
き込んでいく。書き込み開始検出回路では、書き込みア
ドレスの値が０番地から変化したことを検出して読み出
しイネーブル信号をアクティブ状態とし、読み出しイネ
ーブル信号がアクティブとなることによって読み出しク
ロックがデータ保持用バッファに供給され、読み出しア
ドレス（ＲＡ）が０番地より順番に変化して指定の番地
のレジスタよりデータを読み出す。

【００２０】アドレス比較回路では、書き込みアドレス
と読み出しアドレスの値を比較して、書き込みアドレス
の値が読み出しアドレス＋１になった時点で出力信号を
アクティブとし、出力側の周波数、即ち、読み出しクロ
ック（出力側クロック）が早い場合には、読み出しアド
レスの方が書き込みアドレスよりも早く進むため、前記
の条件（書き込みアドレス＝読み出しアドレス＋１）を
満足して、出力信号をアクティブとしそれ以外はインア
クティブ状態を出力する。

【００２１】第１のフレーム間隔選択回路では、読み出
しイネーブル発生回路からの出力をアドレス比較回路の
出力により切り替え、アドレス比較回路の出力がインア
クティブの場合はフレーム間隔１ビットを、アクティブ
の場合はフレーム間隔２ビットを出力する。

【００２２】また、カウンタ値比較回路では書き込みク
ロックにより動作する書き込みカウンタの値と、出力側
クロックにより動作する読み出しカウンタの値を比較
し、書き込みカウンタの値の方が読み出しカウンタの値
よりも進んだ時に出力信号をアクティブとする。

【００２３】第２のフレーム間隔選択回路は、カウンタ
値比較回路の出力によりフレーム間隔を制御し、カウン
タ値比較回路の出力がアクティブの場合はフレーム間隔
を０ビットとし、インアクティブの場合は第１のフレー
ム間隔選択回路から入力されたフレーム間隔をそのまま
出力する。

【００２４】以上のように、データ保持バッファ内のデ
ータの読み出しタイミングを制御することにより、少な
いビット数でデータのオーバフロー、及びアンダーフロ
ーの発生を防ぎ、且つデータ入力から出力までの遅延時
間を減少させる。

【００２５】

【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。

【００２６】図１は、本発明の一実施形態の全体の構成
を示すブロック図である。本実施形態においては、デー
タ保持バッファとしてＦＩＦＯメモリを用いた場合につ
いて説明する。

【００２７】図１を参照して、本実施形態は、データを
保持するＦＩＦＯメモリ１と、入力側と出力側の周波数
差を比較する周波数比較回路２と、読み出しイネーブル
制御回路９と、を備えている。

【００２８】周波数比較回路２は、ＦＩＦＯメモリ１の
どの段のレジスタに入力データを書き込むかを決める書
き込みアドレスを生成出力する書き込みアドレス生成回
路３と、ＦＩＦＯメモリ１のどのレジスタのデータを出
力するかを決める読み出しアドレスを生成出力する読み
出しアドレス生成回路４と、書き込みアドレス生成回路
３と読み出しアドレス生成回路４で各々生成されたアド
レス値を比較し、書き込みアドレスの値が（読み出しア
ドレス値＋１）になった時点でアクティブ状態（例えば
Ｈｉｇｈレベル）の信号を出力するアドレス比較回路７
と、を備えている。

【００２９】周波数比較回路２は、更に、書き込みクロ
ックを入力としこれを計数する書き込みカウンタ５と、
出力側クロックを入力としこれを計数する読み出しカウ
ンタ６と、書き込みカウンタ５と読み出しカウンタ６の
各々の計数値（カウンタ値）を比較し、書き込みカウン
タ５のカウンタ値が読み出しカウンタ６のカウンタ値よ
りも進んだ場合にアクティブ状態（Ｈｉｇｈレベル）の
信号を出力するカウンタ値比較回路８と、を備えてい
る。

【００３０】読み出しイネーブル制御回路９は、アドレ
ス比較回路７の出力信号とカウンタ値比較回路８の出力
信号とに基づき、ＦＩＦＯメモリ１の読み出しタイミン
グを制御する回路である。すなわち、読み出しイネーブ
ル制御回路９から出力される読み出しイネーブル信号
は、出力側クロックを一の入力端に入力するＡＮＤ回路
の他の入力端に入力され、読み出しイネーブル信号がＨ
ｉｇｈレベルの時にのみＡＮＤ回路の出力は読み出しク
ロックとしてＦＩＦＯメモリ１に供給される。

【００３１】図２は、読み出しイネーブル制御回路９の
構成の詳細を示した図である。

【００３２】図２を参照して、読み出しイネーブル制御
回路９は、書き込みアドレスを入力しその変化を検出し
てＦＩＦＯメモリ１にデータが書き込まれたことを検出
する書込開始検出回路１０と、書込開始検出回路１０の
出力信号を入力しＦＩＦＯメモリ１への書き込みが検出
された後、１フレーム長分の読み出しイネーブル信号を
発生させる読み出しイネーブル発生回路１１と、を備
え、読み出しイネーブル発生回路１１は、フレーム間の
間隔（「フレーム間隔」という）を１ビット、２ビット
の両方として出力する。

【００３３】読み出しイネーブル制御回路９は、更に、
読み出しイネーブル発生回路１１の出力信号を入力し、
アドレス比較回路７（図１参照）の出力に基づき、フレ
ーム間隔の１ビットまたは２ビットを選択する第１のフ
レーム間隔選択回路Ａ１２と、カウンタ値比較回路８の
出力に基づき、フレーム間隔を０ビット、１又は２ビッ
トを選択する第２のフレーム間隔選択回路Ｂ１３と、を
備えている。

【００３４】次に、本実施形態の動作を、図３ないし図
５を参照して以下に詳細に説明する。

【００３５】入力データとして、図５（Ａ）に示すよう
なデータがＦＩＦＯメモリ１に入力された場合について
説明する。入力データは１フレーム長が６４ビット、フ
レーム間隔が１ビットとする。またＦＩＦＯメモリ１の
ビット数は８ビットとする。

【００３６】図３（Ａ）を参照して、始めに入力側と出
力側の周波数が同一の場合について説明する。

【００３７】入力側と出力側の周波数が同一ということ
は、即ち、書き込みクロックと読み出しクロックの周波
数が同一ということである。

【００３８】入力データが無い状態では、書き込みアド
レスＷＡと読み出しアドレスＲＡはともに０番地とさ
れ、データの書き込み動作は行われない（図３（Ａ）の
ａ）参照）。

【００３９】データが入力されると書き込みアドレス生
成回路３（図１参照）により指定されたＦＩＦＯメモリ
１内のレジスタに０番地から順次データを書き込んでい
き、７番地まで書き込んだ後は、再び０番地のレジスタ
に入力データを上書きする。

【００４０】書き込み検出回路１０（図２参照）は、書
き込みアドレス生成回路３の書き込みアドレスが０番地
から１番地に進んだことを検出し（図３（Ａ）のｂ）参
照）、書き込みアドレス生成回路３の出力を受けて、読
み出しイネーブル発生回路１１は、１フレーム長分（６
４ビット）の読み出しイネーブル信号を出力する。この
際、読み出しイネーブル発生回路１１は、２種類の読み
出しイネーブル信号、すなわちフレーム間隔が１ビット
と２ビットの両方を出力する。

【００４１】データの書き込み開始時には、読み出しア
ドレスＲＡの値に対して書き込みアドレスＷＡの値は一
定値（３ビット）進んでいるため（図３（Ａ）のｃ）参
照）、アドレス比較回路７の出力はＬｏｗレベルとされ
る。よって、第１のフレーム間隔選択回路Ａ１２は、フ
レーム間隔として１ビットを選択出力する。

【００４２】書き込みカウンタ５、読み出しカウンタ６
は同一周波数で動作しているため、両カウンタ回路５、
６のカウント値は常に同一であり、ずれることは無い。

【００４３】よって、カウンタ値比較回路８の出力はＬ
ｏｗレベルとされ、第２のフレーム間隔選択回路Ｂ１３
ではフレーム間隔を１ビットのまま出力し、読み出しイ
ネーブル信号とする。

【００４４】読み出しイネーブル信号がＨｉｇｈレベル
になると、出力側クロックを入力とするＡＮＤ回路を介
して読み出しクロックがＦＩＦＯメモリ１に供給され、
読み出しアドレス生成回路４が動作を開始して読み出し
アドレスを出力する。これによりＦＩＦＯメモリ１内の
データを指定されたレジスタから順次読み出し出力する
（図３（Ａ）のｄ）参照）。

【００４５】この場合、ＦＩＦＯメモリ１の出力データ
におけるフレーム間隔は常に１ビットであり変化するこ
とは無い（図５（Ｂ）参照）。

【００４６】次に、図３（Ｂ）を参照して、入力側、即
ち書き込みクロックが、出力側の読み出しクロックより
も早い場合の動作について説明する。

【００４７】入力データは、入力側と出力側の周波数が
同一の場合と同様に、ＦＩＦＯメモリ１内のレジスタに
順次データを書き込んでいく（図３（Ｂ）のｂ）参
照）。

【００４８】さらに、書き込み開始検出回路１０でＦＩ
ＦＯメモリ１への書き込みを検出し、読み出しイネーブ
ル信号をＨｉｇｈレベルにし読み出しクロックを発生さ
せる（図３（Ｂ）のｃ）参照）。

【００４９】書き込みアドレスＷＡの値は読み出しアド
レスＲＡの値に比べ早く進むため、両アドレス間の差が
広がる（図３（Ｂ）のｄ）参照）。

【００５０】アドレス比較回路７は、書き込みアドレス
ＷＡの値が読み出しアドレスＲＡの値＋１でないため、
Ｌｏｗレベル出力し、第１のフレーム間隔選択回路Ａ１
２ではフレーム間隔１ビットを選択出力する。

【００５１】また、書き込みカウンタ５は読み出しカウ
ンタ６よりも早く動作するため、書き込みカウンタ５の
値が読み出しカウンタ６の値よりも、２ビットずれた時
点でカウンタ値比較回路８はＨｉｇｈレベルを出力す
る。これにより、第２のフレーム間隔選択回路Ｂ１３で
はフレーム間隔を０ビットとし、読み出しイネーブル信
号を、２フレーム長分続けてＨｉｇｈレベル出力する
（図５（Ｃ）参照）。

【００５２】フレーム間隔が０ビットであれば、２フレ
ーム続けてデータを読み出すため、両アドレスの差が縮
まり、データのオーバフローを防ぐ（図３（Ｂ）のｅ）
参照）。

【００５３】書き込みカウンタ５及び読み出しカウンタ
６はそれぞれ、フレーム間隔が０ビットになったことで
リセットされ、再びカウント動作を再開する。

【００５４】次に、図４（Ｃ）を参照して、出力側、即
ち読み出しクロックの周波数が入力側よりも早い場合の
動作について説明する。

【００５５】ＦＩＦＯメモリ１への書き込みと最初の読
み出し開始までは同一周波数の場合と同様に動作する。

【００５６】読み出しクロックが早いために、書き込み
アドレスＷＡと読み出しアドレスＲＡの差が次第に縮ま
ってくる（図４（Ｃ）のｄ）参照）。

【００５７】そして、書き込みアドレスＷＡの値が読み
出しアドレスＲＡの値＋１になるとアドレス比較回路７
はＨｉｇｈレベルを出力する。

【００５８】第１のフレーム間隔選択回路Ａ１２では、
読み出しイネーブル発生回路１１から出力される２種類
のイネーブル信号のうち、フレーム間隔が２ビットの方
を選択し出力する。

【００５９】一方、カウンタ値比較回路８は読み出しカ
ウンタ６の出力値の方が進むため出力はＬｏｗレベルの
ままである。このため、第２のフレーム間隔選択回路Ｂ
１３は、フレーム間隔を２ビットのまま出力する（図５
（Ｄ）参照）。

【００６０】これにより、ＦＩＦＯメモリ１からデータ
を読み出すことを２Ｔ（ビットクロック分）待つことに
より、両アドレスの差を広げてデータのアンダーフロー
の発生を回避している。

【００６１】フレーム間隔が２ビットになった時点で、
書き込みカウンタ５、読み出しカウンタ６はリセットさ
れる（図４（Ｃ）のｅ）参照）。

【００６２】

【発明の効果】以上説明したように、本発明によれば、
フレーム間隔を０から２ビットの間で変化させて、読み
出しタイミングを制御するように構成したことにより、
入力側と出力側の周波数の差を吸収できるという効果を
有する。

【００６３】また、本発明によれば、データ保持バッフ
ァからの書き込み動作と読み出し動作を同時に行い、１
フレーム長分のビット数を必要としないことから、デー
タ保持バッファのビット数を前記従来技術より少なくす
ることが可能とされ、回路のハードウェア量を削減する
ことができるという効果を有する。

【００６４】さらに、本発明によれば、データ保持バッ
ファへの書き込みを検出後直ちに読み出し動作を開始す
るように構成したため、データ保持バッファへのデータ
の入力から出力までの遅延時間を縮減することが可能と
され、これにより伝送効率の向上を達成するという効果
を有する。

【図面の簡単な説明】

【図１】本発明の一実施形態の全体構成を表すブロック
図である。

【図２】本発明の一実施形態における読み出しイネーブ
ル制御回路の詳細な構成を示す図である。

【図３】本発明の一実施形態のＦＩＦＯメモリの動作を
模式的に示す図である。

【図４】本発明の一実施形態のＦＩＦＯメモリの動作を
模式的に示す図である。

【図５】本発明の一実施形態の入力データと出力データ
の構成を示す図である。

【図６】（Ａ）従来のＦＩＦＯバッファ制御方式の構成
を示す図である。（Ｂ）従来のＦＩＦＯバッファ制御方式の動作を説明す
るための図である。

【符号の説明】

１ＦＩＦＯメモリ２周波数比較回路３書き込みアドレス生成回路４読み出しアドレス生成回路５書き込みカウンタ６読み出しカウンタ７アドレス比較回路８カウンタ値比較回路９読み出しイネーブル制御回路１０書き込み開始検出回路１１読み出しイネーブル発生回路１２フレーム間隔選択回路Ａ１３フレーム間隔選択回路Ｂ

Claims

【特許請求の範囲】

【請求項１】入力側からのフレーム形式のデータを格納
しこれを出力側に出力するデータ保持用バッファと、入力側と出力側の周波数を比較する周波数比較回路と、前記データ保持用バッファに対する読み出し許可信号
（「読み出しイネーブル信号」という）を出力する制御
回路と、を備え、前記データ保持用バッファから出力されるデータのフレ
ーム間の間隔を可変に制御して前記データの読み出しタ
イミングを制御する、ことを特徴とするデータ転送速度差吸収方式。
【請求項２】前記制御回路が、前記データ保持用バッフ
ァへのデータの書き込み開始を検出した際に前記読み出
しイネーブル信号をアクティブ状態に設定することを特
徴とする請求項１記載のデータ転送速度差吸収方式。
【請求項３】前記周波数比較回路が、前記データ保持用バッファに対するデータの書き込みア
ドレスを生成する書き込みアドレス生成回路と、前記データ保持用バッファに対するデータの読み出しア
ドレスを生成する読み出しアドレス生成回路と、前記書き込みアドレス生成回路と前記読み出しアドレス
生成回路の出力を比較するアドレス比較回路と、入力側の書き込みクロックを計数する書き込みカウンタ
と、出力側のクロックを計数する読み出しカウンタと、前記書き込みカウンタと前記読み出しカウンタとのカウ
ンタ値を比較するカウンタ比較回路と、を備え、前記データ保持用バッファに対する読み出しイネーブル
信号を出力する制御回路が、少なくとも前記書き込みア
ドレス発生回路の出力を入力し、前記アドレス比較回路
と前記カウンタ比較回路の出力に基づき、フレーム間隔
を可変に設定して読み出しイネーブル信号を出力し、前記読み出しイネーブル信号をゲート信号として前記出
力側のクロックを読み出しクロックとして前記データ保
持用バッファに供給する、ことを特徴とする請求項１又は２記載のデータ転送速度
差吸収方式。
【請求項４】前記アドレス比較回路が、前記書き込みア
ドレスの値が前記読み出しアドレス＋１になった時点で
出力信号をアクティブ状態とし、前記カウンタ値比較回路が、前記書き込みカウンタ値の
方が前記読み出しカウンタのカウンタ値よりも大の時ア
クティブ状態の信号を出力する、ことを特徴とする請求項３記載のデータ転送速度差吸収
方式。
【請求項５】前記データ保持用バッファに対する読み出
しイネーブル信号を出力する制御回路が、少なくとも前記書き込みアドレス発生回路を入力し、前
記データ保持用バッファへのデータの書き込みの開始を
検出する書き込み開始検出回路と、前記書き込み開始検出回路の検出信号に基づき、互いに
異なるビット数のフレーム間隔を有する複数の読み出し
イネーブル信号を出力する読み出しイネーブル信号発生
回路と、前記読み出しイネーブル信号発生回路からの出力を入力
し、前記アドレス比較回路の出力と、前記カウンタ値比
較回路の出力と、に基づき、フレーム間隔を切替え制御
し読み出しイネーブル信号として出力する選択手段と、を備えたことを特徴とする請求項３又は４記載のデータ
転送速度差吸収方式。
【請求項６】前記選択手段が、第１の選択回路及び第２
の選択回路を含み前記第１の選択回路が、前記読み出し
イネーブル信号発生回路からの出力と、前記アドレス比
較回路の出力と、を入力し、前記アドレス比較回路から
のインアクティブ状態の出力信号に基づき、前記読み出
しイネーブル信号発生回路から出力される読み出しイネ
ーブル信号のうちフレーム間隔が小の方を選択して出力
し、前記第２の選択回路が、前記第１の選択回路の出力と、
前記カウンタ比較回路の出力と、を入力し、前記カウン
タ比較回路からのアクティブ状態の出力信号に基づき、
フレーム間隔を零とする読み出しイネーブル信号を出力
するように制御し、入力側の周波数が出力側の周波数よりも速い場合に、前
記書き込みアドレスと前記読み出しアドレスの差を縮め
てオーバフローの発生を回避するように制御することを
特徴とする請求項４記載のデータ転送速度差吸収方式。
【請求項７】前記選択手段が、第１の選択回路及び第２
の選択回路を含み、前記第１の選択回路が、前記アドレス比較回路からのア
クティブ状態の出力信号に基づき、前記読み出しイネー
ブル信号発生回路から出力される読み出しイネーブル信
号のうちフレーム間隔が大の方を選択して出力し、前記第２の選択回路が、前記カウンタ比較回路からのイ
ンアクティブ状態の出力信号に基づき、前記第１の選択
回路のフレーム間隔をそのまま出力するように制御し、出力側の周波数が入力側の周波数よりも速い場合に、前
記書き込みアドレスと前記読み出しアドレスの差を拡げ
てアンダーフローの発生を回避するように制御すること
を特徴とする請求項４記載のデータ転送速度差吸収方
式。
【請求項８】前記データ保持用バッファが先入れ先出し
方式のメモリからなることを特徴とする請求項１から５
のいずれか一に記載のデータ転送速度差吸収方式。