JPH09190983A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 しきい電圧の変動等を招くことなく、拡散層
となる Ｎ+ 層やＰ+ 層の抵抗増加を抑制し、またPoly
−Ｓｉ（ポリシリコン）系ゲート電極の空乏化を改善す
ることのできる半導体装置の製造方法の提供が望まれて
いる。 【解決手段】 不純物濃度が１×１０19／ｃｍ3 である
Ｎ+ 層もしくはＰ+ 層を有する半導体装置を製造する方
法において、不純物の活性状態に影響を及ぼす熱工程の
うち、最終に行う熱工程を高温短時間アニールとする。
また、不純物を含有したシリコン系ゲート電極構造を有
する半導体装置を製造する方法において、不純物の活性
状態に影響を及ぼす熱工程のうち、最終に行う熱工程を
高温短時間アニールとする。
となる Ｎ+ 層やＰ+ 層の抵抗増加を抑制し、またPoly
−Ｓｉ（ポリシリコン）系ゲート電極の空乏化を改善す
ることのできる半導体装置の製造方法の提供が望まれて
いる。 【解決手段】 不純物濃度が１×１０19／ｃｍ3 である
Ｎ+ 層もしくはＰ+ 層を有する半導体装置を製造する方
法において、不純物の活性状態に影響を及ぼす熱工程の
うち、最終に行う熱工程を高温短時間アニールとする。
また、不純物を含有したシリコン系ゲート電極構造を有
する半導体装置を製造する方法において、不純物の活性
状態に影響を及ぼす熱工程のうち、最終に行う熱工程を
高温短時間アニールとする。
Description
【０００１】
【発明の属する技術分野】本発明は、不純物濃度が１×
１０19／ｃｍ3 であるＮ+ 層もしくはＰ+ 層を有する半
導体装置や、不純物を含有したシリコン系ゲート電極構
造を有する半導体装置の製造方法に関する。
１０19／ｃｍ3 であるＮ+ 層もしくはＰ+ 層を有する半
導体装置や、不純物を含有したシリコン系ゲート電極構
造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体やバイポーラ型半導体を
はじめ、各種の半導体回路を製造するにあたっては、拡
散層やポリシリコン系ゲート電極における不純物の活性
化や絶縁膜の緻密化等の目的で、７００℃以上の熱処理
が多くの工程でなされている。例えば、ＭＯＳ型半導体
においては、高温プロセスを行いながらゲート酸化膜の
信頼性を確保するため、そのゲート電極としてポリシリ
コン（以下、Poly−Ｓｉと記す）やPoly−Ｓｉと金属シ
リサイドを積層したポリサイドが多く用いられている
が、このようなＭＯＳ型半導体の製造にあたっても、通
常Poly−Ｓｉ中の不純物の活性化等を目的に、７００℃
以上の熱処理がなされる。このような７００℃以上の熱
処理としては、主に不純物の拡散を抑制しなら効率良く
活性化を行うためのものとして、高温短時間アニール
（Rapid ThermalAnneal；以下、ＲＴＡと略記する）が
あり、近年では半導体装置の製造に欠くことのできない
技術として多く実施されている。
はじめ、各種の半導体回路を製造するにあたっては、拡
散層やポリシリコン系ゲート電極における不純物の活性
化や絶縁膜の緻密化等の目的で、７００℃以上の熱処理
が多くの工程でなされている。例えば、ＭＯＳ型半導体
においては、高温プロセスを行いながらゲート酸化膜の
信頼性を確保するため、そのゲート電極としてポリシリ
コン（以下、Poly−Ｓｉと記す）やPoly−Ｓｉと金属シ
リサイドを積層したポリサイドが多く用いられている
が、このようなＭＯＳ型半導体の製造にあたっても、通
常Poly−Ｓｉ中の不純物の活性化等を目的に、７００℃
以上の熱処理がなされる。このような７００℃以上の熱
処理としては、主に不純物の拡散を抑制しなら効率良く
活性化を行うためのものとして、高温短時間アニール
（Rapid ThermalAnneal；以下、ＲＴＡと略記する）が
あり、近年では半導体装置の製造に欠くことのできない
技術として多く実施されている。
【０００３】
【発明が解決しようとする課題】ところで、半導体装置
の製造にあたっては、前記ＲＴＡを行った後、絶縁膜の
緻密化を目的とした高温長時間アニールや高温のＣＶＤ
工程など、６００〜８５０℃程度の熱処理が行うのが普
通である。しかしながら、ＲＴＡを行った後にこのよう
な長時間熱処理を行うと、ＲＴＡによって一旦活性化さ
れた不純物が再度不活性化してしまい、拡散層を形成す
るＳｉやゲート電極を形成するPoly−Ｓｉの抵抗が増大
したり、ゲート電極が空乏化してデバイス特性が低下し
てしまうなど、半導体装置の性能低下を招くことになっ
てしまう。
の製造にあたっては、前記ＲＴＡを行った後、絶縁膜の
緻密化を目的とした高温長時間アニールや高温のＣＶＤ
工程など、６００〜８５０℃程度の熱処理が行うのが普
通である。しかしながら、ＲＴＡを行った後にこのよう
な長時間熱処理を行うと、ＲＴＡによって一旦活性化さ
れた不純物が再度不活性化してしまい、拡散層を形成す
るＳｉやゲート電極を形成するPoly−Ｓｉの抵抗が増大
したり、ゲート電極が空乏化してデバイス特性が低下し
てしまうなど、半導体装置の性能低下を招くことになっ
てしまう。
【０００４】図１１に、１０００℃、１０秒間のＲＴＡ
を行った後に、３０分間のポストアニールを行った場合
の、Ｎ+ 拡散層とＰ+ 拡散層とのシート抵抗の変動を示
す。なお、Ｎ+ 拡散層、Ｐ+ 拡散層へのイオン注入につ
いては、Ｎ+ 拡散層ではＡｓ + を３×１０15／ｃｍ
2 で、またＰ+ 拡散層ではＢＦ2 + を４×１０15／ｃｍ
2でそれぞれ行った。図１１より、ポストアニールを行
わない、すなわちＲＴＡのみしか行わなかった場合に比
べ、特に８００〜８５０℃の高温長時間アニール（ポス
トアニール）を行った場合には、シート抵抗が大幅に増
大していることが分かる。また、このような傾向はシリ
コン系ゲート電極についても同様に起こり、例えばＲＴ
Ａ後８００℃〜８５０℃にて３０分間の高温長時間アニ
ールを行うと、Poly−Ｓｉの空乏化が生じてゲート容量
が低下してしまう。
を行った後に、３０分間のポストアニールを行った場合
の、Ｎ+ 拡散層とＰ+ 拡散層とのシート抵抗の変動を示
す。なお、Ｎ+ 拡散層、Ｐ+ 拡散層へのイオン注入につ
いては、Ｎ+ 拡散層ではＡｓ + を３×１０15／ｃｍ
2 で、またＰ+ 拡散層ではＢＦ2 + を４×１０15／ｃｍ
2でそれぞれ行った。図１１より、ポストアニールを行
わない、すなわちＲＴＡのみしか行わなかった場合に比
べ、特に８００〜８５０℃の高温長時間アニール（ポス
トアニール）を行った場合には、シート抵抗が大幅に増
大していることが分かる。また、このような傾向はシリ
コン系ゲート電極についても同様に起こり、例えばＲＴ
Ａ後８００℃〜８５０℃にて３０分間の高温長時間アニ
ールを行うと、Poly−Ｓｉの空乏化が生じてゲート容量
が低下してしまう。
【０００５】このような不都合を防止するための対策と
して、高温長時間アニールのアニール温度を通常より高
くすることにより、拡散層やゲート電極の抵抗値を低下
させ、またゲート電極の空乏化を改善するといったこと
も考えられる。しかし、その場合には、拡散層の深さ
（Ｘｊ）が増大してしまって短チャネル効果を抑制する
ことができなくなってしまう。また、ＣＭＯＳ構造にお
いてＮＭＯＳのＮ+ ゲートとＰＭＯＳのＰ+ ゲートが互
いに接続されている場合、ゲート電極中の不純物の相互
拡散が起きてしきい電圧（Ｖｔｈ）が変動（増加）して
しまうといった新たな不都合を生じてしまう。
して、高温長時間アニールのアニール温度を通常より高
くすることにより、拡散層やゲート電極の抵抗値を低下
させ、またゲート電極の空乏化を改善するといったこと
も考えられる。しかし、その場合には、拡散層の深さ
（Ｘｊ）が増大してしまって短チャネル効果を抑制する
ことができなくなってしまう。また、ＣＭＯＳ構造にお
いてＮＭＯＳのＮ+ ゲートとＰＭＯＳのＰ+ ゲートが互
いに接続されている場合、ゲート電極中の不純物の相互
拡散が起きてしきい電圧（Ｖｔｈ）が変動（増加）して
しまうといった新たな不都合を生じてしまう。
【０００６】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、しきい電圧の変動などを
招くことなく、拡散層となるＮ+ 層やＰ+ 層の抵抗増加
を抑制し、またPoly−Ｓｉ（ポリシリコン）系ゲート電
極の空乏化を改善することのできる半導体装置の製造方
法を提供することにある。
で、その目的とするところは、しきい電圧の変動などを
招くことなく、拡散層となるＮ+ 層やＰ+ 層の抵抗増加
を抑制し、またPoly−Ｓｉ（ポリシリコン）系ゲート電
極の空乏化を改善することのできる半導体装置の製造方
法を提供することにある。
【０００７】
【課題を解決するための手段】本発明における請求項１
記載の半導体装置の製造方法では、不純物濃度が１×１
０19／ｃｍ3 であるＮ+ 層もしくはＰ+ 層を有する半導
体装置を製造するに際し、前記不純物の活性状態に影響
を及ぼす熱工程のうち、最終に行う熱工程を高温短時間
アニールとすることを前記課題の解決手段とした。
記載の半導体装置の製造方法では、不純物濃度が１×１
０19／ｃｍ3 であるＮ+ 層もしくはＰ+ 層を有する半導
体装置を製造するに際し、前記不純物の活性状態に影響
を及ぼす熱工程のうち、最終に行う熱工程を高温短時間
アニールとすることを前記課題の解決手段とした。
【０００８】ここで、不純物の活性状態に影響を及ぼす
熱工程としては、具体的には７００℃以上の熱処理を行
う工程とされる。すなわち、７００℃未満の熱処理で
は、通常は不純物を活性化あるいは不活性化する度合い
が極めて低く、したがって前記の最終に行う高温短時間
アニールの後にこの７００℃未満の熱工程があっても、
不純物が再度不活性化することがほとんどないからであ
る。また、高温短時間アニールとしては、８００℃〜１
１００℃の温度にて６０秒以内の時間行うのが好まし
い。８００℃未満であると、不純物の活性状態に及ぼす
影響が少なくなって不純物活性化の目的が十分に達成で
きなくなるおそれがあり、一方、１１００℃を越えるの
は、不純物拡散が顕著となり、高温短時間アニールの効
果が失われるためである。また、処理時間を６０秒間以
内としたのは、６０秒間を越えると、不純物の拡散が進
んで所望する範囲外にまで不純物が到達するおそれがあ
るからである。なお、処理時間の下限値については、処
理温度によっても異なるものの、不純物が十分に活性化
される時間、具体的は１０秒程度とされる。
熱工程としては、具体的には７００℃以上の熱処理を行
う工程とされる。すなわち、７００℃未満の熱処理で
は、通常は不純物を活性化あるいは不活性化する度合い
が極めて低く、したがって前記の最終に行う高温短時間
アニールの後にこの７００℃未満の熱工程があっても、
不純物が再度不活性化することがほとんどないからであ
る。また、高温短時間アニールとしては、８００℃〜１
１００℃の温度にて６０秒以内の時間行うのが好まし
い。８００℃未満であると、不純物の活性状態に及ぼす
影響が少なくなって不純物活性化の目的が十分に達成で
きなくなるおそれがあり、一方、１１００℃を越えるの
は、不純物拡散が顕著となり、高温短時間アニールの効
果が失われるためである。また、処理時間を６０秒間以
内としたのは、６０秒間を越えると、不純物の拡散が進
んで所望する範囲外にまで不純物が到達するおそれがあ
るからである。なお、処理時間の下限値については、処
理温度によっても異なるものの、不純物が十分に活性化
される時間、具体的は１０秒程度とされる。
【０００９】このような半導体装置の製造方法によれ
ば、最終に行う熱工程を高温短時間アニールとしたの
で、この最終の高温短時間アニールの後に当然不純物の
活性状態に影響を及ぼす熱工程がないため、該高温短時
間アニールによって活性化した不純物が再不活性化する
ことがなく、したがってＮ+ 層もしくはＰ+ 層の抵抗増
加が抑制される。
ば、最終に行う熱工程を高温短時間アニールとしたの
で、この最終の高温短時間アニールの後に当然不純物の
活性状態に影響を及ぼす熱工程がないため、該高温短時
間アニールによって活性化した不純物が再不活性化する
ことがなく、したがってＮ+ 層もしくはＰ+ 層の抵抗増
加が抑制される。
【００１０】請求項４記載の半導体装置の製造方法で
は、不純物を含有したシリコン系ゲート電極構造を有す
る半導体装置を製造するに際し、前記不純物の活性状態
に影響を及ぼす熱工程のうち、最終に行う熱工程を高温
短時間アニールとすることを前記課題の解決手段とし
た。
は、不純物を含有したシリコン系ゲート電極構造を有す
る半導体装置を製造するに際し、前記不純物の活性状態
に影響を及ぼす熱工程のうち、最終に行う熱工程を高温
短時間アニールとすることを前記課題の解決手段とし
た。
【００１１】ここで、高温短時間アニールとしては、前
記請求項１記載の発明と同様の理由により、８００℃〜
１１００℃の温度にて６０秒以内の時間行うのが好まし
い。また、シリコン系ゲート電極構造として具体的に
は、ポリシリコンと金属シリサイドが積層されてなるポ
リサイド構造のもの、ポリシリコンと金属とを積層した
構造のもの、ポリシリコンとＴｉＮ等の金属化合物とを
積層した構造のもの、さらにはポリシリコンやａ−Ｓｉ
で形成された構造のものなどが挙げられる。そして、こ
のようなシリコン系ゲート電極構造においては、特に不
純物がイオン注入されて形成されているものであるのが
好ましい。このようにイオン注入されていると、前記の
最終高温短時間アニールによってイオン注入された不純
物が確実に活性化するからである。また、この半導体装
置としては、Ｎ+ 型のゲート電極を有するＮＭＯＳ電界
効果型トランジスタと、Ｐ+ 型のゲート電極を有するＰ
ＭＯＳ電界効果型トランジスタとを備えた、いわゆるDu
al Gate 型のものでもよく、その場合、前記の最終高温
短時間アニールにより、Ｎ+ 型のゲート電極およびＰ+
型のゲート電極の不純物活性化、空乏化改善を同時に行
うことができる。
記請求項１記載の発明と同様の理由により、８００℃〜
１１００℃の温度にて６０秒以内の時間行うのが好まし
い。また、シリコン系ゲート電極構造として具体的に
は、ポリシリコンと金属シリサイドが積層されてなるポ
リサイド構造のもの、ポリシリコンと金属とを積層した
構造のもの、ポリシリコンとＴｉＮ等の金属化合物とを
積層した構造のもの、さらにはポリシリコンやａ−Ｓｉ
で形成された構造のものなどが挙げられる。そして、こ
のようなシリコン系ゲート電極構造においては、特に不
純物がイオン注入されて形成されているものであるのが
好ましい。このようにイオン注入されていると、前記の
最終高温短時間アニールによってイオン注入された不純
物が確実に活性化するからである。また、この半導体装
置としては、Ｎ+ 型のゲート電極を有するＮＭＯＳ電界
効果型トランジスタと、Ｐ+ 型のゲート電極を有するＰ
ＭＯＳ電界効果型トランジスタとを備えた、いわゆるDu
al Gate 型のものでもよく、その場合、前記の最終高温
短時間アニールにより、Ｎ+ 型のゲート電極およびＰ+
型のゲート電極の不純物活性化、空乏化改善を同時に行
うことができる。
【００１２】このような半導体装置の製造方法によれ
ば、最終に行う熱工程を高温短時間アニールとしたの
で、この最終の高温短時間アニールの後に当然不純物の
活性状態に影響を及ぼす熱工程がないため、該高温短時
間アニールによって活性化した不純物が再不活性化する
ことがなく、しかもゲート電極の空乏化が改善されるこ
とから、得られる半導体装置の性能劣化が抑制される。
ば、最終に行う熱工程を高温短時間アニールとしたの
で、この最終の高温短時間アニールの後に当然不純物の
活性状態に影響を及ぼす熱工程がないため、該高温短時
間アニールによって活性化した不純物が再不活性化する
ことがなく、しかもゲート電極の空乏化が改善されるこ
とから、得られる半導体装置の性能劣化が抑制される。
【００１３】請求項８記載の半導体装置の製造方法で
は、不純物濃度が１×１０19／ｃｍ3であるＮ+ 層もし
くはＰ+ 層を有する半導体装置を製造するに際し、前記
不純物の活性状態に影響を及ぼす熱工程として、前記Ｎ
+ 層もしくはＰ+ 層の形成後に行う第一の高温短時間ア
ニールと、この第一の高温短時間アニールの後に行う高
温長時間アニールと、前記不純物の活性状態に影響を及
ぼす熱工程のうち最終に行う最終高温短時間アニールと
を備えてなることを前記課題の解決手段とした。
は、不純物濃度が１×１０19／ｃｍ3であるＮ+ 層もし
くはＰ+ 層を有する半導体装置を製造するに際し、前記
不純物の活性状態に影響を及ぼす熱工程として、前記Ｎ
+ 層もしくはＰ+ 層の形成後に行う第一の高温短時間ア
ニールと、この第一の高温短時間アニールの後に行う高
温長時間アニールと、前記不純物の活性状態に影響を及
ぼす熱工程のうち最終に行う最終高温短時間アニールと
を備えてなることを前記課題の解決手段とした。
【００１４】ここで、不純物の活性状態に影響を及ぼす
熱工程として具体的には、前記請求項１記載の発明と同
様の理由により、７００℃以上の熱処理を行う工程とさ
れる。また、高温短時間アニールについても、前記請求
項１記載の発明と同様の理由により、８００℃〜１１０
０℃の温度にて６０秒以内の時間行うのが好ましい。さ
らに、前記高温長時間アニールとしては、具体的には６
００℃〜９５０℃の温度にて１０分以上の時間行うもの
とされる。すなわち、６００℃未満の熱処理では長時間
行ってもほとんど不純物の活性状態に影響がないからで
あり、また９５０℃を越えた熱処理を１０分以上行う
と、不純物相互拡散等が起こってデバイス特性に低下を
招くからである。
熱工程として具体的には、前記請求項１記載の発明と同
様の理由により、７００℃以上の熱処理を行う工程とさ
れる。また、高温短時間アニールについても、前記請求
項１記載の発明と同様の理由により、８００℃〜１１０
０℃の温度にて６０秒以内の時間行うのが好ましい。さ
らに、前記高温長時間アニールとしては、具体的には６
００℃〜９５０℃の温度にて１０分以上の時間行うもの
とされる。すなわち、６００℃未満の熱処理では長時間
行ってもほとんど不純物の活性状態に影響がないからで
あり、また９５０℃を越えた熱処理を１０分以上行う
と、不純物相互拡散等が起こってデバイス特性に低下を
招くからである。
【００１５】このような半導体装置の製造方法によれ
ば、第一の高温短時間アニールと高温長時間アニールと
の後に最終高温短時間アニールを行うので、第一の高温
短時間アニールで活性化した状態から高温長時間アニー
ルによって一旦不活性状態になっても、最終高温短時間
アニールによって再度活性化した状態になり、しかもこ
の後に不純物の活性状態に影響を及ぼす熱工程がないた
め、該最終高温短時間アニールによって活性化した不純
物が再不活性化することがなく、したがってＮ+層もし
くはＰ+ 層の抵抗増加が抑制される。
ば、第一の高温短時間アニールと高温長時間アニールと
の後に最終高温短時間アニールを行うので、第一の高温
短時間アニールで活性化した状態から高温長時間アニー
ルによって一旦不活性状態になっても、最終高温短時間
アニールによって再度活性化した状態になり、しかもこ
の後に不純物の活性状態に影響を及ぼす熱工程がないた
め、該最終高温短時間アニールによって活性化した不純
物が再不活性化することがなく、したがってＮ+層もし
くはＰ+ 層の抵抗増加が抑制される。
【００１６】請求項１２記載の半導体装置の製造方法で
は、不純物を含有したシリコン系ゲート電極構造を有す
る半導体装置を製造するに際し、前記不純物の活性状態
に影響を及ぼす熱工程として、前記Ｎ+ 層もしくはＰ+
層の形成後に行う第一の高温短時間アニールと、この第
一の高温短時間アニールの後に行う高温長時間アニール
と、前記不純物の活性状態に影響を及ぼす熱工程のうち
最終に行う最終高温短時間アニールとを備えてなること
を前記課題の解決手段とした。
は、不純物を含有したシリコン系ゲート電極構造を有す
る半導体装置を製造するに際し、前記不純物の活性状態
に影響を及ぼす熱工程として、前記Ｎ+ 層もしくはＰ+
層の形成後に行う第一の高温短時間アニールと、この第
一の高温短時間アニールの後に行う高温長時間アニール
と、前記不純物の活性状態に影響を及ぼす熱工程のうち
最終に行う最終高温短時間アニールとを備えてなること
を前記課題の解決手段とした。
【００１７】ここで、高温短時間アニールとしては、前
記請求項１記載の発明と同様の理由により、８００℃〜
１１００℃の温度にて６０秒以内の時間行うのが好まし
く、また高温長時間アニールとして具体的には、前記請
求項８記載の発明と同様の理由により、６００℃〜９５
０℃の温度にて１０分以上の時間行うものとされる。さ
らに、前記シリコン系ゲート電極構造として具体的に
は、前記請求項４記載の発明のものと同様とされ、また
半導体装置についても、前記請求項４記載の発明のもの
と同様にDual Gate 型のものにも適用可能となる。
記請求項１記載の発明と同様の理由により、８００℃〜
１１００℃の温度にて６０秒以内の時間行うのが好まし
く、また高温長時間アニールとして具体的には、前記請
求項８記載の発明と同様の理由により、６００℃〜９５
０℃の温度にて１０分以上の時間行うものとされる。さ
らに、前記シリコン系ゲート電極構造として具体的に
は、前記請求項４記載の発明のものと同様とされ、また
半導体装置についても、前記請求項４記載の発明のもの
と同様にDual Gate 型のものにも適用可能となる。
【００１８】このような半導体装置の製造方法によれ
ば、第一の高温短時間アニールと高温長時間アニールと
の後に最終高温短時間アニールを行うので、高温長時間
アニールによってゲート電極が一旦空乏化しても、最終
高温短時間アニールによってシリコン系ゲート電極中の
不純物が再度活性化した状態になり、しかもこの後に不
純物の活性状態に影響を及ぼす熱工程がないため、ゲー
ト電極の空乏化が改善され、これにより得られる半導体
装置の性能劣化が抑制される。
ば、第一の高温短時間アニールと高温長時間アニールと
の後に最終高温短時間アニールを行うので、高温長時間
アニールによってゲート電極が一旦空乏化しても、最終
高温短時間アニールによってシリコン系ゲート電極中の
不純物が再度活性化した状態になり、しかもこの後に不
純物の活性状態に影響を及ぼす熱工程がないため、ゲー
ト電極の空乏化が改善され、これにより得られる半導体
装置の性能劣化が抑制される。
【００１９】
【発明の実施の形態】以下、本発明をその実施形態例に
基づき詳しく説明する。図１（ａ）〜（ｃ）、図２
（ａ）〜（ｃ）は本発明の第１実施形態例を説明するた
めの図であり、この第１実施形態例は本発明を、Single
Gate 型のＣＭＯＳ回路の製造方法に適用した場合の例
である。
基づき詳しく説明する。図１（ａ）〜（ｃ）、図２
（ａ）〜（ｃ）は本発明の第１実施形態例を説明するた
めの図であり、この第１実施形態例は本発明を、Single
Gate 型のＣＭＯＳ回路の製造方法に適用した場合の例
である。
【００２０】この例では、まず、図１（ａ）に示すよう
にＳｉ基板１上に、例えば９５０℃のＷＥＴ酸化法によ
るＬＯＣＯＳ法によってフィールド酸化膜２を形成す
る。次に、ＮＭＯＳＦＥＴを形成するための領域に、Ｐ
ウェル領域形成やトランジスタのパンチスルー阻止を目
的とした埋め込み層形成のためのイオン注入、さらには
Ｖｔｈ（しきい電圧）調整のためのイオン注入を行い、
Ｓｉ基板１表層部にＮＭＯＳチャネル領域３を形成す
る。また、同様にＰＭＯＳＦＥＴを形成するための領域
にＮウェル領域形成やトランジスタのパンチスルー阻止
を目的とした埋め込み層形成のためのイオン注入、さら
にはＶｔｈ調整のためのイオン注入を行い、Ｓｉ基板１
表層部にＰＭＯＳチャネル領域４を形成する。
にＳｉ基板１上に、例えば９５０℃のＷＥＴ酸化法によ
るＬＯＣＯＳ法によってフィールド酸化膜２を形成す
る。次に、ＮＭＯＳＦＥＴを形成するための領域に、Ｐ
ウェル領域形成やトランジスタのパンチスルー阻止を目
的とした埋め込み層形成のためのイオン注入、さらには
Ｖｔｈ（しきい電圧）調整のためのイオン注入を行い、
Ｓｉ基板１表層部にＮＭＯＳチャネル領域３を形成す
る。また、同様にＰＭＯＳＦＥＴを形成するための領域
にＮウェル領域形成やトランジスタのパンチスルー阻止
を目的とした埋め込み層形成のためのイオン注入、さら
にはＶｔｈ調整のためのイオン注入を行い、Ｓｉ基板１
表層部にＰＭＯＳチャネル領域４を形成する。
【００２１】次いで、図１（ｂ）に示すようにＳｉ基板
１表面に、Ｈ2 ／Ｏ2 雰囲気にて８５０℃に加熱する熱
酸化法により、厚さ８ｎｍのゲート酸化膜５を形成す
る。続いて、例えばＳｉＨ4 ／ＰＨ3 を原料ガスとし、
堆積温度を５５０℃とする減圧ＣＶＤ法によってリン
（Ｐ）をドープしたａ−Ｓｉを堆積し、厚さ１００ｎｍ
のａ−Ｓｉ膜６を形成する。次に、例えばＷＦ6 ／Ｓｉ
Ｈ4 を原料ガスとし、堆積温度を３８０℃とする減圧Ｃ
ＶＤ法によって前記ａ−Ｓｉ膜６上にＷＳｉX を堆積
し、厚さ１００ｎｍのＷＳｉX 膜７を形成する。さらに
これの上に、例えばＳｉＨ4 ／Ｏ2 を原料とし、堆積温
度を４２０℃とするＣＶＤ法によってＳｉＯ2を堆積
し、厚さ１５０ｎｍのオフセット酸化膜８を形成する。
すなわち、このような工程によってオフセット酸化膜付
きのＷポリサイド配線層を得る。
１表面に、Ｈ2 ／Ｏ2 雰囲気にて８５０℃に加熱する熱
酸化法により、厚さ８ｎｍのゲート酸化膜５を形成す
る。続いて、例えばＳｉＨ4 ／ＰＨ3 を原料ガスとし、
堆積温度を５５０℃とする減圧ＣＶＤ法によってリン
（Ｐ）をドープしたａ−Ｓｉを堆積し、厚さ１００ｎｍ
のａ−Ｓｉ膜６を形成する。次に、例えばＷＦ6 ／Ｓｉ
Ｈ4 を原料ガスとし、堆積温度を３８０℃とする減圧Ｃ
ＶＤ法によって前記ａ−Ｓｉ膜６上にＷＳｉX を堆積
し、厚さ１００ｎｍのＷＳｉX 膜７を形成する。さらに
これの上に、例えばＳｉＨ4 ／Ｏ2 を原料とし、堆積温
度を４２０℃とするＣＶＤ法によってＳｉＯ2を堆積
し、厚さ１５０ｎｍのオフセット酸化膜８を形成する。
すなわち、このような工程によってオフセット酸化膜付
きのＷポリサイド配線層を得る。
【００２２】次いで、公知のリソグラフィ法によってレ
ジストパターニングを行い、その後得られたレジストパ
ターン（図示略）をマスクにして例えばフロロカーボン
系のガスを用いた異方性エッチングにより、ＳｉＯ2 か
らなるオフセット酸化膜８をゲート電極パターンにす
る。続いて、前記レジストパターンを除去した後、得ら
れたゲート電極パターンをマスクにして例えばＣｌ2 ／
Ｏ2 による異方性エッチングにより、ＷＳｉX 膜７、ａ
−Ｓｉ膜６をエッチングしてこれをゲート電極パターン
にし、これによって図１（ｃ）に示すようにゲート電極
パターン９を得る。なお、このようにして得られたゲー
ト電極パターン９は、ａ−Ｓｉ膜６からなるゲート電極
パターンを有したものであることから、本発明における
シリコン系ゲート電極構造となる。
ジストパターニングを行い、その後得られたレジストパ
ターン（図示略）をマスクにして例えばフロロカーボン
系のガスを用いた異方性エッチングにより、ＳｉＯ2 か
らなるオフセット酸化膜８をゲート電極パターンにす
る。続いて、前記レジストパターンを除去した後、得ら
れたゲート電極パターンをマスクにして例えばＣｌ2 ／
Ｏ2 による異方性エッチングにより、ＷＳｉX 膜７、ａ
−Ｓｉ膜６をエッチングしてこれをゲート電極パターン
にし、これによって図１（ｃ）に示すようにゲート電極
パターン９を得る。なお、このようにして得られたゲー
ト電極パターン９は、ａ−Ｓｉ膜６からなるゲート電極
パターンを有したものであることから、本発明における
シリコン系ゲート電極構造となる。
【００２３】次いで、前記ゲート電極パターン９および
フィールド酸化膜２をマスクにしてＮＭＯＳチャネル領
域３に、例えばＡｓ+ を２０ｋｅＶ、５×１０13／ｃｍ
2 の条件でイオン注入し、ＮＬＤＤ領域１０を形成す
る。また、同様にＰＭＯＳチャネル領域４に、例えばＢ
Ｆ2 + を２０ｋｅＶ、２×１０13／ｃｍ2 の条件でイオ
ン注入し、ＰＬＤＤ領域１１を形成する。そして、Ｓｉ
基板１上に例えば減圧ＣＶＤによってＳｉＯ2 を厚さ１
５０ｎｍに堆積し、さらに得られたＳｉＯ2 膜を異方性
エッチングすることにより、図２（ａ）に示すようにゲ
ート電極パターン９の両側にサイドウォール１２、１２
を形成する。
フィールド酸化膜２をマスクにしてＮＭＯＳチャネル領
域３に、例えばＡｓ+ を２０ｋｅＶ、５×１０13／ｃｍ
2 の条件でイオン注入し、ＮＬＤＤ領域１０を形成す
る。また、同様にＰＭＯＳチャネル領域４に、例えばＢ
Ｆ2 + を２０ｋｅＶ、２×１０13／ｃｍ2 の条件でイオ
ン注入し、ＰＬＤＤ領域１１を形成する。そして、Ｓｉ
基板１上に例えば減圧ＣＶＤによってＳｉＯ2 を厚さ１
５０ｎｍに堆積し、さらに得られたＳｉＯ2 膜を異方性
エッチングすることにより、図２（ａ）に示すようにゲ
ート電極パターン９の両側にサイドウォール１２、１２
を形成する。
【００２４】次いで、ＮＭＯＳチャネル領域３に例えば
Ａｓ+ を２０ｋｅＶ、３×１０15／ｃｍ2 の条件でイオ
ン注入し、Ｎ+ 型のソース／ドレイン領域１３を形成す
る。同様に、ＰＭＯＳチャネル領域４に例えばＢＦ2 +
を２０ｋｅＶ、３×１０15／ｃｍ2 の条件でイオン注入
し、Ｐ+ 型のソース／ドレイン領域１４を形成する。な
お、図２（ａ）においては、Ｎ+ 型のソース／ドレイン
領域１３、Ｐ+ 型のソース／ドレイン領域１４をそれぞ
れＮＬＤＤ領域１０、ＰＬＤＤ領域１１より深く形成さ
れているように示したが、実際には注入した不純物の拡
散処理がなされていないことから、この段階では図２
（ａ）のごとく深く不純物が拡散した状態とはならな
い。すなわち、図２（ａ）に示したＮ+ 型のソース／ド
レイン領域１３、Ｐ+ 型のソース／ドレイン領域１４に
ついては、後述する拡散処理後に得られる状態を便宜上
示したものなのである。
Ａｓ+ を２０ｋｅＶ、３×１０15／ｃｍ2 の条件でイオ
ン注入し、Ｎ+ 型のソース／ドレイン領域１３を形成す
る。同様に、ＰＭＯＳチャネル領域４に例えばＢＦ2 +
を２０ｋｅＶ、３×１０15／ｃｍ2 の条件でイオン注入
し、Ｐ+ 型のソース／ドレイン領域１４を形成する。な
お、図２（ａ）においては、Ｎ+ 型のソース／ドレイン
領域１３、Ｐ+ 型のソース／ドレイン領域１４をそれぞ
れＮＬＤＤ領域１０、ＰＬＤＤ領域１１より深く形成さ
れているように示したが、実際には注入した不純物の拡
散処理がなされていないことから、この段階では図２
（ａ）のごとく深く不純物が拡散した状態とはならな
い。すなわち、図２（ａ）に示したＮ+ 型のソース／ド
レイン領域１３、Ｐ+ 型のソース／ドレイン領域１４に
ついては、後述する拡散処理後に得られる状態を便宜上
示したものなのである。
【００２５】次いで、例えばＳｉＨ4 ／Ｏ2 を原料ガス
とし、堆積温度を４２０℃とするＣＶＤ法によってＳｉ
Ｏ2 あるいはＰＳＧなどを堆積し、図２（ｂ）に示すよ
うに厚さ５００ｎｍの層間絶縁膜１５を形成する。続い
て、公知のリソグラフィ法によってレジストパターニン
グを行い、その後得られたレジストパターン（図示略）
をマスクにして例えばフロロカーボン系のガスを用いた
異方性エッチングにより、前記ソース／ドレイン領域１
３、１４に通じるコンタクトホール１６…を形成する。
とし、堆積温度を４２０℃とするＣＶＤ法によってＳｉ
Ｏ2 あるいはＰＳＧなどを堆積し、図２（ｂ）に示すよ
うに厚さ５００ｎｍの層間絶縁膜１５を形成する。続い
て、公知のリソグラフィ法によってレジストパターニン
グを行い、その後得られたレジストパターン（図示略）
をマスクにして例えばフロロカーボン系のガスを用いた
異方性エッチングにより、前記ソース／ドレイン領域１
３、１４に通じるコンタクトホール１６…を形成する。
【００２６】次いで、コンタクトホール１６を通して、
Ｎ+ 型のソース／ドレイン領域１３に例えばＰ+ （リ
ン）を５×１０15／ｃｍ2 程度イオン注入し、同様にＰ
+ 型のソース／ドレイン領域にＢＦ2 + を５×１０15／
ｃｍ2 程度イオン注入する。このイオン注入は、コンタ
クトインプラと称されるもので、コンタクトホール１６
形成の際のエッチングにより、ゲート酸化膜５やＳｉ基
板１が掘られることによって接合リーク等が起こるのを
抑制するために行うものである。
Ｎ+ 型のソース／ドレイン領域１３に例えばＰ+ （リ
ン）を５×１０15／ｃｍ2 程度イオン注入し、同様にＰ
+ 型のソース／ドレイン領域にＢＦ2 + を５×１０15／
ｃｍ2 程度イオン注入する。このイオン注入は、コンタ
クトインプラと称されるもので、コンタクトホール１６
形成の際のエッチングにより、ゲート酸化膜５やＳｉ基
板１が掘られることによって接合リーク等が起こるのを
抑制するために行うものである。
【００２７】続いて、先にイオン注入した不純物の活性
状態に影響を及ぼす熱工程として、１０００℃、１０秒
間の条件の高温長時間アニール（ＲＴＡ）を行い、不純
物を活性化してＣＭＯＳ構造を形成する。ここでのＲＴ
Ａは、本発明における、不純物の活性状態に影響を及ぼ
す熱工程のうち最終に行う熱工程となるものであり、こ
のようなＲＴＡにより、先に述べたようにソース／ドレ
イン領域１３、１４にイオン注入された不純物は図２
（ａ）に示した状態に拡散・活性化し、またコンタクト
ホール１６を通してイオン注入された不純物も拡散・活
性化して図２（ｃ）に示すように不純物拡散層１７、１
８を形成する。
状態に影響を及ぼす熱工程として、１０００℃、１０秒
間の条件の高温長時間アニール（ＲＴＡ）を行い、不純
物を活性化してＣＭＯＳ構造を形成する。ここでのＲＴ
Ａは、本発明における、不純物の活性状態に影響を及ぼ
す熱工程のうち最終に行う熱工程となるものであり、こ
のようなＲＴＡにより、先に述べたようにソース／ドレ
イン領域１３、１４にイオン注入された不純物は図２
（ａ）に示した状態に拡散・活性化し、またコンタクト
ホール１６を通してイオン注入された不純物も拡散・活
性化して図２（ｃ）に示すように不純物拡散層１７、１
８を形成する。
【００２８】その後、Ａｌ等の配線材料を堆積しさらに
これをパターニングすることにより、図２（ｃ）に示す
ようにゲート・ソース・ドレイン等の配線パターン１９
を形成し、ＣＭＯＳ回路を得る。なお、この配線パター
ン１９の形成にあたっては、不純物の活性状態に影響を
及ぼす熱工程、具体的には７００℃以上の熱処理を行う
工程を有しておらず、また、配線パターン１９形成後に
おいては該パターン１９が溶融することなどを防止する
ためもちろん７００℃以上の熱処理を行う工程を有して
いない。
これをパターニングすることにより、図２（ｃ）に示す
ようにゲート・ソース・ドレイン等の配線パターン１９
を形成し、ＣＭＯＳ回路を得る。なお、この配線パター
ン１９の形成にあたっては、不純物の活性状態に影響を
及ぼす熱工程、具体的には７００℃以上の熱処理を行う
工程を有しておらず、また、配線パターン１９形成後に
おいては該パターン１９が溶融することなどを防止する
ためもちろん７００℃以上の熱処理を行う工程を有して
いない。
【００２９】したがって、この製造方法にあっては、コ
ンタクトホールへのイオン注入後１０００℃、１０秒間
のＲＴＡで活性化を行った後には、Ａｌ等の配線工程な
ので７００℃以上の熱処理を行うことがなく、よって活
性化した不純物が再度不活性化することがないことから
Ｎ+ 型のソース／ドレイン層１３（Ｎ+ 層）もしくはＰ
+ 型のソース／ドレイン層１４（Ｐ+ 層）の抵抗増加を
抑制し、かつゲート電極パターン９の空乏化を改善する
ことができ、これにより高性能なＣＭＯＳ回路を形成す
ることができる。
ンタクトホールへのイオン注入後１０００℃、１０秒間
のＲＴＡで活性化を行った後には、Ａｌ等の配線工程な
ので７００℃以上の熱処理を行うことがなく、よって活
性化した不純物が再度不活性化することがないことから
Ｎ+ 型のソース／ドレイン層１３（Ｎ+ 層）もしくはＰ
+ 型のソース／ドレイン層１４（Ｐ+ 層）の抵抗増加を
抑制し、かつゲート電極パターン９の空乏化を改善する
ことができ、これにより高性能なＣＭＯＳ回路を形成す
ることができる。
【００３０】図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）
は本発明の第２実施形態例を説明するための図であり、
この第２実施形態例は本発明を、Ｎ+ ／Ｐ+ のDual Gat
e 型のＣＭＯＳ回路の製造方法に適用した場合の例であ
る。この例では、まず、第１実施形態例と同様にしてＳ
ｉ基板１上にフィールド酸化膜２を形成し、さらにＳｉ
基板１表層部にＮＭＯＳチャネル領域３、ＰＭＯＳチャ
ネル領域４を、またＳｉ基板１表面にゲート酸化膜５を
それぞれ形成する。
は本発明の第２実施形態例を説明するための図であり、
この第２実施形態例は本発明を、Ｎ+ ／Ｐ+ のDual Gat
e 型のＣＭＯＳ回路の製造方法に適用した場合の例であ
る。この例では、まず、第１実施形態例と同様にしてＳ
ｉ基板１上にフィールド酸化膜２を形成し、さらにＳｉ
基板１表層部にＮＭＯＳチャネル領域３、ＰＭＯＳチャ
ネル領域４を、またＳｉ基板１表面にゲート酸化膜５を
それぞれ形成する。
【００３１】次に、例えばＳｉＨ4 を原料とし、堆積温
度を６１０℃とする減圧ＣＶＤ法によってPoly−Ｓｉを
堆積し、図３（ａ）に示すように厚さ７０ｎｍのPoly−
Ｓｉ膜２０を形成する。続いて、例えばＳｉＨ4 を原料
ガスとし、堆積温度を５５０℃とする減圧ＣＶＤ法によ
ってａ−Ｓｉを堆積し、Poly−Ｓｉ膜２０上に厚さ５０
ｎｍのａ−Ｓｉ膜２１を形成する。次いで、公知のリソ
グラフィ法によってレジストパターニングを行い、その
後得られたレジストパターン（図示略）をマスクにし
て、ＮＭＯＳＦＥＴを形成する領域（ＮＭＯＳ領域３を
形成した領域）にのみＰ+ （リン）を１０ｋｅＶ、５×
１０15／ｃｍ2 の条件でイオン注入し、図３（ｂ）に示
すようにＮ+ ゲート領域２２（Ｎ+ 層）を形成する。ま
た、同様にして得られたレジストパターン（図示略）を
マスクにして、ＰＭＯＳＦＥＴを形成する領域（ＰＭＯ
Ｓ領域４を形成した領域）にのみＢ+ を５ｋｅＶ、５×
１０15／ｃｍ2 の条件でイオン注入し、Ｐ+ ゲート領域
２３（Ｐ+ 層）を形成する。
度を６１０℃とする減圧ＣＶＤ法によってPoly−Ｓｉを
堆積し、図３（ａ）に示すように厚さ７０ｎｍのPoly−
Ｓｉ膜２０を形成する。続いて、例えばＳｉＨ4 を原料
ガスとし、堆積温度を５５０℃とする減圧ＣＶＤ法によ
ってａ−Ｓｉを堆積し、Poly−Ｓｉ膜２０上に厚さ５０
ｎｍのａ−Ｓｉ膜２１を形成する。次いで、公知のリソ
グラフィ法によってレジストパターニングを行い、その
後得られたレジストパターン（図示略）をマスクにし
て、ＮＭＯＳＦＥＴを形成する領域（ＮＭＯＳ領域３を
形成した領域）にのみＰ+ （リン）を１０ｋｅＶ、５×
１０15／ｃｍ2 の条件でイオン注入し、図３（ｂ）に示
すようにＮ+ ゲート領域２２（Ｎ+ 層）を形成する。ま
た、同様にして得られたレジストパターン（図示略）を
マスクにして、ＰＭＯＳＦＥＴを形成する領域（ＰＭＯ
Ｓ領域４を形成した領域）にのみＢ+ を５ｋｅＶ、５×
１０15／ｃｍ2 の条件でイオン注入し、Ｐ+ ゲート領域
２３（Ｐ+ 層）を形成する。
【００３２】次いで、ａ−Ｓｉ膜２１の結晶化のため、
高温長時間アニールとして６５０℃、１０時間の条件の
熱処理を行う。すると、この高温長時間アニールによっ
てａ−Ｓｉ膜２１は結晶化し、ＣＶＤ法によって形成さ
れたPoly−Ｓｉ膜２０の結晶より大粒径の結晶からなる
Poly−Ｓｉ膜２１ａが形成される。そして、これに続い
て１０００℃、１０秒間の条件のＲＴＡを行い、Poly−
Ｓｉ膜２１ａ表面の不純物を該Poly−Ｓｉ膜２１ａ中に
拡散させるとともに、Poly−Ｓｉ膜２１ａ、Poly−Ｓｉ
膜２０にイオン注入した不純物を活性化させる。すなわ
ち、このＲＴＡは、本発明において不純物の活性状態に
影響を及ぼす熱工程としての第一の高温短時間アニール
となるのである。
高温長時間アニールとして６５０℃、１０時間の条件の
熱処理を行う。すると、この高温長時間アニールによっ
てａ−Ｓｉ膜２１は結晶化し、ＣＶＤ法によって形成さ
れたPoly−Ｓｉ膜２０の結晶より大粒径の結晶からなる
Poly−Ｓｉ膜２１ａが形成される。そして、これに続い
て１０００℃、１０秒間の条件のＲＴＡを行い、Poly−
Ｓｉ膜２１ａ表面の不純物を該Poly−Ｓｉ膜２１ａ中に
拡散させるとともに、Poly−Ｓｉ膜２１ａ、Poly−Ｓｉ
膜２０にイオン注入した不純物を活性化させる。すなわ
ち、このＲＴＡは、本発明において不純物の活性状態に
影響を及ぼす熱工程としての第一の高温短時間アニール
となるのである。
【００３３】次いで、例えばＷＦ6 ／ＳｉＨ4 を原料ガ
スとし、堆積温度を３８０℃とする減圧ＣＶＤ法によっ
て前記Poly−Ｓｉ膜２１ａ上にＷＳｉX を堆積し、厚さ
７０ｎｍのＷＳｉX 膜２４を形成する。さらにこれの上
に、例えばＳｉＨ4 ／Ｏ2 を原料とし、堆積温度を４２
０℃とするＣＶＤ法によってＳｉＯ2 を堆積し、厚さ１
５０ｎｍのオフセット酸化膜２５を形成する。すなわ
ち、このような工程によって前記第１実施形態例と同様
にオフセット酸化膜付きのＷポリサイド配線層を得る。
スとし、堆積温度を３８０℃とする減圧ＣＶＤ法によっ
て前記Poly−Ｓｉ膜２１ａ上にＷＳｉX を堆積し、厚さ
７０ｎｍのＷＳｉX 膜２４を形成する。さらにこれの上
に、例えばＳｉＨ4 ／Ｏ2 を原料とし、堆積温度を４２
０℃とするＣＶＤ法によってＳｉＯ2 を堆積し、厚さ１
５０ｎｍのオフセット酸化膜２５を形成する。すなわ
ち、このような工程によって前記第１実施形態例と同様
にオフセット酸化膜付きのＷポリサイド配線層を得る。
【００３４】次いで、公知のリソグラフィ法によってレ
ジストパターニングを行い、その後得られたレジストパ
ターン（図示略）をマスクにして例えばフロロカーボン
系のガスを用いた異方性エッチングにより、ＳｉＯ2 か
らなるオフセット酸化膜２５をゲート電極パターンにす
る。続いて、前記レジストパターンを除去した後、得ら
れたゲート電極パターンをマスクにして例えばＣｌ2 ／
Ｏ2 による異方性エッチングにより、ＷＳｉX 膜２４、
Poly−Ｓｉ膜２１ａ、Poly−Ｓｉ膜２０をエッチングし
てこれをゲート電極パターンにし、これによって図３
（ｃ）に示すようにＮ+ ゲート領域２２を形成した側に
Ｎ+ 型のゲート電極２６ａを、またＰ+ ゲート領域２３
を形成した側にＰ+ 型のゲート電極２６ｂを得る。な
お、このようにして得られたゲート電極２６ａ、２６ｂ
は、Poly−Ｓｉ膜２１ａ、Poly−Ｓｉ膜２０からなるゲ
ート電極パターンを有したものであることから、本発明
におけるシリコン系ゲート電極構造となる。
ジストパターニングを行い、その後得られたレジストパ
ターン（図示略）をマスクにして例えばフロロカーボン
系のガスを用いた異方性エッチングにより、ＳｉＯ2 か
らなるオフセット酸化膜２５をゲート電極パターンにす
る。続いて、前記レジストパターンを除去した後、得ら
れたゲート電極パターンをマスクにして例えばＣｌ2 ／
Ｏ2 による異方性エッチングにより、ＷＳｉX 膜２４、
Poly−Ｓｉ膜２１ａ、Poly−Ｓｉ膜２０をエッチングし
てこれをゲート電極パターンにし、これによって図３
（ｃ）に示すようにＮ+ ゲート領域２２を形成した側に
Ｎ+ 型のゲート電極２６ａを、またＰ+ ゲート領域２３
を形成した側にＰ+ 型のゲート電極２６ｂを得る。な
お、このようにして得られたゲート電極２６ａ、２６ｂ
は、Poly−Ｓｉ膜２１ａ、Poly−Ｓｉ膜２０からなるゲ
ート電極パターンを有したものであることから、本発明
におけるシリコン系ゲート電極構造となる。
【００３５】次いで、前記ゲート電極２６ａ、２６ｂお
よびフィールド酸化膜２をマスクにしてＮＭＯＳチャネ
ル領域３に、例えばＡｓ+ を２０ｋｅＶ、５×１０13／
ｃｍ 2 の条件でイオン注入し、ＮＬＤＤ領域２７を形成
する。また、同様にＰＭＯＳチャネル領域４に、例えば
ＢＦ2 + を２０ｋｅＶ、２×１０13／ｃｍ2 の条件でイ
オン注入し、ＰＬＤＤ領域２８を形成する。そして、Ｓ
ｉ基板１上に例えば減圧ＣＶＤによってＳｉＯ2 を厚さ
１５０ｎｍに堆積し、さらに得られたＳｉＯ2膜を異方
性エッチングすることにより、図４（ａ）に示すように
ゲート電極２６ａ、２６ｂの両側にサイドウォール２
９、２９を形成する。
よびフィールド酸化膜２をマスクにしてＮＭＯＳチャネ
ル領域３に、例えばＡｓ+ を２０ｋｅＶ、５×１０13／
ｃｍ 2 の条件でイオン注入し、ＮＬＤＤ領域２７を形成
する。また、同様にＰＭＯＳチャネル領域４に、例えば
ＢＦ2 + を２０ｋｅＶ、２×１０13／ｃｍ2 の条件でイ
オン注入し、ＰＬＤＤ領域２８を形成する。そして、Ｓ
ｉ基板１上に例えば減圧ＣＶＤによってＳｉＯ2 を厚さ
１５０ｎｍに堆積し、さらに得られたＳｉＯ2膜を異方
性エッチングすることにより、図４（ａ）に示すように
ゲート電極２６ａ、２６ｂの両側にサイドウォール２
９、２９を形成する。
【００３６】次いで、ＮＭＯＳチャネル領域３に例えば
Ａｓ+ を２０ｋｅＶ、３×１０15／ｃｍ2 の条件でイオ
ン注入し、Ｎ+ 型のソース／ドレイン領域３０（Ｎ
+ 層）を形成する。同様に、ＰＭＯＳチャネル領域４に
例えばＢＦ2 + を２０ｋｅＶ、３×１０15／ｃｍ2 の条
件でイオン注入し、Ｐ+ 型のソース／ドレイン領域３１
（Ｐ+ 層）を形成する。続いて、ソース／ドレイン領域
３０、３１の不純物を活性化するため、１０００℃、１
０秒間の条件の高温長時間アニール（ＲＴＡ）を行い、
ソース／ドレイン領域３０、３１の不純物を拡散・活性
化してＣＭＯＳ構造を形成する。なお、このＲＴＡは、
本発明において不純物の活性状態に影響を及ぼす熱工程
となるものであり、先の第一の高温短時間アニールと区
別するため便宜上第二の高温短時間アニールとする。
Ａｓ+ を２０ｋｅＶ、３×１０15／ｃｍ2 の条件でイオ
ン注入し、Ｎ+ 型のソース／ドレイン領域３０（Ｎ
+ 層）を形成する。同様に、ＰＭＯＳチャネル領域４に
例えばＢＦ2 + を２０ｋｅＶ、３×１０15／ｃｍ2 の条
件でイオン注入し、Ｐ+ 型のソース／ドレイン領域３１
（Ｐ+ 層）を形成する。続いて、ソース／ドレイン領域
３０、３１の不純物を活性化するため、１０００℃、１
０秒間の条件の高温長時間アニール（ＲＴＡ）を行い、
ソース／ドレイン領域３０、３１の不純物を拡散・活性
化してＣＭＯＳ構造を形成する。なお、このＲＴＡは、
本発明において不純物の活性状態に影響を及ぼす熱工程
となるものであり、先の第一の高温短時間アニールと区
別するため便宜上第二の高温短時間アニールとする。
【００３７】次いで、例えばＳｉＨ4 ／Ｏ2 を原料ガス
とし、堆積温度を４２０℃とするＣＶＤ法によってＳｉ
Ｏ2 あるいはＰＳＧなどを堆積し、図４（ｂ）に示すよ
うに厚さ５００ｎｍの層間絶縁膜３２を形成する。続い
て、この層間絶縁膜３２を緻密化するため、高温長時間
アニールとして８００℃、３０分間の熱処理を行う。す
ると、層間絶縁膜３２はこの高温長時間アニールによっ
て緻密化するものの、先に活性化したＮ+ 型のゲート電
極（Ｎ+ 層）２６ａ、Ｐ+ 型のゲート電極（Ｐ + 層）２
６ｂ、Ｎ+ 型のソース／ドレイン領域（Ｎ+ 層）３０、
Ｐ+ 型のソース／ドレイン領域（Ｐ+ 層）３１の不純物
が再度不活性状態になり、ゲート電極２６ａ、２６ｂに
おいては空乏化が起こり、またソース／ドレイン領域３
０、３１では抵抗が増大する。なお、この高温長時間ア
ニールが、本発明において第一の高温短時間アニールの
後に行う高温長時間アニールである。
とし、堆積温度を４２０℃とするＣＶＤ法によってＳｉ
Ｏ2 あるいはＰＳＧなどを堆積し、図４（ｂ）に示すよ
うに厚さ５００ｎｍの層間絶縁膜３２を形成する。続い
て、この層間絶縁膜３２を緻密化するため、高温長時間
アニールとして８００℃、３０分間の熱処理を行う。す
ると、層間絶縁膜３２はこの高温長時間アニールによっ
て緻密化するものの、先に活性化したＮ+ 型のゲート電
極（Ｎ+ 層）２６ａ、Ｐ+ 型のゲート電極（Ｐ + 層）２
６ｂ、Ｎ+ 型のソース／ドレイン領域（Ｎ+ 層）３０、
Ｐ+ 型のソース／ドレイン領域（Ｐ+ 層）３１の不純物
が再度不活性状態になり、ゲート電極２６ａ、２６ｂに
おいては空乏化が起こり、またソース／ドレイン領域３
０、３１では抵抗が増大する。なお、この高温長時間ア
ニールが、本発明において第一の高温短時間アニールの
後に行う高温長時間アニールである。
【００３８】そして、公知のリソグラフィ法によってレ
ジストパターニングを行い、その後得られたレジストパ
ターン（図示略）をマスクにして例えばフロロカーボン
系のガスを用いた異方性エッチングにより、前記ソース
／ドレイン領域３０、３１に通じるコンタクトホール３
３…を形成する。次いで、コンタクトホール３３を通し
て、Ｎ+ 型のソース／ドレイン領域３０に例えばＰ
+ （リン）を５×１０15／ｃｍ2 程度イオン注入し、同
様にＰ+ 型のソース／ドレイン領域１４にＢＦ2 + を５
×１０15／ｃｍ2 程度イオン注入する。なお、このイオ
ン注入も、第１実施形態例の場合と同様に、接合リーク
等が起こるのを抑制するためのものである。
ジストパターニングを行い、その後得られたレジストパ
ターン（図示略）をマスクにして例えばフロロカーボン
系のガスを用いた異方性エッチングにより、前記ソース
／ドレイン領域３０、３１に通じるコンタクトホール３
３…を形成する。次いで、コンタクトホール３３を通し
て、Ｎ+ 型のソース／ドレイン領域３０に例えばＰ
+ （リン）を５×１０15／ｃｍ2 程度イオン注入し、同
様にＰ+ 型のソース／ドレイン領域１４にＢＦ2 + を５
×１０15／ｃｍ2 程度イオン注入する。なお、このイオ
ン注入も、第１実施形態例の場合と同様に、接合リーク
等が起こるのを抑制するためのものである。
【００３９】続いて、先にイオン注入した不純物の活性
状態に影響を及ぼす熱工程として、９５０℃、１０秒間
の条件の高温長時間アニール（ＲＴＡ）を行い、不純物
を活性化してＣＭＯＳ構造を形成する。ここでのＲＴＡ
は、本発明における、不純物の活性状態に影響を及ぼす
熱工程のうち最終に行う熱工程、すなわち最終高温短時
間アニールとなるものであり、このような最終ＲＴＡに
より、先に述べたように高温長時間アニールによって不
活性状態となった不純物は再度活性化されて活性状態と
なり、またコンタクトホール３３通ってイオン注入され
た不純物も拡散され活性化される。なお、このようにし
て不純物が再活性化されてなるＮ+ 型のソース／ドレイ
ン領域３０、Ｐ+ 型のソース／ドレイン領域１４は、い
ずれもその不純物濃度が１×１０20／ｃｍ3 以上となっ
ている。
状態に影響を及ぼす熱工程として、９５０℃、１０秒間
の条件の高温長時間アニール（ＲＴＡ）を行い、不純物
を活性化してＣＭＯＳ構造を形成する。ここでのＲＴＡ
は、本発明における、不純物の活性状態に影響を及ぼす
熱工程のうち最終に行う熱工程、すなわち最終高温短時
間アニールとなるものであり、このような最終ＲＴＡに
より、先に述べたように高温長時間アニールによって不
活性状態となった不純物は再度活性化されて活性状態と
なり、またコンタクトホール３３通ってイオン注入され
た不純物も拡散され活性化される。なお、このようにし
て不純物が再活性化されてなるＮ+ 型のソース／ドレイ
ン領域３０、Ｐ+ 型のソース／ドレイン領域１４は、い
ずれもその不純物濃度が１×１０20／ｃｍ3 以上となっ
ている。
【００４０】その後、Ａｌ等の配線材料を堆積しさらに
これをパターニングすることにより、図４（ｃ）に示す
ようにゲート・ソース・ドレイン等の配線パターン３４
を形成し、ＣＭＯＳ回路を得る。なお、この配線パター
ン３４の形成にあたっては、第１実施形態例と同様に不
純物の活性状態に影響を及ぼす熱工程、具体的には７０
０℃以上の熱処理を行う工程を有しておらず、また、配
線パターン３４形成後においては該パターン３４が溶融
することなどを防止するためもちろん７００℃以上の熱
処理を行う工程を有していない。
これをパターニングすることにより、図４（ｃ）に示す
ようにゲート・ソース・ドレイン等の配線パターン３４
を形成し、ＣＭＯＳ回路を得る。なお、この配線パター
ン３４の形成にあたっては、第１実施形態例と同様に不
純物の活性状態に影響を及ぼす熱工程、具体的には７０
０℃以上の熱処理を行う工程を有しておらず、また、配
線パターン３４形成後においては該パターン３４が溶融
することなどを防止するためもちろん７００℃以上の熱
処理を行う工程を有していない。
【００４１】したがって、この製造方法にあっては、不
純物の活性状態に影響を及ぼす熱工程として数回の高温
短時間アニールと高温長時間アニールとを行っているも
のの、その最終に行う熱工程を高温短時間アニールとし
ていることから、この最終ＲＴＡによって活性化した不
純物が再度不活性化することがなく、よってＮ+ 型のソ
ース／ドレイン層（Ｎ+ 層）３０、Ｐ+ 型のソース／ド
レイン層（Ｐ+ 層）３１の抵抗増加を抑制し、かつＮ+
型のゲート電極（Ｎ+ 層）２６ａ、Ｐ+ 型のゲート電極
（Ｐ+ 層）２６ｂの空乏化を改善することができ、これ
により高性能なＣＭＯＳ回路を形成することができる。
純物の活性状態に影響を及ぼす熱工程として数回の高温
短時間アニールと高温長時間アニールとを行っているも
のの、その最終に行う熱工程を高温短時間アニールとし
ていることから、この最終ＲＴＡによって活性化した不
純物が再度不活性化することがなく、よってＮ+ 型のソ
ース／ドレイン層（Ｎ+ 層）３０、Ｐ+ 型のソース／ド
レイン層（Ｐ+ 層）３１の抵抗増加を抑制し、かつＮ+
型のゲート電極（Ｎ+ 層）２６ａ、Ｐ+ 型のゲート電極
（Ｐ+ 層）２６ｂの空乏化を改善することができ、これ
により高性能なＣＭＯＳ回路を形成することができる。
【００４２】（実験例）シリコン基板上のポリシリコン
にＰ+ （リン）を３×１０15／ｃｍ2 の条件でイオン注
入し、Ｎ+ ゲート電極を形成してＭＯＳ構造を得た。そ
して、このＭＯＳ構造に１０００℃、１０秒間の条件の
第一のＲＴＡを行い、さらに８００℃、３０分間の高温
長時間アニールを行い、その後９５０℃、１０秒間の最
終ＲＴＡを行った。このとき、各アニール処理後に、こ
のＭＯＳ構造のＣ−Ｖ特性を調べた。得られた結果を図
５に示す。図５より、第一のＲＴＡ（１０００℃、１０
秒間）を行った後高温長時間アニール（８００℃、３０
分間）を行うと、第一のＲＴＡ後に比べゲート電極に空
乏化が生じて容量が低下する。しかし、その後最終ＲＴ
Ａ（９５０℃、１０秒間）を行うことにより、ゲート電
極の空乏化が改善され、容量が回復することが分かる。
にＰ+ （リン）を３×１０15／ｃｍ2 の条件でイオン注
入し、Ｎ+ ゲート電極を形成してＭＯＳ構造を得た。そ
して、このＭＯＳ構造に１０００℃、１０秒間の条件の
第一のＲＴＡを行い、さらに８００℃、３０分間の高温
長時間アニールを行い、その後９５０℃、１０秒間の最
終ＲＴＡを行った。このとき、各アニール処理後に、こ
のＭＯＳ構造のＣ−Ｖ特性を調べた。得られた結果を図
５に示す。図５より、第一のＲＴＡ（１０００℃、１０
秒間）を行った後高温長時間アニール（８００℃、３０
分間）を行うと、第一のＲＴＡ後に比べゲート電極に空
乏化が生じて容量が低下する。しかし、その後最終ＲＴ
Ａ（９５０℃、１０秒間）を行うことにより、ゲート電
極の空乏化が改善され、容量が回復することが分かる。
【００４３】シリコン基板の表層部に、Ａｓ+ を２０ｋ
ｅＶ、３×１０15／ｃｍ2 の条件でイオン注入してＮ+
型拡散層を形成した。同様に、ＢＦ2 + を２０ｋｅＶ、
３×１０15／ｃｍ2 の条件でイオン注入してＰ+ 型拡散
層を形成した。そして、このシリコン基板に１０００
℃、１０秒間の条件の第一のＲＴＡを行い、さらに８０
０℃、３０分間の高温長時間アニールを行い、その後９
５０℃、１０秒間の最終ＲＴＡを行った。このとき、各
アニール処理後に、この各拡散層のシート抵抗を調べ
た。得られた結果を図６に示す。図６より、第一のＲＴ
Ａ（１０００℃、１０秒間）を行った後高温長時間アニ
ール（８００℃、３０分間）を行うと、不純物が不活性
化して第一のＲＴＡ後に比べシート抵抗が増大する。し
かし、その後最終ＲＴＡ（９５０℃、１０秒間）を行う
ことにより、不純物が再活性化してシート抵抗が元の値
の近くにまで低下することが分かる。（図６中のＦＡは
高温長時間アニールの略である。）
ｅＶ、３×１０15／ｃｍ2 の条件でイオン注入してＮ+
型拡散層を形成した。同様に、ＢＦ2 + を２０ｋｅＶ、
３×１０15／ｃｍ2 の条件でイオン注入してＰ+ 型拡散
層を形成した。そして、このシリコン基板に１０００
℃、１０秒間の条件の第一のＲＴＡを行い、さらに８０
０℃、３０分間の高温長時間アニールを行い、その後９
５０℃、１０秒間の最終ＲＴＡを行った。このとき、各
アニール処理後に、この各拡散層のシート抵抗を調べ
た。得られた結果を図６に示す。図６より、第一のＲＴ
Ａ（１０００℃、１０秒間）を行った後高温長時間アニ
ール（８００℃、３０分間）を行うと、不純物が不活性
化して第一のＲＴＡ後に比べシート抵抗が増大する。し
かし、その後最終ＲＴＡ（９５０℃、１０秒間）を行う
ことにより、不純物が再活性化してシート抵抗が元の値
の近くにまで低下することが分かる。（図６中のＦＡは
高温長時間アニールの略である。）
【００４４】図７に示すように、シリコン基板上にＰＭ
ＯＳ構造を形成した。図７において符号４０はＰ+ ゲー
ト、４１はＰ+ 拡散層、４２はＮ+ 拡散源（ゲート）で
ある。なお、このＰＭＯＳのＷ／Ｌは１μｍ／１μｍで
ある。また、Ｐ+ 拡散層４１とＮ+ 拡散源４２との間の
距離をｄとし、このｄを変化させて複数種のＰＭＯＳ構
造を得た。このような構造のＰＭＯＳに対して、以下の
４通りの条件でアニール処理を行った。 （１）１０００℃、１０秒間のＲＴＡのみを行う。 （２）１０００℃、１０秒間のＲＴＡを行い、その後、
８００℃、３０分間の高温長時間アニールを行う。 （３）１０００℃、１０秒間のＲＴＡを行い、その後、
８５０℃、３０分間の高温長時間アニールを行う。 （４）１０００℃、１０秒間のＲＴＡを行い、その後、
９００℃、３０分間の高温長時間アニールを行う。 そして、このようなアニール処理を行った後、Ｐ+ 拡散
層４１とＮ+ 拡散源４２との相互拡散に起因するしきい
電圧（Ｖｔｈ）の変動を調べた。得られた結果を図８に
示す。なお、図８においてＸ軸はＰ+ 拡散層４１とＮ+
拡散源４２との間の距離ｄである。
ＯＳ構造を形成した。図７において符号４０はＰ+ ゲー
ト、４１はＰ+ 拡散層、４２はＮ+ 拡散源（ゲート）で
ある。なお、このＰＭＯＳのＷ／Ｌは１μｍ／１μｍで
ある。また、Ｐ+ 拡散層４１とＮ+ 拡散源４２との間の
距離をｄとし、このｄを変化させて複数種のＰＭＯＳ構
造を得た。このような構造のＰＭＯＳに対して、以下の
４通りの条件でアニール処理を行った。 （１）１０００℃、１０秒間のＲＴＡのみを行う。 （２）１０００℃、１０秒間のＲＴＡを行い、その後、
８００℃、３０分間の高温長時間アニールを行う。 （３）１０００℃、１０秒間のＲＴＡを行い、その後、
８５０℃、３０分間の高温長時間アニールを行う。 （４）１０００℃、１０秒間のＲＴＡを行い、その後、
９００℃、３０分間の高温長時間アニールを行う。 そして、このようなアニール処理を行った後、Ｐ+ 拡散
層４１とＮ+ 拡散源４２との相互拡散に起因するしきい
電圧（Ｖｔｈ）の変動を調べた。得られた結果を図８に
示す。なお、図８においてＸ軸はＰ+ 拡散層４１とＮ+
拡散源４２との間の距離ｄである。
【００４５】図８より、ＲＴＡを行った後に８５０℃以
上のポストアニール（高温長時間アニール）を行った場
合、Ｖｔｈ変動が大きくなることが確認された。すなわ
ち、Ｎ+ 拡散源４２がＰ+ 拡散層４１から十分に遠く位
置するか、あるいはＮ+ 拡散源４２が無い場合には、図
９に示すようにＰＭＯＳ本来のＶｔｈが得られるが、Ｎ
+ 拡散源４２がＰ+ 拡散層４１に影響を及ぼす位置にあ
る場合には一般に図９中Ａで示すようにＶｔｈが変動
（Ｖｔｈの絶対値が増加）してしまう。したがって、図
８に示したように前記（３）、（４）の条件でアニール
処理を行った場合には、Ｎ+ 拡散源４２からの不純物拡
散によってＶｔｈが変動（絶対値が増加）してしまって
いることが分かる。
上のポストアニール（高温長時間アニール）を行った場
合、Ｖｔｈ変動が大きくなることが確認された。すなわ
ち、Ｎ+ 拡散源４２がＰ+ 拡散層４１から十分に遠く位
置するか、あるいはＮ+ 拡散源４２が無い場合には、図
９に示すようにＰＭＯＳ本来のＶｔｈが得られるが、Ｎ
+ 拡散源４２がＰ+ 拡散層４１に影響を及ぼす位置にあ
る場合には一般に図９中Ａで示すようにＶｔｈが変動
（Ｖｔｈの絶対値が増加）してしまう。したがって、図
８に示したように前記（３）、（４）の条件でアニール
処理を行った場合には、Ｎ+ 拡散源４２からの不純物拡
散によってＶｔｈが変動（絶対値が増加）してしまって
いることが分かる。
【００４６】また、図７に示したＰＭＯＳ構造と同様の
ものを作製し、これに対して以下の条件でアニール処理
を行った。なお、Ｎ+ 拡散源４２についてはＰ+ （リ
ン）を１０ｋｅＶ、３×１０15／ｃｍ2 の条件でイオン
注入し、また、Ｐ+ 拡散層４１についてはＢ+ を５ｋｅ
Ｖ、４×１０15／ｃｍ2 の条件でイオン注入して形成し
た。 （５）１０００℃、１０秒間のＲＴＡのみを行う。 （６）１０００℃、１０秒間のＲＴＡを行い、その後、
８００℃、３０分間の高温長時間アニールを行う。 （７）１０００℃、１０秒間のＲＴＡを行い、その後、
８００℃、３０分間の高温長時間アニールを行い、さら
にその後、９５０℃、１０秒間のＲＴＡを行う。 そして、このようなアニール処理を行った後、Ｐ+ 拡散
層４１とＮ+ 拡散源４２との間の相互拡散に起因するし
きい電圧（Ｖｔｈ）の変動を調べた。得られた結果を図
１０に示す。
ものを作製し、これに対して以下の条件でアニール処理
を行った。なお、Ｎ+ 拡散源４２についてはＰ+ （リ
ン）を１０ｋｅＶ、３×１０15／ｃｍ2 の条件でイオン
注入し、また、Ｐ+ 拡散層４１についてはＢ+ を５ｋｅ
Ｖ、４×１０15／ｃｍ2 の条件でイオン注入して形成し
た。 （５）１０００℃、１０秒間のＲＴＡのみを行う。 （６）１０００℃、１０秒間のＲＴＡを行い、その後、
８００℃、３０分間の高温長時間アニールを行う。 （７）１０００℃、１０秒間のＲＴＡを行い、その後、
８００℃、３０分間の高温長時間アニールを行い、さら
にその後、９５０℃、１０秒間のＲＴＡを行う。 そして、このようなアニール処理を行った後、Ｐ+ 拡散
層４１とＮ+ 拡散源４２との間の相互拡散に起因するし
きい電圧（Ｖｔｈ）の変動を調べた。得られた結果を図
１０に示す。
【００４７】図１０より、（５）の条件のごとくＲＴＡ
のみを行った場合はもちろん、（７）のごとく高温長時
間アニールを行った後、最終ＲＴＡを行った場合には、
Ｖｔｈの変動（絶対値の増加）がほとんどないことが分
かる。したがって、本発明の製造方法によれば、従来の
ごとく最終の熱工程が８００〜８５０℃程度の高温長時
間アニールであった場合に抵抗増加、ゲート空乏化が生
じ、また８５０℃以上では不純物相互拡散によるＶｔｈ
変動が生じたのに対し、不純物相互拡散によるＶｔｈ変
動を招くことなく、前述したように抵抗増加を抑制し、
ゲート空乏化を改善することができる。
のみを行った場合はもちろん、（７）のごとく高温長時
間アニールを行った後、最終ＲＴＡを行った場合には、
Ｖｔｈの変動（絶対値の増加）がほとんどないことが分
かる。したがって、本発明の製造方法によれば、従来の
ごとく最終の熱工程が８００〜８５０℃程度の高温長時
間アニールであった場合に抵抗増加、ゲート空乏化が生
じ、また８５０℃以上では不純物相互拡散によるＶｔｈ
変動が生じたのに対し、不純物相互拡散によるＶｔｈ変
動を招くことなく、前述したように抵抗増加を抑制し、
ゲート空乏化を改善することができる。
【００４８】なお、抵抗増加や空乏化が８００〜８５０
℃の長時間アニールで最大となるのは、１０００℃、１
０秒間のＲＴＡで活性化された不純物が８００℃程度の
熱処理によって過飽和状態になり（つまり格子点からは
ずれる不純物原子が増加する）、これによって不活性に
なると考えられる。すなわち、この温度より低いと不純
物が移動（拡散）せず、またこの温度より高いと不純物
が過飽和状態にならないことにより、不活性状態が生じ
ないと考えられる。
℃の長時間アニールで最大となるのは、１０００℃、１
０秒間のＲＴＡで活性化された不純物が８００℃程度の
熱処理によって過飽和状態になり（つまり格子点からは
ずれる不純物原子が増加する）、これによって不活性に
なると考えられる。すなわち、この温度より低いと不純
物が移動（拡散）せず、またこの温度より高いと不純物
が過飽和状態にならないことにより、不活性状態が生じ
ないと考えられる。
【００４９】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、最終に行う熱工程を高温短時間アニール
としたことによって不純物を確実に活性状態にすること
ができるようにしたものであるから、例えばＮ+ ゲート
とＰ+ ゲートとを有する場合にもこれらの間の不純物相
互拡散に起因するしきい電圧の変動や拡散層の深さ（Ｘ
ｊ）の増大等を招くことなく、Ｎ+ 層やＰ+ 層の抵抗増
大を抑制し、低抵抗化を達成することができる。また、
ゲート電極がシリコン系ゲート電極である場合には、該
ゲート電極の空乏化を改善することができる。さらに、
高温長時間アニールによって一旦抵抗増加・ゲート電極
空乏化が生じた場合にも、最終高温短時間アニールによ
って抵抗低減・ゲート容量回復を達成することができ
る。このように本発明にあっては、拡散層の深さ（Ｘ
ｊ）の増大やＮ+ ゲートとＰ + ゲートとの間の不純物相
互拡散によるＶｔｈ変動など、ＭＯＳＦＥＴの劣化、Ｃ
ＭＯＳ回路性能の低下などを招くことなく、前記効果を
奏することができる。
の製造方法は、最終に行う熱工程を高温短時間アニール
としたことによって不純物を確実に活性状態にすること
ができるようにしたものであるから、例えばＮ+ ゲート
とＰ+ ゲートとを有する場合にもこれらの間の不純物相
互拡散に起因するしきい電圧の変動や拡散層の深さ（Ｘ
ｊ）の増大等を招くことなく、Ｎ+ 層やＰ+ 層の抵抗増
大を抑制し、低抵抗化を達成することができる。また、
ゲート電極がシリコン系ゲート電極である場合には、該
ゲート電極の空乏化を改善することができる。さらに、
高温長時間アニールによって一旦抵抗増加・ゲート電極
空乏化が生じた場合にも、最終高温短時間アニールによ
って抵抗低減・ゲート容量回復を達成することができ
る。このように本発明にあっては、拡散層の深さ（Ｘ
ｊ）の増大やＮ+ ゲートとＰ + ゲートとの間の不純物相
互拡散によるＶｔｈ変動など、ＭＯＳＦＥＴの劣化、Ｃ
ＭＯＳ回路性能の低下などを招くことなく、前記効果を
奏することができる。
【図１】（ａ）〜（ｃ）は、本発明の第１実施形態例を
工程順に説明するための要部側断面図である。
工程順に説明するための要部側断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１実施形態例に
おける、図１に続く工程を工程順に説明するための要部
側断面図である。
おける、図１に続く工程を工程順に説明するための要部
側断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第２実施形態例を
工程順に説明するための要部側断面図である。
工程順に説明するための要部側断面図である。
【図４】（ａ）〜（ｃ）は、本発明の第２実施形態例に
おける、図３に続く工程を工程順に説明するための要部
側断面図である。
おける、図３に続く工程を工程順に説明するための要部
側断面図である。
【図５】アニール処理後のＭＯＳ構造の、Ｃ−Ｖ特性を
示すグラフ図である。
示すグラフ図である。
【図６】アニール処理後の拡散層の、アニール条件とシ
ート抵抗との関係を示す図である。
ート抵抗との関係を示す図である。
【図７】実験に用いたＰＭＯＳ構造の概略構成を示す平
面図である。
面図である。
【図８】図７に示したＰＭＯＳ構造をアニール処理した
後の、しきい電圧（Ｖｔｈ）の変動を示すグラフ図であ
る。
後の、しきい電圧（Ｖｔｈ）の変動を示すグラフ図であ
る。
【図９】相互拡散に起因するしきい電圧の変動を説明す
るためのグラフ図である。
るためのグラフ図である。
【図１０】アニール処理後の、Ｐ+ 拡散層とＮ+ 拡散源
との間の相互拡散に起因するしきい電圧（Ｖｔｈ）の変
動を示すグラフ図である。
との間の相互拡散に起因するしきい電圧（Ｖｔｈ）の変
動を示すグラフ図である。
【図１１】ＲＴＡ後、ポストアニールを行った場合のＮ
+ 拡散層とＰ+ 拡散層とのシート抵抗の変動を示すグラ
フ図である。
+ 拡散層とＰ+ 拡散層とのシート抵抗の変動を示すグラ
フ図である。
１ Ｓｉ基板 ３ ＮＭＯＳチャネル領域 ４ ＰＭＯＳチャネル領域 ６ ａ−Ｓｉ膜 ９ ゲート電極パターン １０、２７ ＮＬＤＤ領域 １１、２８ ＰＬＤＤ領域 １３、３０ Ｎ型のソース／ドレイン領域 １４、３１ Ｐ型のソース／ドレイン領域 １５、３２ 層間絶縁膜 １６、３３ コンタクトホール １７、１８ 不純物拡散層 ２０ Poly−Ｓｉ膜 ２１ ａ−Ｓｉ膜 ２２ Ｎ+ ゲート領域 ２３ Ｐ+ ゲート領域 ２６ａ Ｎ+ 型のゲート電極 ２６ｂ Ｐ+ 型のゲート電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年２月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】本発明は、不純物濃度が１×
１０19／ｃｍ3 以上であるＮ+ 層もしくはＰ+ 層を有す
る半導体装置や、不純物を含有したシリコン系ゲート電
極構造を有する半導体装置の製造方法に関する。
１０19／ｃｍ3 以上であるＮ+ 層もしくはＰ+ 層を有す
る半導体装置や、不純物を含有したシリコン系ゲート電
極構造を有する半導体装置の製造方法に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】本発明における請求項１
記載の半導体装置の製造方法では、不純物濃度が１×１
０19／ｃｍ3 以上であるＮ+ 層もしくはＰ+ 層を有する
半導体装置を製造するに際し、前記不純物の活性状態に
影響を及ぼす熱工程のうち、最終に行う熱工程を高温短
時間アニールとすることを前記課題の解決手段とした。
記載の半導体装置の製造方法では、不純物濃度が１×１
０19／ｃｍ3 以上であるＮ+ 層もしくはＰ+ 層を有する
半導体装置を製造するに際し、前記不純物の活性状態に
影響を及ぼす熱工程のうち、最終に行う熱工程を高温短
時間アニールとすることを前記課題の解決手段とした。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】請求項８記載の半導体装置の製造方法で
は、不純物濃度が１×１０19／ｃｍ3以上であるＮ+ 層
もしくはＰ+ 層を有する半導体装置を製造するに際し、
前記不純物の活性状態に影響を及ぼす熱工程として、前
記Ｎ+ 層もしくはＰ+ 層の形成後に行う第一の高温短時
間アニールと、この第一の高温短時間アニールの後に行
う高温長時間アニールと、前記不純物の活性状態に影響
を及ぼす熱工程のうち最終に行う最終高温短時間アニー
ルとを備えてなることを前記課題の解決手段とした。
は、不純物濃度が１×１０19／ｃｍ3以上であるＮ+ 層
もしくはＰ+ 層を有する半導体装置を製造するに際し、
前記不純物の活性状態に影響を及ぼす熱工程として、前
記Ｎ+ 層もしくはＰ+ 層の形成後に行う第一の高温短時
間アニールと、この第一の高温短時間アニールの後に行
う高温長時間アニールと、前記不純物の活性状態に影響
を及ぼす熱工程のうち最終に行う最終高温短時間アニー
ルとを備えてなることを前記課題の解決手段とした。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】次いで、前記ゲート電極パターン９および
フィールド酸化膜２をマスクにしてＮＭＯＳチャネル領
域３に、例えばＡｓ+ を２０ｋｅＶ、５×１０13／ｃｍ
2 の条件でイオン注入し、ＮＬＤＤ領域１０を形成す
る。また、同様にＰＭＯＳチャネル領域４に、例えばＢ
Ｆ2 + を２０ｋｅＶ、２×１０13／ｃｍ2 の条件でイオ
ン注入し、ＰＬＤＤ領域１１を形成する。そして、Ｓｉ
基板１上に例えば減圧ＣＶＤによってＳｉＯ2 を厚さ１
５０ｎｍに堆積し、さらに得られたＳｉＯ2 膜を異方性
エッチングすることにより、図２（ａ）に示すようにゲ
ート電極パターン９の両側にサイドウォール１２を形成
する。
フィールド酸化膜２をマスクにしてＮＭＯＳチャネル領
域３に、例えばＡｓ+ を２０ｋｅＶ、５×１０13／ｃｍ
2 の条件でイオン注入し、ＮＬＤＤ領域１０を形成す
る。また、同様にＰＭＯＳチャネル領域４に、例えばＢ
Ｆ2 + を２０ｋｅＶ、２×１０13／ｃｍ2 の条件でイオ
ン注入し、ＰＬＤＤ領域１１を形成する。そして、Ｓｉ
基板１上に例えば減圧ＣＶＤによってＳｉＯ2 を厚さ１
５０ｎｍに堆積し、さらに得られたＳｉＯ2 膜を異方性
エッチングすることにより、図２（ａ）に示すようにゲ
ート電極パターン９の両側にサイドウォール１２を形成
する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】次いで、コンタクトホール１６を通して、
Ｎ+ 型のソース／ドレイン領域１３に例えばＰ+ （リ
ン）を５×１０15／ｃｍ2 程度イオン注入し、同様にＰ
+ 型のソース／ドレイン領域にＢＦ2 + を５×１０15／
ｃｍ2 程度イオン注入する。このイオン注入は、コンタ
クトインプラと称されるもので、コンタクトホール１６
形成の際のエッチングにより、フィールド酸化膜やＳｉ
基板１が掘られることによって接合リーク等が起こるの
を抑制するために行うものである。
Ｎ+ 型のソース／ドレイン領域１３に例えばＰ+ （リ
ン）を５×１０15／ｃｍ2 程度イオン注入し、同様にＰ
+ 型のソース／ドレイン領域にＢＦ2 + を５×１０15／
ｃｍ2 程度イオン注入する。このイオン注入は、コンタ
クトインプラと称されるもので、コンタクトホール１６
形成の際のエッチングにより、フィールド酸化膜やＳｉ
基板１が掘られることによって接合リーク等が起こるの
を抑制するために行うものである。
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (16)
- 【請求項１】 不純物濃度が１×１０19／ｃｍ3 である
Ｎ+ 層もしくはＰ+層を有する半導体装置を製造するに
際し、 前記不純物の活性状態に影響を及ぼす熱工程のうち、最
終に行う熱工程を高温短時間アニールとすることを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記不純物の活性状態に影響を及ぼす熱
工程が、７００℃以上の熱処理を行う工程である請求項
１記載の半導体装置の製造方法。 - 【請求項３】 前記高温短時間アニールが８００℃〜１
１００℃の温度にて６０秒以内の時間行うものである請
求項１記載の半導体装置の製造方法。 - 【請求項４】 不純物を含有したシリコン系ゲート電極
構造を有する半導体装置を製造するに際し、 前記不純物の活性状態に影響を及ぼす熱工程のうち、最
終に行う熱工程を高温短時間アニールとすることを特徴
とする半導体装置の製造方法。 - 【請求項５】 前記高温短時間アニールが８００℃〜１
１００℃の温度にて６０秒以内の時間行うものである請
求項４記載の半導体装置の製造方法。 - 【請求項６】 前記シリコン系ゲート電極構造が、不純
物をイオン注入されたことによって不純物を含有したも
のである請求項４記載の半導体装置の製造方法。 - 【請求項７】 前記不純物を含有したシリコン系ゲート
電極構造を有する半導体装置が、Ｎ+ 型のゲート電極を
有するＮＭＯＳ電界効果型トランジスタと、Ｐ+ 型のゲ
ート電極を有するＰＭＯＳ電界効果型トランジスタとを
備えたものである請求項４記載の半導体装置の製造方
法。 - 【請求項８】 不純物濃度が１×１０19／ｃｍ3 である
Ｎ+ 層もしくはＰ+層を有する半導体装置を製造するに
際し、 前記不純物の活性状態に影響を及ぼす熱工程として、前
記Ｎ+ 層もしくはＰ+層の形成後に行う第一の高温短時
間アニールと、 この第一の高温短時間アニールの後に行う高温長時間ア
ニールと、 前記不純物の活性状態に影響を及ぼす熱工程のうち最終
に行う最終高温短時間アニールと、を備えてなることを
特徴とする半導体装置の製造方法。 - 【請求項９】 前記不純物の活性状態に影響を及ぼす熱
工程が、７００℃以上の熱処理を行う工程である請求項
８記載の半導体装置の製造方法。 - 【請求項１０】 前記最終高温短時間アニールが８００
℃〜１１００℃の温度にて６０秒以内の時間行うもので
ある請求項８記載の半導体装置の製造方法。 - 【請求項１１】 前記高温長時間アニールが６００℃〜
９５０℃の温度にて１０分以上の時間行うものである請
求項８記載の半導体装置の製造方法。 - 【請求項１２】 不純物を含有したシリコン系ゲート電
極構造を有する半導体装置を製造するに際し、 前記不純物の活性状態に影響を及ぼす熱工程として、前
記Ｎ+ 層もしくはＰ+層の形成後に行う第一の高温短時
間アニールと、 この第一の高温短時間アニールの後に行う高温長時間ア
ニールと、 前記不純物の活性状態に影響を及ぼす熱工程のうち最終
に行う最終高温短時間アニールと、を備えてなることを
特徴とする半導体装置の製造方法。 - 【請求項１３】 前記最終高温短時間アニールが８００
℃〜１１００℃の温度にて６０秒以内の時間行うもので
ある請求項１２記載の半導体装置の製造方法。 - 【請求項１４】 前記高温長時間アニールが６００℃〜
９５０℃の温度にて１０分以上の時間行うものである請
求項１２記載の半導体装置の製造方法。 - 【請求項１５】 前記シリコン系ゲート電極構造が、不
純物をイオン注入されたことによって不純物を含有した
ものである請求項１２記載の半導体装置の製造方法。 - 【請求項１６】 前記不純物を含有したシリコン系ゲー
ト電極構造を有する半導体装置が、Ｎ+ 型のゲート電極
を有するＮＭＯＳ電界効果型トランジスタと、Ｐ+ 型の
ゲート電極を有するＰＭＯＳ電界効果型トランジスタと
を備えたものである請求項１２記載の半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00378196A JP3518122B2 (ja) | 1996-01-12 | 1996-01-12 | 半導体装置の製造方法 |
| US08/777,814 US6124187A (en) | 1996-01-12 | 1996-12-31 | Method of fabricating semiconductor device |
| EP97400048A EP0784339A2 (en) | 1996-01-12 | 1997-01-10 | Method of fabricating a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00378196A JP3518122B2 (ja) | 1996-01-12 | 1996-01-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09190983A true JPH09190983A (ja) | 1997-07-22 |
| JP3518122B2 JP3518122B2 (ja) | 2004-04-12 |
Family
ID=11566741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00378196A Expired - Lifetime JP3518122B2 (ja) | 1996-01-12 | 1996-01-12 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6124187A (ja) |
| EP (1) | EP0784339A2 (ja) |
| JP (1) | JP3518122B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127174A (ja) * | 1999-10-25 | 2001-05-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP2002025931A (ja) | 2000-06-28 | 2002-01-25 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| US6770519B2 (en) | 2002-07-25 | 2004-08-03 | Kabushiki Kaisha Toshiba | Semiconductor manufacturing method using two-stage annealing |
| US7413968B2 (en) | 2005-01-13 | 2008-08-19 | Elpida Memory, Inc. | Method of manufacturing semiconductor device having gate electrodes of polymetal gate and dual-gate structure |
| USRE43229E1 (en) | 2003-04-03 | 2012-03-06 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6808974B2 (en) | 2001-05-15 | 2004-10-26 | International Business Machines Corporation | CMOS structure with maximized polysilicon gate activation and a method for selectively maximizing doping activation in gate, extension, and source/drain regions |
| US6991972B2 (en) | 2002-10-22 | 2006-01-31 | Amberwave Systems Corporation | Gate material for semiconductor device fabrication |
| JP4342429B2 (ja) * | 2004-02-09 | 2009-10-14 | 株式会社東芝 | 半導体装置の製造方法 |
| US7749875B2 (en) * | 2007-02-16 | 2010-07-06 | Infineon Technologies Ag | Method of manufacturing a semiconductor element and semiconductor element |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4555842A (en) | 1984-03-19 | 1985-12-03 | At&T Bell Laboratories | Method of fabricating VLSI CMOS devices having complementary threshold voltages |
| US4544418A (en) * | 1984-04-16 | 1985-10-01 | Gibbons James F | Process for high temperature surface reactions in semiconductor material |
| US4585492A (en) * | 1984-07-30 | 1986-04-29 | International Business Machines Corporation | Rapid thermal annealing of silicon dioxide for reduced hole trapping |
| US4749441A (en) * | 1986-12-11 | 1988-06-07 | General Motors Corporation | Semiconductor mushroom structure fabrication |
| US5139961A (en) * | 1990-04-02 | 1992-08-18 | National Semiconductor Corporation | Reducing base resistance of a bjt by forming a self aligned silicide in the single crystal region of the extrinsic base |
| US5219784A (en) * | 1990-04-02 | 1993-06-15 | National Semiconductor Corporation | Spacer formation in a bicmos device |
| DE4035842A1 (de) * | 1990-11-10 | 1992-05-14 | Telefunken Electronic Gmbh | Verfahren zur rekristallisierung voramorphisierter halbleiteroberflaechenzonen |
| US5306657A (en) * | 1993-03-22 | 1994-04-26 | United Microelectronics Corporation | Process for forming an FET read only memory device |
| US5384285A (en) * | 1993-07-26 | 1995-01-24 | Motorola, Inc. | Process for fabricating a silicide layer in a semiconductor device |
| US5489540A (en) * | 1995-03-22 | 1996-02-06 | Advanced Micro Devices Inc. | Method of making simplified LDD and source/drain formation in advanced CMOS integrated circuits using implantation through well mask |
| US5691212A (en) * | 1996-09-27 | 1997-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS device structure and integration method |
-
1996
- 1996-01-12 JP JP00378196A patent/JP3518122B2/ja not_active Expired - Lifetime
- 1996-12-31 US US08/777,814 patent/US6124187A/en not_active Expired - Lifetime
-
1997
- 1997-01-10 EP EP97400048A patent/EP0784339A2/en not_active Ceased
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001127174A (ja) * | 1999-10-25 | 2001-05-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP2002025931A (ja) | 2000-06-28 | 2002-01-25 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| US6770519B2 (en) | 2002-07-25 | 2004-08-03 | Kabushiki Kaisha Toshiba | Semiconductor manufacturing method using two-stage annealing |
| US7300832B2 (en) | 2002-07-25 | 2007-11-27 | Kabushiki Kaisha Toshiba | Semiconductor manufacturing method using two-stage annealing |
| USRE43229E1 (en) | 2003-04-03 | 2012-03-06 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
| USRE43521E1 (en) | 2003-04-03 | 2012-07-17 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
| US7413968B2 (en) | 2005-01-13 | 2008-08-19 | Elpida Memory, Inc. | Method of manufacturing semiconductor device having gate electrodes of polymetal gate and dual-gate structure |
Also Published As
| Publication number | Publication date |
|---|---|
| US6124187A (en) | 2000-09-26 |
| EP0784339A3 (ja) | 1997-08-20 |
| EP0784339A2 (en) | 1997-07-16 |
| JP3518122B2 (ja) | 2004-04-12 |
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