JPH09191054A - Ｃｍｏｓトランジスタ - Google Patents
ＣｍｏｓトランジスタInfo
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- JPH09191054A JPH09191054A JP8001923A JP192396A JPH09191054A JP H09191054 A JPH09191054 A JP H09191054A JP 8001923 A JP8001923 A JP 8001923A JP 192396 A JP192396 A JP 192396A JP H09191054 A JPH09191054 A JP H09191054A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】チップ面積の増大を抑えつつ、ＣＭＯＳトラン
ジスタのラッチアップ耐量を改善する。 【解決手段】ｐウェル領域３内のｎソース領域７を分断
するように、ゲート電極６と平行な最小幅のストライプ
状でｐウェル領域３とＶSS電極１とを接続するｐ短絡領
域８を設け、寄生ｎｐｎトランジスタ６２のベース抵抗
を下げる。また、ｎソース領域１７の一部に、一定間隔
で短冊状のゲート電極６と直角方向にｎソース領域１７
を分断するｐ短絡領域１８を設けてもよい。
ジスタのラッチアップ耐量を改善する。 【解決手段】ｐウェル領域３内のｎソース領域７を分断
するように、ゲート電極６と平行な最小幅のストライプ
状でｐウェル領域３とＶSS電極１とを接続するｐ短絡領
域８を設け、寄生ｎｐｎトランジスタ６２のベース抵抗
を下げる。また、ｎソース領域１７の一部に、一定間隔
で短冊状のゲート電極６と直角方向にｎソース領域１７
を分断するｐ短絡領域１８を設けてもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、コンプリメンタリ
ー（相補型）ＭＯＳトランジスタ（以下ＣＭＯＳトラン
ジスタと記す）、特に半導体集積回路の出力回路やクロ
ックバッファー回路のように比較的大きな駆動電流が必
要なＣＭＯＳトランジスタに関する。
ー（相補型）ＭＯＳトランジスタ（以下ＣＭＯＳトラン
ジスタと記す）、特に半導体集積回路の出力回路やクロ
ックバッファー回路のように比較的大きな駆動電流が必
要なＣＭＯＳトランジスタに関する。
【０００２】
【従来の技術】一般的なＣＭＯＳトランジスタの断面図
を図３に示す。なお、以下でｎ、ｐを冠した領域等は、
それぞれ多数キャリアが電子、正孔である領域を表すも
のとする。ｎ型基板５０の表面層に形成されたｐソース
領域５７、ｐドレイン領域５９と、その間のｎ型基板５
０の表面上にゲート酸化膜５１を介して形成されたゲー
ト電極５６とからなるｐチャネル型ＭＯＳＦＥＴ６４
と、ｎ型半導体層５０の表面層に形成されたｐウェル領
域４３の表面層に形成されたｎソース領域４７、ｎドレ
イン領域４９と、その間のｐウェル領域４３の表面上に
ゲート酸化膜５２を介して形成されたゲート電極４６と
からなるｎチャネル型ＭＯＳＦＥＴ６５とがあり、二つ
のドレイン領域は、図示されない電極を介して共通の出
力端子６３に接続されている。二つのゲート電極は共通
のゲート端子６２に接続されている。ｐソース領域５７
は、ｎ型半導体層５０の表面層に形成されたｎコンタク
ト領域５４と共にＶDD端子６０に、またｎソース領域４
７はｐウェル領域４３の表面層に形成されたｐコンタク
ト領域４４と共にＶSS端子６１に接続されている。
を図３に示す。なお、以下でｎ、ｐを冠した領域等は、
それぞれ多数キャリアが電子、正孔である領域を表すも
のとする。ｎ型基板５０の表面層に形成されたｐソース
領域５７、ｐドレイン領域５９と、その間のｎ型基板５
０の表面上にゲート酸化膜５１を介して形成されたゲー
ト電極５６とからなるｐチャネル型ＭＯＳＦＥＴ６４
と、ｎ型半導体層５０の表面層に形成されたｐウェル領
域４３の表面層に形成されたｎソース領域４７、ｎドレ
イン領域４９と、その間のｐウェル領域４３の表面上に
ゲート酸化膜５２を介して形成されたゲート電極４６と
からなるｎチャネル型ＭＯＳＦＥＴ６５とがあり、二つ
のドレイン領域は、図示されない電極を介して共通の出
力端子６３に接続されている。二つのゲート電極は共通
のゲート端子６２に接続されている。ｐソース領域５７
は、ｎ型半導体層５０の表面層に形成されたｎコンタク
ト領域５４と共にＶDD端子６０に、またｎソース領域４
７はｐウェル領域４３の表面層に形成されたｐコンタク
ト領域４４と共にＶSS端子６１に接続されている。
【０００３】このＣＭＯＳトランジスタは、ｐｎ接合構
造の組み合わせで構成されているため、様々な寄生素子
が存在する。例えば、ｐソース領域５７、ｎ型基板５０
およびｐウェル領域４３からなる寄生ｐｎｐトランジス
タ７１があり、またｎソース領域４７、ｐウェル領域４
３およびｎ型基板５０からなる寄生ｎｐｎトランジスタ
７２がある。ここで、５０はｎ型基板としたが、ｐ型基
板上のｎ型層でもよいことは勿論である。
造の組み合わせで構成されているため、様々な寄生素子
が存在する。例えば、ｐソース領域５７、ｎ型基板５０
およびｐウェル領域４３からなる寄生ｐｎｐトランジス
タ７１があり、またｎソース領域４７、ｐウェル領域４
３およびｎ型基板５０からなる寄生ｎｐｎトランジスタ
７２がある。ここで、５０はｎ型基板としたが、ｐ型基
板上のｎ型層でもよいことは勿論である。
【０００４】ＣＭＯＳトランジスタのラッチアップ現象
について簡単に説明する。ラツチアップとは半導体集積
装置の入、出力部分に雑音等が入ることにより、ＶDD電
源端子６０から、ＶSS電源端子６１に大電流が流れ、止
まらなくなり、時には永久破壊に至る場合もある危険な
現象である。ラツチアップは、寄生ｐｎｐトランジスタ
７１と、寄生ｎｐｎトランジスタ７２がオンすることに
より、寄生ｐｎｐｎサイリスタが動作して起こる。一旦
ラッチアップが起こると、制御不能に陥り、ＶDD電源を
オフするまで電流が流れ放しとなる。
について簡単に説明する。ラツチアップとは半導体集積
装置の入、出力部分に雑音等が入ることにより、ＶDD電
源端子６０から、ＶSS電源端子６１に大電流が流れ、止
まらなくなり、時には永久破壊に至る場合もある危険な
現象である。ラツチアップは、寄生ｐｎｐトランジスタ
７１と、寄生ｎｐｎトランジスタ７２がオンすることに
より、寄生ｐｎｐｎサイリスタが動作して起こる。一旦
ラッチアップが起こると、制御不能に陥り、ＶDD電源を
オフするまで電流が流れ放しとなる。
【０００５】ラッチアップを防止するには、寄生ｐｎｐ
ｎサイリスタを動作させないこと、すなわち、寄生ｐｎ
ｐトランジスタ７１および寄生ｎｐｎトランジスタ７２
をオンさせないことであり、そのためには、各トランジ
スタの電流増幅率を上げないことが重要である。図４
は、ＣＭＯＳトランジスタのｎチャネル型ＭＯＳＦＥＴ
６５の部分の平面図である。一般に、半導体集積装置の
内部回路については、図４に示す平面図のようなレイア
ウトとして高集積化を図っている。図において、ｐウェ
ル領域４３の中にｎソース電極４７とｎドレイン領域４
９とが形成され、その間のｐウェル領域４３の表面上に
絶縁膜を介してゲート電極４６が設けられている。ｎソ
ース領域４７とｎドレイン領域４９とは、それらの上の
絶縁膜に開けられた（点線で示した）コンタクトホール
４５を通してＶSS電極４１、ドレイン電極４２とそれぞ
れ接続されている。ＶSS電極４１はｐウェル領域４３内
に形成されたｐコンタクト領域４４とも接続されてい
る。
ｎサイリスタを動作させないこと、すなわち、寄生ｐｎ
ｐトランジスタ７１および寄生ｎｐｎトランジスタ７２
をオンさせないことであり、そのためには、各トランジ
スタの電流増幅率を上げないことが重要である。図４
は、ＣＭＯＳトランジスタのｎチャネル型ＭＯＳＦＥＴ
６５の部分の平面図である。一般に、半導体集積装置の
内部回路については、図４に示す平面図のようなレイア
ウトとして高集積化を図っている。図において、ｐウェ
ル領域４３の中にｎソース電極４７とｎドレイン領域４
９とが形成され、その間のｐウェル領域４３の表面上に
絶縁膜を介してゲート電極４６が設けられている。ｎソ
ース領域４７とｎドレイン領域４９とは、それらの上の
絶縁膜に開けられた（点線で示した）コンタクトホール
４５を通してＶSS電極４１、ドレイン電極４２とそれぞ
れ接続されている。ＶSS電極４１はｐウェル領域４３内
に形成されたｐコンタクト領域４４とも接続されてい
る。
【０００６】一方、雑音の影響を受けやすい入、出力部
分や、寄生素子の電流が大きなバスドライバ、クロック
バッファ回路については、寄生ｐｎｐトランジスタ７１
のベース幅となるｐチャネル型ＭＯＳＦＥＴ６４とｐウ
ェル領域４３との距離を大きくして、寄生トランジスタ
をオンしにくくしている。また、図３の基板抵抗７３や
ｐウェル抵抗７４を小さくすることにより、寄生トラン
ジスタのベース抵抗を下げ、電流増幅率を下げ、寄生サ
イリスタの動作を抑制する方法もある。
分や、寄生素子の電流が大きなバスドライバ、クロック
バッファ回路については、寄生ｐｎｐトランジスタ７１
のベース幅となるｐチャネル型ＭＯＳＦＥＴ６４とｐウ
ェル領域４３との距離を大きくして、寄生トランジスタ
をオンしにくくしている。また、図３の基板抵抗７３や
ｐウェル抵抗７４を小さくすることにより、寄生トラン
ジスタのベース抵抗を下げ、電流増幅率を下げ、寄生サ
イリスタの動作を抑制する方法もある。
【０００７】図５（ａ）に出力部分のＣＭＯＳトランジ
スタのｎチャネル型ＭＯＳＦＥＴの平面図を示す。この
場合、上記の目的でｐウェル領域８３内に、ｎソース領
域８７およびｎドレイン領域８９を囲むように不純物濃
度の高いｐガードリング領域８４が設けられている。８
６は絶縁膜上に設けられたゲート電極であり、８１はＶ
SS電極、８２はドレイン電極である。ゲート電極８６
は、図示されない部分で互いに接続されている。図５
（ｂ）は図５（ａ）のＡ−Ａ’線に沿った断面図であ
る。９２はシリコン基板と各電極間を絶縁する例えば酸
化膜の絶縁膜である。
スタのｎチャネル型ＭＯＳＦＥＴの平面図を示す。この
場合、上記の目的でｐウェル領域８３内に、ｎソース領
域８７およびｎドレイン領域８９を囲むように不純物濃
度の高いｐガードリング領域８４が設けられている。８
６は絶縁膜上に設けられたゲート電極であり、８１はＶ
SS電極、８２はドレイン電極である。ゲート電極８６
は、図示されない部分で互いに接続されている。図５
（ｂ）は図５（ａ）のＡ−Ａ’線に沿った断面図であ
る。９２はシリコン基板と各電極間を絶縁する例えば酸
化膜の絶縁膜である。
【０００８】
【発明が解決しようとする課題】しかし、図５のように
チャネル幅の大きなＭＯＳデバイスにおいては、ｐガー
ドリング領域８４により、ｐウェル領域８３の周辺に近
い部分の抵抗を下げているが、中央部においてはｐウェ
ル抵抗の値はかなり大きいものとなる。従って、ラッチ
アップ対策のため、ｐチャネル型ＭＯＳＦＥＴ６４との
距離を大きく離す必要がある。距離を離すことは、素子
形成できないデッドスペースを増大させることとなるた
め、半導体集積装置の面積効率を下げコスト的には不利
となる。
チャネル幅の大きなＭＯＳデバイスにおいては、ｐガー
ドリング領域８４により、ｐウェル領域８３の周辺に近
い部分の抵抗を下げているが、中央部においてはｐウェ
ル抵抗の値はかなり大きいものとなる。従って、ラッチ
アップ対策のため、ｐチャネル型ＭＯＳＦＥＴ６４との
距離を大きく離す必要がある。距離を離すことは、素子
形成できないデッドスペースを増大させることとなるた
め、半導体集積装置の面積効率を下げコスト的には不利
となる。
【０００９】また、ＳＯＳ（Silicon on Saphire) や、
ＳＯＩ（Silicon on Insulator) 等、絶縁物上の薄膜シ
リコン上に作られるＣＭＯＳトランジスタはラッチアッ
プフリーとして知られているが、ラッチアップ対策のた
めだけに使用するにはコストが高く、現実的でない。以
上の問題に鑑みて本発明の目的は、素子面積の増大を避
けつつラッチアップ耐量の大きいＣＭＯＳトランジスタ
を提供することにある。
ＳＯＩ（Silicon on Insulator) 等、絶縁物上の薄膜シ
リコン上に作られるＣＭＯＳトランジスタはラッチアッ
プフリーとして知られているが、ラッチアップ対策のた
めだけに使用するにはコストが高く、現実的でない。以
上の問題に鑑みて本発明の目的は、素子面積の増大を避
けつつラッチアップ耐量の大きいＣＭＯＳトランジスタ
を提供することにある。
【００１０】
【課題を解決するための手段】上記の課題解決のため本
発明は、第一導電型半導体層の表面層に形成された第二
導電型ウェル領域と、その第二導電型ウェル領域の表面
層に形成されたともにストライプ状の第一導電型ソース
領域および第一導電型ドレイン領域と、第一導電型ソー
ス領域と第一導電型ドレイン領域の間の第二導電型ウェ
ル領域の表面上にゲート酸化膜を介して形成されたゲー
ト電極と、第一導電型ソース領域に接触して設けられた
ソース電極と、第一導電型ドレイン領域に接触して設け
られたドレイン電極とを有するＣＭＯＳトランジスタに
おいて、第一導電型ソース領域内に第二導電型ウェル領
域とソース電極とを接続する第二導電型短絡領域を有す
るものとする。
発明は、第一導電型半導体層の表面層に形成された第二
導電型ウェル領域と、その第二導電型ウェル領域の表面
層に形成されたともにストライプ状の第一導電型ソース
領域および第一導電型ドレイン領域と、第一導電型ソー
ス領域と第一導電型ドレイン領域の間の第二導電型ウェ
ル領域の表面上にゲート酸化膜を介して形成されたゲー
ト電極と、第一導電型ソース領域に接触して設けられた
ソース電極と、第一導電型ドレイン領域に接触して設け
られたドレイン電極とを有するＣＭＯＳトランジスタに
おいて、第一導電型ソース領域内に第二導電型ウェル領
域とソース電極とを接続する第二導電型短絡領域を有す
るものとする。
【００１１】そのようにすれば、寄生トランジスタのベ
ース抵抗が低減でき、寄生ｎｐｎトランジスタの電流増
幅率が下がる。特に、第二導電型短絡領域が第一導電型
ソース領域を分断しているものとする。そのようにすれ
ば、表面に近い高濃度の短絡路ができ、寄生トランジス
タのベース抵抗が一層低減できる。
ース抵抗が低減でき、寄生ｎｐｎトランジスタの電流増
幅率が下がる。特に、第二導電型短絡領域が第一導電型
ソース領域を分断しているものとする。そのようにすれ
ば、表面に近い高濃度の短絡路ができ、寄生トランジス
タのベース抵抗が一層低減できる。
【００１２】そして、第二導電型短絡領域がストライプ
状であり、ゲート電極と平行に形成されているものとす
る。そのようにすれば、短絡路の距離が短く、ベース抵
抗の低減効果が大きい。更に、第二導電型短絡領域と第
一導電型ソース領域とにわたるコンタクトホールを有す
るものとする。
状であり、ゲート電極と平行に形成されているものとす
る。そのようにすれば、短絡路の距離が短く、ベース抵
抗の低減効果が大きい。更に、第二導電型短絡領域と第
一導電型ソース領域とにわたるコンタクトホールを有す
るものとする。
【００１３】そのようにすれば、第二導電型短絡領域を
最小加工寸法幅で形成できる。また、第二導電型短絡領
域が短冊状であり、ゲート電極と直角方向に第一導電型
ソース領域を分断しているものでもよい。そのようにす
れば、短絡路の距離が短く、ベース抵抗の低減効果が大
きい。そして、第二導電型短絡領域上の絶縁膜が、第一
導電型ソース領域と同じ大きさで等間隔のコンタクトホ
ールを有するものとする。
最小加工寸法幅で形成できる。また、第二導電型短絡領
域が短冊状であり、ゲート電極と直角方向に第一導電型
ソース領域を分断しているものでもよい。そのようにす
れば、短絡路の距離が短く、ベース抵抗の低減効果が大
きい。そして、第二導電型短絡領域上の絶縁膜が、第一
導電型ソース領域と同じ大きさで等間隔のコンタクトホ
ールを有するものとする。
【００１４】そのようにすれば、ベース抵抗の低減効果
が均等に作用する。
が均等に作用する。
【００１５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施例について説明する。図１（ａ）は本発明第一の
実施例のＣＭＯＳトランジスタのｎチャネル型ＭＯＳＦ
ＥＴ部分の電極を透視して見たシリコン表面の平面図、
図１（ｂ）は、図１（ａ）のＢ−Ｂ’線に沿った断面図
である。特に出力部などチャネル幅の大きなＭＯＳＦＥ
Ｔに適する構造である。電極の端は太線で、シリコン基
板表面の拡散領域等の境界は細い線で示されている。
の実施例について説明する。図１（ａ）は本発明第一の
実施例のＣＭＯＳトランジスタのｎチャネル型ＭＯＳＦ
ＥＴ部分の電極を透視して見たシリコン表面の平面図、
図１（ｂ）は、図１（ａ）のＢ−Ｂ’線に沿った断面図
である。特に出力部などチャネル幅の大きなＭＯＳＦＥ
Ｔに適する構造である。電極の端は太線で、シリコン基
板表面の拡散領域等の境界は細い線で示されている。
【００１６】図１（ａ）において、ｐウェル領域３の中
に、ｎソース領域７とｎドレイン領域９とが形成され、
その間のｐウェル領域３の表面上に絶縁膜を介してポリ
シリコンのゲート電極６が設けられている。ｎソース領
域７とｎドレイン領域９とが共にストライプ状に形成さ
れ、交互に配置されているのは、図５の従来の例と同じ
であるが、この実施例では、ｎソース領域７内にストラ
イプと平行な細いｐ短絡領域８が形成されている。そし
て、ｎソース領域７とｐ短絡領域８とは、それらの上の
絶縁膜に開けられた（点線で示した）コンタクトホール
５を通してＡｌ合金からなるＶSS電極１と接続されてい
る。ＶSS電極１はｐウェル領域３内の周辺近傍に形成さ
れたｐガードリング領域４とも接続されている。ｎドレ
イン領域９の上の絶縁膜にもコンタクトホール５が開け
られ、ドレイン電極２と接続している。
に、ｎソース領域７とｎドレイン領域９とが形成され、
その間のｐウェル領域３の表面上に絶縁膜を介してポリ
シリコンのゲート電極６が設けられている。ｎソース領
域７とｎドレイン領域９とが共にストライプ状に形成さ
れ、交互に配置されているのは、図５の従来の例と同じ
であるが、この実施例では、ｎソース領域７内にストラ
イプと平行な細いｐ短絡領域８が形成されている。そし
て、ｎソース領域７とｐ短絡領域８とは、それらの上の
絶縁膜に開けられた（点線で示した）コンタクトホール
５を通してＡｌ合金からなるＶSS電極１と接続されてい
る。ＶSS電極１はｐウェル領域３内の周辺近傍に形成さ
れたｐガードリング領域４とも接続されている。ｎドレ
イン領域９の上の絶縁膜にもコンタクトホール５が開け
られ、ドレイン電極２と接続している。
【００１７】図１のｐ短絡領域８は、ｎソース領域７と
ｐウェル領域３とが同電位のため、不純物のイオン注入
工程で加工可能なだけの細いストライプ状として、長方
形のコンタクトホール５でｎソース領域７と短絡してい
る。通常、ＶSS電極１、ドレイン電極２と拡散領域との
コンタクトのためのコンタクトホール５は、製造時のフ
ォトマスクの位置合わせ精度の都合上、拡散領域より或
る距離だけ内側に形成することが必要であるが、ｐ短絡
領域とｎソース領域とにわたるコンタクトホールを有す
るようにすれば、ｐ短絡領域を最小加工寸法幅で形成で
き、面積の増加分は最小限で済む。
ｐウェル領域３とが同電位のため、不純物のイオン注入
工程で加工可能なだけの細いストライプ状として、長方
形のコンタクトホール５でｎソース領域７と短絡してい
る。通常、ＶSS電極１、ドレイン電極２と拡散領域との
コンタクトのためのコンタクトホール５は、製造時のフ
ォトマスクの位置合わせ精度の都合上、拡散領域より或
る距離だけ内側に形成することが必要であるが、ｐ短絡
領域とｎソース領域とにわたるコンタクトホールを有す
るようにすれば、ｐ短絡領域を最小加工寸法幅で形成で
き、面積の増加分は最小限で済む。
【００１８】図１（ｂ）には、図１（ａ）のＢ−Ｂ’線
に沿った断面図を示す。ｎ型基板１０の表面層に形成さ
れたｐウェル領域３の表面層に、ｎソース領域７とｎド
レイン領域９とが交互に形成され、それらとその間のｐ
ウェル領域３の表面上にゲート酸化膜１１を介して形成
されたゲート電極６とからなるｎチャネル型ＭＯＳＦＥ
Ｔの断面が見られる。そして、ｎソース領域７の中央に
はｐ短絡領域８が形成されている。ｐウェル領域３の周
辺近傍には、ｐガードリング領域４が形成されている。
ゲート電極６の上面および側面は絶縁膜１２で覆われ、
他の電極と絶縁されている。
に沿った断面図を示す。ｎ型基板１０の表面層に形成さ
れたｐウェル領域３の表面層に、ｎソース領域７とｎド
レイン領域９とが交互に形成され、それらとその間のｐ
ウェル領域３の表面上にゲート酸化膜１１を介して形成
されたゲート電極６とからなるｎチャネル型ＭＯＳＦＥ
Ｔの断面が見られる。そして、ｎソース領域７の中央に
はｐ短絡領域８が形成されている。ｐウェル領域３の周
辺近傍には、ｐガードリング領域４が形成されている。
ゲート電極６の上面および側面は絶縁膜１２で覆われ、
他の電極と絶縁されている。
【００１９】このように、ｎチャネル型ＭＯＳＦＥＴ部
のｎソース領域７内に、ｐウェル領域３と接続するスト
ライプ状のｐ短絡領域８を形成することにより、寄生ｎ
ｐｎトランジスタのベース抵抗となるｐウェル抵抗値が
大幅に低下する。このため、寄生ｎｐｎトランジスタの
電流増幅率が低下するので、ＣＭＯＳトランジスタのラ
ッチアップ耐量を改善することができる。
のｎソース領域７内に、ｐウェル領域３と接続するスト
ライプ状のｐ短絡領域８を形成することにより、寄生ｎ
ｐｎトランジスタのベース抵抗となるｐウェル抵抗値が
大幅に低下する。このため、寄生ｎｐｎトランジスタの
電流増幅率が低下するので、ＣＭＯＳトランジスタのラ
ッチアップ耐量を改善することができる。
【００２０】特に、図１（ａ）のようにｐ短絡領域がｎ
ソース領域を分断しているものでは、表面に近い高濃度
の短絡路ができ、寄生トランジスタのベース抵抗が一層
低減できる。図２は、本発明の別の実施例のＣＭＯＳト
ランジスタのチャネル幅の大きなｎチャネル型ＭＯＳＦ
ＥＴ部分の平面図である。
ソース領域を分断しているものでは、表面に近い高濃度
の短絡路ができ、寄生トランジスタのベース抵抗が一層
低減できる。図２は、本発明の別の実施例のＣＭＯＳト
ランジスタのチャネル幅の大きなｎチャネル型ＭＯＳＦ
ＥＴ部分の平面図である。
【００２１】ｎソース領域２７の一部をｐ短絡領域２８
として、ｐウェル領域２３と導電性コンタクトを得る構
造としたものである。このｐ短絡領域２８は、大きな面
積を必要とはしないで、一つのコンタクトホール２５で
導電性を得られるだけの面積でよい。また一定間隔を離
して形成される。図２の例では、四ヶ所ｐ短絡領域２８
が形成されている。
として、ｐウェル領域２３と導電性コンタクトを得る構
造としたものである。このｐ短絡領域２８は、大きな面
積を必要とはしないで、一つのコンタクトホール２５で
導電性を得られるだけの面積でよい。また一定間隔を離
して形成される。図２の例では、四ヶ所ｐ短絡領域２８
が形成されている。
【００２２】この場合も、寄生ｎｐｎトランジスタのベ
ース抵抗となるｐウェル抵抗値が大幅に低下する。この
ため、寄生ｎｐｎトランジスタの電流増幅率が低下する
ので、ＣＭＯＳトランジスタのラッチアップ耐量を改善
することができる。図２のように、ｐ短絡領域２８上の
絶縁膜に、ｎソース領域２７と同じ大きさで等間隔のコ
ンタクトホール２５を開ければ、マスクの作製も容易
で、ベース抵抗の低減効果が均等に作用する。
ース抵抗となるｐウェル抵抗値が大幅に低下する。この
ため、寄生ｎｐｎトランジスタの電流増幅率が低下する
ので、ＣＭＯＳトランジスタのラッチアップ耐量を改善
することができる。図２のように、ｐ短絡領域２８上の
絶縁膜に、ｎソース領域２７と同じ大きさで等間隔のコ
ンタクトホール２５を開ければ、マスクの作製も容易
で、ベース抵抗の低減効果が均等に作用する。
【００２３】
【発明の効果】以上説明したように本発明によれば、第
一導電型ウェル領域内の第二導電型ソース領域内に第一
導電型ウェル領域と接続する第二導電型ｐ短絡領域を、
ストライプ状、または短冊状に形成することによって、
寄生バイポーラトランジスタのベース抵抗となるウェル
抵抗値が低下し、寄生バイポーラトランジスタの電流増
幅率が下がるので、ＣＭＯＳトランジスタのラッチアッ
プ耐量を改善することができる。
一導電型ウェル領域内の第二導電型ソース領域内に第一
導電型ウェル領域と接続する第二導電型ｐ短絡領域を、
ストライプ状、または短冊状に形成することによって、
寄生バイポーラトランジスタのベース抵抗となるウェル
抵抗値が低下し、寄生バイポーラトランジスタの電流増
幅率が下がるので、ＣＭＯＳトランジスタのラッチアッ
プ耐量を改善することができる。
【００２４】この方法は、寄生ｐｎｐトランジスタのベ
ース抵抗となるＭＯＳＦＥＴとウェル領域との間の距離
を大きく離す必要がなく、大きな素子面積を必要とせ
ず、素子集積度の向上、製造コストの低減に有利であ
る。
ース抵抗となるＭＯＳＦＥＴとウェル領域との間の距離
を大きく離す必要がなく、大きな素子面積を必要とせ
ず、素子集積度の向上、製造コストの低減に有利であ
る。
【図１】（ａ）は本発明の実施例のＣＭＯトランジスタ
のｎチャネル型ＭＯＳＦＥＴ部分の平面図、（ｂ）は
（ａ）のＢ−Ｂ’線に沿った断面図
のｎチャネル型ＭＯＳＦＥＴ部分の平面図、（ｂ）は
（ａ）のＢ−Ｂ’線に沿った断面図
【図２】本発明の別の実施例の平面図
【図３】一般的なＣＭＯＳトランジスタの断面図
【図４】ＣＭＯＳトランジスタのｎチャネル型ＭＯＳＦ
ＥＴ部分の平面図
ＥＴ部分の平面図
【図５】（ａ）は従来の半導体集積装置のｎチャネル型
ＭＯＳＦＥＴ部分の平面図、（ｂ）は（ａ）のＡ−Ａ’
線に沿った断面図
ＭＯＳＦＥＴ部分の平面図、（ｂ）は（ａ）のＡ−Ａ’
線に沿った断面図
１、４１、８１ ＶSS電極 ２、４２、８２ ドレイン電極 ３、２３、４３、８３ ｐウェル領域 ４、８４ ｐ+ ガードリング領域 ５、２５、４５、８５ コンタクトホール ６、４６、５６、８６ ゲート電極 ７、２７、４７、８７ ｎソース領域 ８、２８ ｐ+ 短絡領域 ９、２９、４９、８９ ｎドレイン領域 １０、５０ ｎ型基板 ４４ ｐ+ コンタクト領域 １１、５１、５２ ゲート絶縁膜 １２、９２ 絶縁膜 ５４ ｎ+ コンタクト領域 ５７ ｐソース領域 ５９ ｐドレイン領域 ６０ ＶDD電源端子 ６１ ＶSS電源端子 ６２ ゲート端子 ６３ 出力端子 ６４ ｐチャネル型ＭＯＳＦＥＴ ６５ ｎチャネル型ＭＯＳＦＥＴ ７１ 寄生ｐｎｐトランジスタ ７２ 寄生ｎｐｎトランジスタ ７３ 基板抵抗 ７４ ｐウェル抵抗
Claims (6)
- 【請求項１】第一導電型半導体層の表面層に形成された
第二導電型ウェル領域と、その第二導電型ウェル領域の
表面層に形成されたともにストライプ状の第一導電型ソ
ース領域および第一導電型ドレイン領域と、第一導電型
ソース領域と第一導電型ドレイン領域の間の第二導電型
ウェル領域の表面上にゲート酸化膜を介して形成された
ゲート電極と、第一導電型ソース領域に接触して設けら
れたソース電極と、第一導電型ドレイン領域に接触して
設けられたドレイン電極とを有するＣＭＯＳトランジス
タにおいて、第一導電型ソース領域内に第二導電型ウェ
ル領域とソース電極とを接続する第二導電型短絡領域を
有することを特徴とするＣＭＯＳトランジスタ。 - 【請求項２】第二導電型短絡領域が第一導電型ソース領
域を分断していることを特徴とする請求項１に記載のＣ
ＭＯＳトランジスタ。 - 【請求項３】第二導電型短絡領域がストライプ状であ
り、ゲート電極と平行に形成されていることを特徴とす
る請求項２に記載のＣＭＯＳトランジスタ。 - 【請求項４】第二導電型短絡領域と第一導電型ソース領
域とにわたるコンタクトホールを有することを特徴とす
る請求項２に記載のＣＭＯＳトランジスタ。 - 【請求項５】第二導電型短絡領域が短冊状であり、ゲー
ト電極と直角方向に第一導電型ソース領域を分断してい
ることを特徴とする請求項２に記載のＣＭＯＳトランジ
スタ。 - 【請求項６】第二導電型短絡領域が、第一導電型ソース
領域と同じ大きさて等間隔のコンタクトホールを有する
ことを特徴とする請求項５に記載のＣＭＯＳトランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8001923A JPH09191054A (ja) | 1996-01-10 | 1996-01-10 | Ｃｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8001923A JPH09191054A (ja) | 1996-01-10 | 1996-01-10 | Ｃｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09191054A true JPH09191054A (ja) | 1997-07-22 |
Family
ID=11515126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8001923A Pending JPH09191054A (ja) | 1996-01-10 | 1996-01-10 | Ｃｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09191054A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004304136A (ja) * | 2003-04-01 | 2004-10-28 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2009032961A (ja) * | 2007-07-27 | 2009-02-12 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2009164278A (ja) * | 2007-12-28 | 2009-07-23 | Mitsumi Electric Co Ltd | Ｍｏｓトランジスタ及びこれを用いた半導体集積回路装置 |
-
1996
- 1996-01-10 JP JP8001923A patent/JPH09191054A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004304136A (ja) * | 2003-04-01 | 2004-10-28 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2009032961A (ja) * | 2007-07-27 | 2009-02-12 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2009164278A (ja) * | 2007-12-28 | 2009-07-23 | Mitsumi Electric Co Ltd | Ｍｏｓトランジスタ及びこれを用いた半導体集積回路装置 |
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