JPH09197011A - フィールドプログラマブルゲートアレイのマッピング方法 - Google Patents
フィールドプログラマブルゲートアレイのマッピング方法Info
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- JPH09197011A JPH09197011A JP8006504A JP650496A JPH09197011A JP H09197011 A JPH09197011 A JP H09197011A JP 8006504 A JP8006504 A JP 8006504A JP 650496 A JP650496 A JP 650496A JP H09197011 A JPH09197011 A JP H09197011A
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- circuit
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Abstract
(57)【要約】
【課題】 論理回路用リソースや外部端子数に制限のあ
るＦＰＧＡの使用効率を高める。 【解決手段】 テスト回路を含んだ論理回路１０１をＦ
ＰＧＡ１０７にマッピングする場合において、まず、回
路分離工程１０２で、論理回路１０１を通常動作用論理
回路１０３とテスト用論理回路１０４とに分ける。次い
で、マッピング優先工程１０５で、通常動作用論理回路
１０３をテスト用論理回路１０４に優先してＦＰＧＡ１
０７にマッピングする。その後、テスト回路付加工程１
０６で、ＦＰＧＡ１０７で未使用の論理ブロック、未使
用の配線及び未使用の外部端子に応じてテスト用論理回
路１０４を付加する。これにより、通常動作用用論理回
路１０３の配線に対するテスト用配線の影響をなくす。
るＦＰＧＡの使用効率を高める。 【解決手段】 テスト回路を含んだ論理回路１０１をＦ
ＰＧＡ１０７にマッピングする場合において、まず、回
路分離工程１０２で、論理回路１０１を通常動作用論理
回路１０３とテスト用論理回路１０４とに分ける。次い
で、マッピング優先工程１０５で、通常動作用論理回路
１０３をテスト用論理回路１０４に優先してＦＰＧＡ１
０７にマッピングする。その後、テスト回路付加工程１
０６で、ＦＰＧＡ１０７で未使用の論理ブロック、未使
用の配線及び未使用の外部端子に応じてテスト用論理回
路１０４を付加する。これにより、通常動作用用論理回
路１０３の配線に対するテスト用配線の影響をなくす。
Description
【０００１】
【発明の属する技術分野】本発明は、テスト回路を含ん
だ論理回路をフィールドプログラマブルゲートアレイ
（以下、「ＦＰＧＡ」と略称する）にマッピングする方
法に関するものである。
だ論理回路をフィールドプログラマブルゲートアレイ
（以下、「ＦＰＧＡ」と略称する）にマッピングする方
法に関するものである。
【０００２】
【従来の技術】近年、ＦＰＧＡは、ユーザの手元でプロ
グラムできるという特徴を有することから、ＬＳＩ（大
規模集積回路）のプロトタイピング用デバイスとして広
く使用されている。
グラムできるという特徴を有することから、ＬＳＩ（大
規模集積回路）のプロトタイピング用デバイスとして広
く使用されている。
【０００３】このＦＰＧＡのマッピング方法としては、
例えば、図６に示すように、ＦＰＧＡ内部の信号を読み
書きするためのテスト回路を含んだ論理回路６０１をＦ
ＰＧＡ６０３にマッピングする場合、マッピング判定工
程６０２で前記論理回路６０１のゲート数と外部端子数
がＦＰＧＡ６０３のリソースを満たすか否かを判断し、
リソースを満たす場合には、ＦＰＧＡ６０３に対して配
置配線を行なう。一方、リソースを満たさない場合に
は、マッピング判定工程６０２で１個のＦＰＧＡ６０３
にマッピングが可能になるまで一定回数以上配置配線を
繰り返し実行する。この際、マッピング判定工程６０２
では、その判定回数つまり配置配線の回数がある一定回
数以上になると複数のＦＰＧＡ６０３に分割してマッピ
ングするか、あるいはマッピングできないという判断を
行なってきた。
例えば、図６に示すように、ＦＰＧＡ内部の信号を読み
書きするためのテスト回路を含んだ論理回路６０１をＦ
ＰＧＡ６０３にマッピングする場合、マッピング判定工
程６０２で前記論理回路６０１のゲート数と外部端子数
がＦＰＧＡ６０３のリソースを満たすか否かを判断し、
リソースを満たす場合には、ＦＰＧＡ６０３に対して配
置配線を行なう。一方、リソースを満たさない場合に
は、マッピング判定工程６０２で１個のＦＰＧＡ６０３
にマッピングが可能になるまで一定回数以上配置配線を
繰り返し実行する。この際、マッピング判定工程６０２
では、その判定回数つまり配置配線の回数がある一定回
数以上になると複数のＦＰＧＡ６０３に分割してマッピ
ングするか、あるいはマッピングできないという判断を
行なってきた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
マッピング方法では、テスト用配線の影響で通常動作用
論理回路の配線の自由度に影響を受け、動作速度の低下
を招いたり、あるいはテスト用論理回路のために通常動
作用論理回路がＦＰＧＡにマッピングできないなどの問
題があった。
マッピング方法では、テスト用配線の影響で通常動作用
論理回路の配線の自由度に影響を受け、動作速度の低下
を招いたり、あるいはテスト用論理回路のために通常動
作用論理回路がＦＰＧＡにマッピングできないなどの問
題があった。
【０００５】また、マッピングできなかった場合、テス
ト回路の一部分を取り除いてから再度ＦＰＧＡにマッピ
ングするなどの作業を人手でしなければならず、効率的
ではなかった。
ト回路の一部分を取り除いてから再度ＦＰＧＡにマッピ
ングするなどの作業を人手でしなければならず、効率的
ではなかった。
【０００６】さらに、ＦＰＧＡの論理ブロック、配線、
外部端子などのリソースを１００％近くまで使用するこ
とはＦＰＧＡへのマッピング処理時間を増大させる要因
であった。
外部端子などのリソースを１００％近くまで使用するこ
とはＦＰＧＡへのマッピング処理時間を増大させる要因
であった。
【０００７】本発明はかかる点に鑑みてなされたもので
あり、その目的とするところは、通常動作用論理回路を
効率良くＦＰＧＡにマッピングさせようとすることにあ
る。
あり、その目的とするところは、通常動作用論理回路を
効率良くＦＰＧＡにマッピングさせようとすることにあ
る。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、通常動作用論理回路をテスト用論理回路
に優先してＦＰＧＡにマッピングすることを特徴とす
る。
め、本発明は、通常動作用論理回路をテスト用論理回路
に優先してＦＰＧＡにマッピングすることを特徴とす
る。
【０００９】具体的には、本発明は、テスト回路を含ん
だ論理回路をＦＰＧＡにマッピングする方法を対象と
し、次のような解決手段を講じた。
だ論理回路をＦＰＧＡにマッピングする方法を対象と
し、次のような解決手段を講じた。
【００１０】すなわち、本発明の第１の解決手段は、ま
ず、前記論理回路を回路分離工程で通常動作用論理回路
とテスト用論理回路とに分ける。次いで、前記通常動作
用論理回路をマッピング優先工程でテスト用論理回路に
優先してＦＰＧＡにマッピングする。その後、前記ＦＰ
ＧＡで未使用の論理ブロック、未使用の配線及び未使用
の外部端子に応じて前記テスト用論理回路をテスト回路
付加工程で付加することを特徴とする。
ず、前記論理回路を回路分離工程で通常動作用論理回路
とテスト用論理回路とに分ける。次いで、前記通常動作
用論理回路をマッピング優先工程でテスト用論理回路に
優先してＦＰＧＡにマッピングする。その後、前記ＦＰ
ＧＡで未使用の論理ブロック、未使用の配線及び未使用
の外部端子に応じて前記テスト用論理回路をテスト回路
付加工程で付加することを特徴とする。
【００１１】本発明の第２の解決手段は、第１の解決手
段において、テスト用論理回路は、ＦＰＧＡ内部の配線
の信号値をＦＰＧＡ外部から読み書きするための回路を
有することを特徴とする。
段において、テスト用論理回路は、ＦＰＧＡ内部の配線
の信号値をＦＰＧＡ外部から読み書きするための回路を
有することを特徴とする。
【００１２】上記の構成により、本発明の第１，２の解
決手段では、回路分離工程で分けられた通常動作用論理
回路がマッピング優先工程でテスト用論理回路に優先し
てＦＰＧＡにマッピングされた後、前記ＦＰＧＡで未使
用の論理ブロック、未使用の配線及び未使用の外部端子
に応じて前記テスト用論理回路がテスト回路付加工程で
付加される。
決手段では、回路分離工程で分けられた通常動作用論理
回路がマッピング優先工程でテスト用論理回路に優先し
てＦＰＧＡにマッピングされた後、前記ＦＰＧＡで未使
用の論理ブロック、未使用の配線及び未使用の外部端子
に応じて前記テスト用論理回路がテスト回路付加工程で
付加される。
【００１３】このことから、テスト用配線の影響が排除
されて通常動作用回路の配線に自由度が与えられ、これ
により動作速度が向上し、通常動作用論理回路が効率良
くＦＰＧＡにマッピングした上でデバッグ用のテスト回
路を付加でき、ＦＰＧＡのリソースが有効に活用され
る。
されて通常動作用回路の配線に自由度が与えられ、これ
により動作速度が向上し、通常動作用論理回路が効率良
くＦＰＧＡにマッピングした上でデバッグ用のテスト回
路を付加でき、ＦＰＧＡのリソースが有効に活用され
る。
【００１４】本発明の第３の解決手段は、第１の解決手
段において、回路分離工程で、論理回路に付加されたテ
ストプロパティを用いて、前記論理回路を通常動作用論
理回路とテスト用論理回路に自動分離させることを特徴
とする。
段において、回路分離工程で、論理回路に付加されたテ
ストプロパティを用いて、前記論理回路を通常動作用論
理回路とテスト用論理回路に自動分離させることを特徴
とする。
【００１５】上記の構成により、本発明の第３の解決手
段では、論理回路が通常動作用論理回路とテスト用論理
回路とにテストプロパティによって自動分離され、これ
により、通常動作用論理回路及びテスト用論理回路が同
じ設計データとして管理され、設計データの管理が容易
になる。
段では、論理回路が通常動作用論理回路とテスト用論理
回路とにテストプロパティによって自動分離され、これ
により、通常動作用論理回路及びテスト用論理回路が同
じ設計データとして管理され、設計データの管理が容易
になる。
【００１６】本発明の第４の解決手段は、第１の解決手
段において、テスト回路付加工程で、テスト用論理回路
に与えられたマッピング優先順位に従ってテスト用論理
回路を付加することを特徴とする。
段において、テスト回路付加工程で、テスト用論理回路
に与えられたマッピング優先順位に従ってテスト用論理
回路を付加することを特徴とする。
【００１７】上記の構成により、本発明の第４の解決手
段では、テスト用論理回路に与えられたマッピング優先
順位に従ってテスト用論理回路が付加され、ＦＰＧＡへ
のマッピング処理時間が短縮する。
段では、テスト用論理回路に与えられたマッピング優先
順位に従ってテスト用論理回路が付加され、ＦＰＧＡへ
のマッピング処理時間が短縮する。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づいて説明する。
て図面に基づいて説明する。
【００１９】図１は本発明の一実施形態に係るＦＰＧＡ
マッピング方法の手順を示すブロック図である。図１に
おいて、１０１はテスト回路を含んだ論理回路、１０７
はＦＰＧＡ、１０３は前記論理回路１０１における通常
動作用論理回路、１０４は前記論理回路１０１における
テスト用論理回路、１０２は前記論理回路１０１を前記
通常動作用論理回路１０３とテスト用論理回路１０４と
に分ける回路分離工程、１０５は前記通常動作用論理回
路１０３をテスト用論理回路１０４に優先して前記ＦＰ
ＧＡ１０７にマッピングするマッピング優先工程、１０
６は前記ＦＰＧＡ１０７で未使用の論理ブロック、未使
用の配線及び未使用の外部端子に応じて前記テスト用論
理回路１０４を付加するテスト回路付加工程である。
マッピング方法の手順を示すブロック図である。図１に
おいて、１０１はテスト回路を含んだ論理回路、１０７
はＦＰＧＡ、１０３は前記論理回路１０１における通常
動作用論理回路、１０４は前記論理回路１０１における
テスト用論理回路、１０２は前記論理回路１０１を前記
通常動作用論理回路１０３とテスト用論理回路１０４と
に分ける回路分離工程、１０５は前記通常動作用論理回
路１０３をテスト用論理回路１０４に優先して前記ＦＰ
ＧＡ１０７にマッピングするマッピング優先工程、１０
６は前記ＦＰＧＡ１０７で未使用の論理ブロック、未使
用の配線及び未使用の外部端子に応じて前記テスト用論
理回路１０４を付加するテスト回路付加工程である。
【００２０】図２は前記論理回路１０１の構成図であ
る。図２において、２０１は前記論理回路１０１の通常
動作用入力端子、２０２は前記論理回路１０１の通常動
作用出力端子、２０３は前記論理回路１０１内の論理ゲ
ート、２０６は前記論理回路１０１内のＤフリップフロ
ップ、２０４は前記論理ゲート２０３の入力を外部へ読
み出すためのテスト用配線、２０５は前記テスト用配線
２０４用の外部端子としてのテスト用端子、２０７は前
記Ｄフリップフロップ２０６の出力を外部へ読み出すた
めのテスト用配線、２０８は前記テスト用配線２０７用
の外部端子としてのテスト用端子、２０９は前記論理ゲ
ート２０３の入力の１つを外部から設定するためのテス
ト用セレクタ、２１０は前記テスト用セレクタ２０９に
対して外部から信号を設定するためのテスト用配線、２
１１は前記テスト用配線２１０に対する外部端子として
のテスト用端子、２１２は前記テスト用セレクタ２０９
の入力切り換えのためのテスト用配線、２１３は前記テ
スト用配線２１２に対する外部端子としてのテスト用端
子である。
る。図２において、２０１は前記論理回路１０１の通常
動作用入力端子、２０２は前記論理回路１０１の通常動
作用出力端子、２０３は前記論理回路１０１内の論理ゲ
ート、２０６は前記論理回路１０１内のＤフリップフロ
ップ、２０４は前記論理ゲート２０３の入力を外部へ読
み出すためのテスト用配線、２０５は前記テスト用配線
２０４用の外部端子としてのテスト用端子、２０７は前
記Ｄフリップフロップ２０６の出力を外部へ読み出すた
めのテスト用配線、２０８は前記テスト用配線２０７用
の外部端子としてのテスト用端子、２０９は前記論理ゲ
ート２０３の入力の１つを外部から設定するためのテス
ト用セレクタ、２１０は前記テスト用セレクタ２０９に
対して外部から信号を設定するためのテスト用配線、２
１１は前記テスト用配線２１０に対する外部端子として
のテスト用端子、２１２は前記テスト用セレクタ２０９
の入力切り換えのためのテスト用配線、２１３は前記テ
スト用配線２１２に対する外部端子としてのテスト用端
子である。
【００２１】前記通常動作用論理回路１０３の構成図を
図３（ａ）に、前記テスト用論理回路１０４の構成図を
図３（ｂ）にそれぞれ示す。
図３（ａ）に、前記テスト用論理回路１０４の構成図を
図３（ｂ）にそれぞれ示す。
【００２２】すなわち、前記通常動作用論理回路１０３
は、通常動作用入力端子２０１、通常動作用出力端子２
０２、論理ゲート２０３及びＤフリップフロップ２０６
を持つ（図３（ａ）参照）。
は、通常動作用入力端子２０１、通常動作用出力端子２
０２、論理ゲート２０３及びＤフリップフロップ２０６
を持つ（図３（ａ）参照）。
【００２３】一方、前記テスト用論理回路１０４は、前
記ＦＰＧＡ１０７内部の配線の信号値をＦＰＧＡ１０７
外部から読み出すテスト回路として、テスト用配線２０
４、テスト用端子２０５、テスト用配線２０７及びテス
ト用端子２０８を持つとともに、ＦＰＧＡ１０７内部の
配線の信号値をＦＰＧＡ１０７外部から書き込むテスト
回路として、テスト用セレクタ２０９、テスト用配線２
１０、テスト用端子２１１、テスト用配線２１２及びテ
スト用端子２１３を持つ（図３（ｂ）参照）。これらテ
スト回路は、論理回路設計時に設計者が必要と思われる
内部配線を予め指定し、前記通常動作用論理回路１０３
と区別するためのテストプロパティを付加したものであ
る。
記ＦＰＧＡ１０７内部の配線の信号値をＦＰＧＡ１０７
外部から読み出すテスト回路として、テスト用配線２０
４、テスト用端子２０５、テスト用配線２０７及びテス
ト用端子２０８を持つとともに、ＦＰＧＡ１０７内部の
配線の信号値をＦＰＧＡ１０７外部から書き込むテスト
回路として、テスト用セレクタ２０９、テスト用配線２
１０、テスト用端子２１１、テスト用配線２１２及びテ
スト用端子２１３を持つ（図３（ｂ）参照）。これらテ
スト回路は、論理回路設計時に設計者が必要と思われる
内部配線を予め指定し、前記通常動作用論理回路１０３
と区別するためのテストプロパティを付加したものであ
る。
【００２４】次に、本発明の一実施の形態に係るＦＰＧ
Ａマッピング方法を図１及び図２に基づいて説明する。
Ａマッピング方法を図１及び図２に基づいて説明する。
【００２５】まず、回路分離工程１０２で、論理回路１
０１に付加されたテストプロパティを用いて、前記論理
回路１０１を通常動作用論理回路１０３とテスト用論理
回路１０４とに自動分離する。このテストプロパティを
用いることで通常動作用論理回路１０３とテスト用論理
回路１０４とを同じ設計データとして管理することがで
き、設計データの管理を簡単に行なうことができる。
０１に付加されたテストプロパティを用いて、前記論理
回路１０１を通常動作用論理回路１０３とテスト用論理
回路１０４とに自動分離する。このテストプロパティを
用いることで通常動作用論理回路１０３とテスト用論理
回路１０４とを同じ設計データとして管理することがで
き、設計データの管理を簡単に行なうことができる。
【００２６】次いで、マッピング優先工程１０５で、前
記通常動作用論理回路１０３をテスト用論理回路１０４
に優先してＦＰＧＡ１０７にマッピングする。このよう
に、前記通常動作用論理回路１０３のみをＦＰＧＡ１０
７にマッピングするので、ＦＰＧＡ１０７の内部論理ブ
ロック、内部配線及び外部端子は、通常動作用論理回路
１０３に対してスピード、回路効率が最大となるように
使用される。
記通常動作用論理回路１０３をテスト用論理回路１０４
に優先してＦＰＧＡ１０７にマッピングする。このよう
に、前記通常動作用論理回路１０３のみをＦＰＧＡ１０
７にマッピングするので、ＦＰＧＡ１０７の内部論理ブ
ロック、内部配線及び外部端子は、通常動作用論理回路
１０３に対してスピード、回路効率が最大となるように
使用される。
【００２７】その後、前記テスト回路付加手段１０６
が、前記通常動作用論理回路１０３をＦＰＧＡ１０７に
マッピングした後のＦＰＧＡ１０７の未使用の論理ブロ
ック、未使用の配線及び未使用の外部端子を抽出し、こ
の抽出された未使用の論理ブロック、未使用の配線リソ
ース及び未使用の外部ピンのみを用いてマッピングが可
能なテスト用論理回路１０４を選択する。
が、前記通常動作用論理回路１０３をＦＰＧＡ１０７に
マッピングした後のＦＰＧＡ１０７の未使用の論理ブロ
ック、未使用の配線及び未使用の外部端子を抽出し、こ
の抽出された未使用の論理ブロック、未使用の配線リソ
ース及び未使用の外部ピンのみを用いてマッピングが可
能なテスト用論理回路１０４を選択する。
【００２８】図４は回路分離工程１０２で分離されたテ
スト用論理回路１０４をマッピング優先順位に従って示
した例であり、マッピング優先順位１から順番にＦＰＧ
Ａ１０７に対してマッピングできるかどうかの判定を行
なう。例えば、マッピング優先順位１が要求している必
要リソースをＦＰＧＡ１０７が満足しない場合は、マッ
ピング優先順位２がＦＰＧＡ１０７に対してマッピング
できるかどうかの判定を行ない、マッピングする。図５
にＦＰＧＡ１０７に対して最終的にマッピングされた例
を示す。これをマッピング優先順位に従い実行し、ＦＰ
ＧＡ１０７の未使用の論理ブロック、未使用の配線及び
未使用の外部端子がなくなるまで実行する。
スト用論理回路１０４をマッピング優先順位に従って示
した例であり、マッピング優先順位１から順番にＦＰＧ
Ａ１０７に対してマッピングできるかどうかの判定を行
なう。例えば、マッピング優先順位１が要求している必
要リソースをＦＰＧＡ１０７が満足しない場合は、マッ
ピング優先順位２がＦＰＧＡ１０７に対してマッピング
できるかどうかの判定を行ない、マッピングする。図５
にＦＰＧＡ１０７に対して最終的にマッピングされた例
を示す。これをマッピング優先順位に従い実行し、ＦＰ
ＧＡ１０７の未使用の論理ブロック、未使用の配線及び
未使用の外部端子がなくなるまで実行する。
【００２９】このように、本発明の実施の形態では、通
常動作用論理回路１０３をテスト用論理回路１０４に優
先してＦＰＧＡ１０７にマッピングすることから、テス
ト用配線の影響を排除して通常動作用論理回路１０３の
配線に自由度を与え、動作速度を向上させ、通常動作用
論理回路１０３を効率良くＦＰＧＡ１０７へマッピング
させた上でデバッグ用のテスト回路を付加でき、ＦＰＧ
Ａ１０７のリソースを有効に活用することができる。
常動作用論理回路１０３をテスト用論理回路１０４に優
先してＦＰＧＡ１０７にマッピングすることから、テス
ト用配線の影響を排除して通常動作用論理回路１０３の
配線に自由度を与え、動作速度を向上させ、通常動作用
論理回路１０３を効率良くＦＰＧＡ１０７へマッピング
させた上でデバッグ用のテスト回路を付加でき、ＦＰＧ
Ａ１０７のリソースを有効に活用することができる。
【００３０】さらに、本発明の実施の形態では、論理回
路１０１に付加されたテストプロパティにより、前記論
理回路１０１を通常動作用論理回路１０３とテスト用論
理回路１０４とに自動分離させることから、通常動作用
論理回路１０３及びテスト用論理回路１０４を同じ設計
データとして管理することでき、設計データの管理を容
易に行なうことができる。
路１０１に付加されたテストプロパティにより、前記論
理回路１０１を通常動作用論理回路１０３とテスト用論
理回路１０４とに自動分離させることから、通常動作用
論理回路１０３及びテスト用論理回路１０４を同じ設計
データとして管理することでき、設計データの管理を容
易に行なうことができる。
【００３１】また、本発明の実施の形態では、テスト回
路付加工程１０６で、テスト用論理回路１０４に与えら
れたマッピング優先順位に従ってテスト回路を付加する
ので、ＦＰＧＡ１０７へのマッピング処理時間を短縮す
ることができる。
路付加工程１０６で、テスト用論理回路１０４に与えら
れたマッピング優先順位に従ってテスト回路を付加する
ので、ＦＰＧＡ１０７へのマッピング処理時間を短縮す
ることができる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
論理回路を通常動作用論理回路とテスト用論理回路とに
分け、前記通常動作用論理回路をテスト用論理回路に優
先してＦＰＧＡにマッピングした後、前記ＦＰＧＡで未
使用の論理ブロック、未使用の配線及び未使用の外部端
子に応じて前記テスト用論理回路を付加するので、テス
ト用配線の影響を排除して通常動作用回路の配線に自由
度を与え、動作速度を向上させ、通常動作用論理回路を
効率良くＦＰＧＡへマッピングさせた上でデバッグ用の
テスト回路を付加でき、ＦＰＧＡのリソースを有効に活
用することができる。
論理回路を通常動作用論理回路とテスト用論理回路とに
分け、前記通常動作用論理回路をテスト用論理回路に優
先してＦＰＧＡにマッピングした後、前記ＦＰＧＡで未
使用の論理ブロック、未使用の配線及び未使用の外部端
子に応じて前記テスト用論理回路を付加するので、テス
ト用配線の影響を排除して通常動作用回路の配線に自由
度を与え、動作速度を向上させ、通常動作用論理回路を
効率良くＦＰＧＡへマッピングさせた上でデバッグ用の
テスト回路を付加でき、ＦＰＧＡのリソースを有効に活
用することができる。
【図１】本発明の一実施の形態に係るＦＰＧＡマッピン
グ方法の手順を示すブロック図である。
グ方法の手順を示すブロック図である。
【図２】論理回路の構成図である。
【図３】（ａ）は通常動作用論理回路の構成図、（ｂ）
はテスト用論理回路の構成図である。
はテスト用論理回路の構成図である。
【図４】テスト用論理回路のマッピング優先順位の説明
図である。
図である。
【図５】ＦＰＧＡマッピング回路の構成図である。
【図６】従来のＦＰＧＡマッピング方法の手順を示すブ
ロック図である。
ロック図である。
１０１ 論理回路 １０２ 回路分離工程 １０３ 通常動作用論理回路 １０４ テスト用論理回路 １０５ マッピング優先工程 １０６ テスト回路付加工程 １０７ ＦＰＧＡ（フィールドプログラマブルゲート
アレイ）
アレイ）
Claims (4)
- 【請求項１】 テスト回路を含んだ論理回路をフィール
ドプログラマブルゲートアレイにマッピングする方法で
あって、 前記論理回路を通常動作用論理回路とテスト用論理回路
とに分ける回路分離工程と、 前記通常動作用論理回路をテスト用論理回路に優先して
フィールドプログラマブルゲートアレイにマッピングす
るマッピング優先工程と、 前記フィールドプログラマブルゲートアレイで未使用の
論理ブロック、未使用の配線及び未使用の外部端子に応
じて前記テスト用論理回路を付加するテスト回路付加工
程とを備えたことを特徴とするフィールドプログラマブ
ルゲートアレイのマッピング方法。 - 【請求項２】 テスト用論理回路は、フィールドプログ
ラマブルゲートアレイ内部の配線の信号値をフィールド
プログラマブルゲートアレイ外部から読み書きするため
の回路を有することを特徴とする請求項１に記載のフィ
ールドプログラマブルゲートアレイのマッピング方法。 - 【請求項３】 回路分離工程では、論理回路に付加され
たテストプロパティを用いて、前記論理回路を通常動作
用論理回路とテスト用論理回路とに自動分離させること
を特徴とする請求項１に記載のフィールドプログラマブ
ルゲートアレイのマッピング方法。 - 【請求項４】 テスト回路付加工程では、テスト用論理
回路に与えられたマッピング優先順位に従ってテスト用
論理回路を付加することを特徴とする請求項１に記載の
フィールドプログラマブルゲートアレイのマッピング方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006504A JPH09197011A (ja) | 1996-01-18 | 1996-01-18 | フィールドプログラマブルゲートアレイのマッピング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006504A JPH09197011A (ja) | 1996-01-18 | 1996-01-18 | フィールドプログラマブルゲートアレイのマッピング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09197011A true JPH09197011A (ja) | 1997-07-31 |
Family
ID=11640273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8006504A Pending JPH09197011A (ja) | 1996-01-18 | 1996-01-18 | フィールドプログラマブルゲートアレイのマッピング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09197011A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505171A (ja) * | 2005-06-27 | 2009-02-05 | イコア コーポレイション | ステートフルなトランザクション指向のシステムを指定する方法、及び半導体デバイスの構造的に構成可能なイン・メモリ処理へ柔軟にマッピングする装置 |
| CN113673194A (zh) * | 2021-09-15 | 2021-11-19 | 山东芯慧微电子科技有限公司 | 一种应用于fpga的阶梯状布线及测试方法 |
-
1996
- 1996-01-18 JP JP8006504A patent/JPH09197011A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505171A (ja) * | 2005-06-27 | 2009-02-05 | イコア コーポレイション | ステートフルなトランザクション指向のシステムを指定する方法、及び半導体デバイスの構造的に構成可能なイン・メモリ処理へ柔軟にマッピングする装置 |
| CN113673194A (zh) * | 2021-09-15 | 2021-11-19 | 山东芯慧微电子科技有限公司 | 一种应用于fpga的阶梯状布线及测试方法 |
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