JPH09198419A - 半導体装置の設計方法及び設計装置 - Google Patents

Abstract

(57)【要約】 【課題】 マスクパターン設計前での予想配線で遅延時
間を高い精度で見積もることができず、多くの場合マス
クパターン設計工程で設計の修正が必要となり、設計時
間の増大を招いていた。 【解決手段】 必要な半導体基板の面積を算出し（ステ
ップ１０４）、配線長の確率分布を算出し（１０７）、
配線長に単位長当りの容量を積算して配線の容量の確率
分布を算出し（１０８）、配線の容量の確率分布に機能
ブロックの入出力端子の容量の分布を加算し、機能ブロ
ックの特性データを用いて配線の遅延時間の確率分布を
算出し（１１０）、配線の遅延時間の確率分布に機能ブ
ロックの内部遅延時間を加算して信号伝搬経路の遅延時
間の確率分布を算出し（１１２）、信号伝搬経路の遅延
時間の確率分布から目標動作速度を達成することができ
ない確率を求め（１１３）、目標動作速度を達成するこ
とができない確率と所定値とを比較してその結果を出力
する（１１４）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置を設計す
る方法及びそのための装置に関するもので、特にマスク
パターンを設計する前の段階で配線の遅延時間を算出す
るのに好適なものに関する。

【０００２】

【従来の技術】半導体装置を設計する場合、従来は図１
２に示されるような工程を経ていた。ステップ４０１と
して、論理設計を行う。これは、回路設計の際に使用す
る複数の機能ブロックを論理的に組み合わせて目標とす
る動作を実現する工程である。

【０００３】次に、ステップ４０２として、マスクパタ
ーンを設計する前の段階で、予想配線に基づいて論理設
計に誤りがないか否かを検証する。このような検証を行
う理由は、マスクパターンの設計には他の工程よりも長
い時間がかかり、この段階で設計をやり直すのは時間を
浪費するので、予想配線での論理検証で設計上の誤りを
できるだけ発見しておくことが必要な点にある。

【０００４】論理上の誤りが解消すると、ステップ４０
３としてマスクパターンを設計する。ここでは、半導体
基板上に各機能ブロックの位置や配線を決定していく。
次に、ステップ４０４として実配線での論理検証を行
う。この工程では、ステップ４０３のマスクパターン設
計により決定した実配線を用いて、遅延時間を考慮した
精度の高い論理検証を行う。以上の各々の工程４０１〜
４０４において誤りがあれば１つ前の工程へ戻り、誤り
が解消すると次の工程へ進んで最終ステップ４０５とし
て半導体装置の製造を行う。

【０００５】ここで、「論理検証」は論理的に正しいか
否かを判断する第１の検証と、目標とする動作速度で動
作し得るかを判断する第２の検証との２つに大別され
る。第１の検証は、各機能ブロック間の配線で生じる遅
延時間は全て単一に設定し、論理的に正しいかどうかを
判断するものである。第２の検証は、マスクパターン設
計工程前の予想配線、又はマスクパターンにより決定さ
れる実配線を用いて、各論理ブロック及び配線を信号が
伝搬していく経路毎に遅延時間を解析して精度の高い検
証を行うものである。ステップ４０２では、第１及び第
２の論理検証を共に行い、ステップ４０４では第２の論
理検証のみを行う。

【０００６】ステップ４０２の工程で、予想配線に基づ
いて第２の検証を行うのは、上述したように次のステッ
プ４０３のマスクパターン設計で無駄な時間を消費しな
いようにするためである。そこで、予想配線に基づいた
第２の論理検証を行う際には、できるだけ高精度な検証
を行わなければらなず、そのためには精度の高い遅延時
間情報を得る必要がある。しかしながら、ステップ４０
３のマスクパターン設計へ進む前の段階では、機能ブロ
ックの配置や接続配線情報に関する情報を得ることがで
きない状態で、遅延時間を予想しなければならない。

【０００７】従来は、図１３に示されたような手順で、
遅延時間の算出を行っていた。ステップ５０１として、
予め既存の半導体回路の設計データを用いて、回路間の
入出力端子数毎に配線長さの平均値を算出する。ステッ
プ５０２として、用いる機能ブロックの面積の合計値を
算出する。ステップ５０３として、ステップ５０２で求
めた機能ブロックの面積の合計値を用いて、装置を実現
するために必要な半導体基板の面積を見積もる。

【０００８】ステップ５０５として、配線により接続さ
れる機能ブロックの入出力端子の数を算出する。ステッ
プ５０６として、ステップ５０３において求めた半導体
基板の面積と、ステップ５０５で求めた入出力端子数と
を用いて、マスクパターン設計前の現段階で予想される
各配線の長さを求める。

【０００９】ステップ５０７として、ステップ５０６で
求めた予想配線長さに、配線の単位面積当たりの容量を
乗算して、配線全体の容量を算出する。ステップ５０８
として、ステップ５０７で求めた配線の容量に、入出力
端子に寄生する容量を加算して、配線全体の持つ容量を
求める。ステップ５０９として、各々の配線を駆動する
機能ブロックの特性と、ステップ５０８で求めた配線の
持つ容量とを用いて、配線に生じる遅延時間を算出す
る。ここで、機能ブロックの特性として、その機能ブロ
ックを構成するトランジスタの導通抵抗を考慮する。

【００１０】以上のステップ５０５からステップ５０９
までの工程を、各配線毎に行っていき、全体について行
うと終了する。

【００１１】

【発明が解決しようとする課題】しかし、近年の半導体
回路における微細加工技術の進歩に伴い配線幅が減少
し、さらに半導体基板上で利用可能な面積も増大してき
た。このため、各機能ブロック間を接続する配線の長さ
も長くなり、全体の遅延時間に占める配線のもたらす遅
延時間の割合が増大してきた。この結果、予想の配線の
持つ容量と、マスクパターン設計後の実配線容量との誤
差が増大し、仕様上要求される遅延時間を満たすことが
できない場合が増加してきた。これにより、後のマスク
パターン設計工程で設計の修正が必要となる場合が増え
ており、設計をやり直すことで全体の設計時間の増大を
招いていた。

【００１２】設計のやり直しを防ぐために配線容量を大
きく見積もる方法もあったが、必要以上に遅延時間の制
約が厳しくなり、半導体基板の面積の増加を招く結果と
なっていた。

【００１３】本発明は上記事情に鑑みてなされたもの
で、マスクパターン設計を行う前段階で遅延時間を高精
度で見積もることで、設計の修正を減らし効率を向上さ
せることが可能な半導体装置の設計方法及びそのための
設計装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明の半導体装置の設
計方法は、複数の機能ブロック間を配線で接続するため
の設計方法であって、半導体装置を実現するために必要
な半導体基板の面積を算出するステップと、算出した半
導体基板の面積に基づいて、機能ブロック間を接続する
それぞれの配線の配線長の確率分布を算出するステップ
と、算出した前記配線長に単位長さ当たりの容量を積算
して、それぞれの配線の容量の確率分布を算出するステ
ップと、算出したそれぞれの配線の容量の確率分布に、
それぞれの配線に接続されている前記機能ブロックの入
出力端子の容量の確率分布とを加算し、この加算値と前
記機能ブロックの特性データとを用いて、それぞれの配
線の遅延時間の確率分布を算出するステップと、算出し
たそれぞれの配線の遅延時間の確率分布に、それぞれの
配線に接続された機能ブロックの内部遅延時間を加算し
て、それぞれの信号伝搬経路の遅延時間の確率分布を算
出するステップと、前記半導体装置の目標動作速度を設
定するステップと、算出したそれぞれの信号伝搬経路の
遅延時間の確率分布を用いて、設定した前記目標動作速
度を達成することができない確率を求めるステップと、
算出した目標動作速度を達成することができない確率と
所定値とを比較し、その比較した結果を出力するステッ
プとを備えたことを特徴としている。

【００１５】ここで、算出したそれぞれの配線の遅延時
間の確率分布に加算する機能ブロックの内部遅延時間
を、確率分布として捉えてもよい。

【００１６】また、配線に生じる遅延時間を算出すると
きに、容量に起因して生じる遅延時間に、配線の抵抗成
分に起因して生じる遅延時間を加えてもよい。

【００１７】さらに、既存の半導体装置のデータを用い
て、半導体基板の面積とそれぞれの入出力端子数毎の配
線長との関係を予め求め、半導体基板の面積と機能ブロ
ックの面積の和との関係を予め求めておいてもよい。

【００１８】本発明の半導体装置の設計装置は、既存の
半導体装置のデータを入力される入力部と、前記入力部
に入力されたデータを用いて、半導体基板の面積と、そ
れぞれの入出力端子数毎の配線長との関係を求める手段
と、前記入力部に入力されたデータを用いて、半導体基
板の面積と、機能ブロックの面積の和との関係を求める
手段と、求められた前記半導体基板の面積とそれぞれの
入出力端子数毎の配線長との関係と、半導体基板の面積
と機能ブロックの面積の和との関係をデータベースとし
て格納する記憶手段と、前記記憶手段に格納されたデー
タベースを用いて、当該半導体装置の遅延時間を算出す
る演算手段であって、前記半導体装置を実現するために
必要な半導体基板の面積を算出し、算出した前記半導体
基板の面積に基づいて、前記機能ブロック間を接続する
それぞれの配線の配線長の確率分布を算出し、算出した
前記配線長に単位長さ当たりの容量を積算して、それぞ
れの配線の容量の確率分布を算出し、算出したそれぞれ
の配線の容量の確率分布に、それぞれの配線に接続され
ている前記機能ブロックの入出力端子の容量の確率分布
とを加算し、この加算値と前記機能ブロックの特性デー
タとを用いて、それぞれの配線の遅延時間の確率分布を
算出し、算出したそれぞれの配線の遅延時間の確率分布
に、それぞれの配線に接続された機能ブロックの内部遅
延時間を加算して、それぞれの信号伝搬経路の遅延時間
の確率分布を算出し、算出したそれぞれの信号伝搬経路
の遅延時間の確率分布を用いて、所定の目標動作速度を
達成することができない確率を算出する、前記演算手段
と、算出した前記目標動作速度を達成することができな
い確率と、前記目標動作速度を達成することができない
確率の許容値とを比較する比較手段と、前記比較部が比
較して得られた結果を与えられて外部に出力する出力手
段とを備えたことを特徴としている。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００２０】本発明では、マスクパターン設計を行う前
の段階で、予想配線において生じる遅延時間を確率分布
として捉え、各々の信号伝搬経路における予想遅延時間
を求め、この予想遅延時間が目標動作速度を満たさない
確率を求めて、その結果を出力する。そして、この結果
を用いて、全ての信号伝搬経路が目標動作速度を満たさ
ない確率が所定値以内に収まるように回路修正を行うこ
とで、マスクパターン設計工程で設計をやり直す回数を
減らすことができる。

【００２１】図１に、第１の実施の形態における処理の
手順を示す。先ず、ステップ１０１及び１０２は、予め
設計処理に必要なデータをデータベースとして持ってお
くための工程である。ステップ１０１では、既存の半導
体回路の設計データを用いて、半導体基板の面積に対す
る各機能ブロック間を接続する配線の入出力端子数ごと
の配線長さの確率分布を求める。半導体基板の面積が小
さいときは、同じ機能ブロックを用いたときでも配線長
は短くなる。半導体基板の面積が大きいときは、逆に配
線長は長くなる。よって、同じ機能ブロックを用いて半
導体装置を構成する場合にも、実現する半導体基板の面
積によって配線長は異なってくるので、半導体基板の面
積と配線長との関係が重要である。ここで、配線長を固
定値とせずに確率分布としたのは、配線長のとりうる値
にもある一定の幅があるため、この幅を考慮したもので
ある。

【００２２】ステップ１０２では、既存の設計データを
用いて、半導体基板の面積と、用いる機能ブロックの面
積の合計値との関係を求める。具体的には、半導体基板
の面積に対する、機能ブロックの面積の平均値との関係
を求める。以上のステップ１０１及び１０２で得られた
データを、予めデータベースとして記憶しておく。そし
て、個々の半導体装置の遅延時間の見積もりを、以下の
ステップ１０３からステップ１１４までの処理によって
行う。

【００２３】ステップ１０３として、遅延時間を予測す
べき当該半導体装置において用いられる機能ブロックの
面積の和を算出する。

【００２４】ステップ１０４として、ステップ１０２に
おいて得られた半導体基板の面積と機能ブロックの面積
との関係を用いて、当該半導体装置において必要な半導
体基板の面積を求める。

【００２５】ステップ１０６として、今着目している配
線に接続されている機能ブロックの入出力端子数を求め
る。

【００２６】ステップ１０７として、ステップ１０４に
おいて求めた半導体基板の面積と、ステップ１０６にお
いて求めた機能ブロックの入出力端子数から、ステップ
１０１で得られたデータベースを用いて配線の長さの分
布を求める。

【００２７】ステップ１０８において、ステップ１０７
で求めた配線長の分布に単位長さ当たりの容量を乗算し
て、配線容量の分布を求める。

【００２８】ステップ１０９として、ステップ１０８に
おいて求めた配線容量の分布に入出力端子数に寄生する
容量を加算し、駆動すべき全負荷容量の分布を算出す
る。

【００２９】ステップ１１０として、今着目している配
線を駆動する機能ブロックの特性に基づいて、ステップ
１０９で求めた全負荷容量を駆動する時に生じる配線遅
延の分布を求める。より具体的には、当該配線に接続さ
れた機能ブロック内のトランジスタの持つ導通抵抗と、
全負荷容量の分布との積を算出し、この算出した値に比
例したものが遅延時間の分布となる。以上のステップ１
０６からステップ１１０までの処理を、ステップ１０５
として示したように全ての配線毎に行っていく。

【００３０】ステップ１１２として、信号が伝搬してい
く経路中に含まれる機能ブロック内部において生じる遅
延時間分布と、ステップ１１０により求めた配線遅延の
分布とから、それぞれの信号が伝搬する経路全体におい
て生じる遅延時間の分布を算出する。

【００３１】ステップ１１３として、ステップ１１２に
おいて求めた複数の信号伝搬経路の配線遅延時間分布が
所望の動作速度を満たさない確率を求める。具体的に
は、ステップ１１２において求めた遅延時間の分布のう
ち、所望の目標動作速度を満たさないものを積分して確
率を求める。

【００３２】ステップ１１４として、ステップ１１３で
求めた、目標動作速度を満たしていないものの確率が許
容レベルを示す所定値以上である信号伝搬経路を抽出し
て、最終的な結果として出力する。この出力結果は、遅
延時間が長い信号伝搬経路を示しており、マスクパター
ンの設計を行う際に再設計を行うなどの注意すべき箇所
であるとして、その後の設計工程において利用される。

【００３３】次に、より具体的に信号伝搬経路に生じる
遅延時間の分布を求める手順を図２を用いて説明する。
図中太い線で示された信号線１１、１２、及び１３が、
機能ブロックであるＤフリップフロップ１５、ＡＮＤ回
路１４、インバータ１６、バッファ２１及びＤフリップ
フロップ間を接続している。Ｄフリップフロップ１５は
出力端子Ｑを有し、この出力端子ＱとＡＮＤ回路１４の
入力端子Ａとが信号線１１で接続されている。ＡＮＤ回
路１４の出力端子Ｚとインバータ１６の入力端子Ａとが
信号線１２で接続され、ＡＮＤ回路１４の出力端子Ｚと
バッファ２１の入力端子とが信号線１２で接続されてい
る。インバータ１６の出力端子ＺとＤフリップフロップ
１７の入力端子Ｄとが信号線１３で接続されている。図
３に、上述した図１のステップ１０１で作成したデータ
ベースにおける、入出力端子数が「２」であるときの配
線長の分布を示す。例えば、長さが０〜１μm である確
率は１０％であり、１〜２μm である確率は４０％であ
る。さらに、図４に入出力端子数が「３」であるときの
配線長の分布を示す。配線長が１〜２μm である確率は
２０％であり、２〜３μm である確率は３０％である。

【００３４】図５に、機能ブロックの特性をテーブルと
して示す。機能ブロックとして、Ｄフリップフロップ１
５又は１７、ＡＮＤ回路１４、インバータ１６及びバッ
ファ２１があり、例えばＤフリップフロップ１５、１７
を例にとると、入力端子Ｄには端子に寄生する容量とし
て「１」があり、出力端子Ｑには容量「０．５」が存在
する。導通抵抗は「２」であり、クロック端子ＣＬＫか
ら出力端子Ｑまでの遅延時間は「５」であるとする。こ
こで各々の数値は、他の数値に対する相対的な大きさを
示す値に対応している。そして、導通抵抗として示され
た値、例えばＤフリップフロップの値「２」は、出力端
子Ｑで駆動される容量と掛けることで、時間となる係数
に相当する。ここで、配線の単位長さ当たりの容量は、
「２」であるとする。

【００３５】図６に、配線長の分布に対応した信号線１
１の持つ配線容量と、図５に示されたＤフリップフロッ
プ１５の特性データを用いて算出した全容量、配線遅延
時間、確率を示す。同様に、図７に信号線１２が持つ配
線容量と、図５に示されたＡＮＤ回路１４の特性データ
を用いて算出した全容量、配線遅延時間、確率を示し、
図８に信号線１３が持つ配線容量と、図５に示されたイ
ンバータ１６の特性データを用いて算出した全容量、配
線遅延時間、確率を示す。

【００３６】図６において、配線長「０．５、１．５、
…」は図３の配線長「０〜１、１〜２、…」の平均値を
とったもので、配線容量はこの配線長「０．５、１．
５、…」に配線の単位長さ当たりの容量「２」を乗算し
た値である。そして、乗算して得られた配線容量に、端
子に寄生する容量を加算すると、全容量が得られる。即
ち、図５のＤフリップフロップ１５の出力端子Ｑの容量
「０．５」と、ＡＮＤ回路１４の入力端子Ａの容量
「１」を配線容量「１、３、…」に加算すると、全容量
「２．５、４．５、…」が求まる。この全容量「２．
５、４．５、…」に、図５の導通抵抗Ｑの値「２」を乗
算すると、配線遅延時間「５、９、…（ns）」が得られ
る。即ち、配線長が「０．５」となる確率は１０％で、
このときの配線遅延時間は５（ns）、配線長が「１．
５」となる確率は４０％でこの場合の配線遅延時間は９
（ns）となる。

【００３７】同様に、配線１２の配線遅延時間を求めた
ものを図７に示し、配線１３の配線遅延時間を求めたも
のを図８にそれぞれ示す。配線１２では、配線長の平均
値が「０．５、１．５…」となる確率は「１０％、２０
％、…」であり、単位長さ当たりの容量「２」を乗算し
て配線容量「１、３、…」を求める。この配線容量に、
インバータ１６及びバッファ２１の入力端子Ａの合計容
量「２」を加算すると、全容量「３、５、…」が求ま
る。

【００３８】全容量に、ＡＮＤ回路１４の導通抵抗
「１」を乗算して配線遅延時間「３、５、…」を得る。

【００３９】配線１３では、配線長の平均値が「０．
５、１．５…」となる確率は「１０％、４０％、…」で
あり、単位長さ当たりの容量「２」を乗算して配線容量
「１、３、…」を求める。この配線容量に、Ｄフリップ
フロップ１７の入力端子Ｄの容量「１」を加算すると、
全容量「２、４、…」が求まる。この全容量に、Ｄフリ
ップフロップ１７の導通抵抗「１」を乗算して配線遅延
時間「２、４、…」を得る。

【００４０】図９に、配線１１、１２、１３の信号伝搬
経路における遅延時間と、それぞれの確率とを示す。配
線１１で配線遅延時間「５ns」となる確率は図６より１
０％で、配線１２において配線遅延時間「３ns」が生じ
る確率は図７より１０％、配線１３で配線遅延時間「２
ns」が生じる確率は図８より１０％である。よって、こ
のような配線遅延が全て発生するときの確率は１０
（％）＊１０（％）＊１０（％）＝０．１（％）であ
る。このときの最終的に求めるべき遅延時間は、上記配
線遅延時間の合計５＋３＋２＝１０（ns）に、Ｄフリッ
プフロップ１５、ＡＮＤ回路１４、及びＤフリップフロ
ップ１７の内部で発生する遅延時間の合計５＋２＋１＝
８（ns）を合計した値１８（ns）となる。

【００４１】回路の目標動作速度が２０（ＭＨｚ）であ
るとすると、遅延時間は５０（ns）未満である必要があ
る。５０（ns）を越える遅延が生じる確率は、５０（n
s）のときの０．１％と、５２（ns）のときの０．０５
％であり、合計すると０．１５％となる。即ち、０．１
５％の確率でマスクパターン設計工程において設計の修
正を行う必要があることがわかる。

【００４２】次に、本発明の第２の実施の形態について
図１０を参照して説明する。第１の実施の形態では機能
ブロックの内部遅延時間を、図５に示されるように固定
値としている。これに対し、第２の実施の形態では機能
ブロック内で生じる遅延時間は製造プロセスのばらつき
に依存することを考慮した点に特徴がある。即ち、配線
遅延の値に機能ブロックの内部遅延時間の固定値を加算
するのではなく、配線遅延時間と同様に分布関数として
加えて全体の遅延時間を求める。

【００４３】ステップ２０１からステップ２１０までの
処理は、図１を用いて説明した第１の実施の形態におけ
るステップ１０１からステップ１１０までの処理と同様
であり、説明を省略する。ステップ２１０までの処理に
よって、各々の配線に生じる遅延時間が算出される。

【００４４】次に、ステップ２１２へ移行する。各々の
機能ブロックの内部において生じる遅延時間の分布を求
める。即ち、機能ブロックの内部遅延を固定値とせずに
複数の値を設定し、各値毎に生じる確率を付与した分布
として表す。

【００４５】そして、ステップ２１０で求めた配線の遅
延時間の分布と、この機能ブロックの内部遅延時間の分
布とを加算して、それぞれの信号伝搬経路毎に生じる全
体の遅延時間の分布を求める。このような処理を、ステ
ップ２１１として全ての信号伝搬経路に対して行ってい
く。

【００４６】この後のステップ２１３及び２１４は、図
１に示されたステップ１１３及び１１４と同様であり、
目標動作速度を満たさない確率を求め、この確率が所定
値をこえた場合にはその旨を出力し、以降のマスクパタ
ーン設計工程で利用できるようにする。

【００４７】第２の実施の形態によれば、機能ブロック
内部で生じる遅延時間を固定せずに、製造プロセス上の
ばらつきを考慮した分布として捉えている。このため、
より高精度で遅延時間の見積もりを行うことができる。

【００４８】本発明の第３の実施の形態について、図１
１のフローチャートを用いて説明する。本実施の形態
は、ファンアウト数が２以上である場合に、配線の抵抗
成分の存在によって、論理上は同じであっても配線長さ
の相違によって遅延時間が異なる点を考慮し、抵抗成分
による遅延時間の分布を求める点に特徴がある。配線の
抵抗成分により、遅延時間に分布が生じることは、次の
文献に開示されている。「W.Elmore著, ”The transien
t response of dampled liner networks with particul
ar regard to wideband amplifiers”, Journal of App
lied Phisics, Vol. 19, pp.55-63, 1948 年１月発行」 配線の抵抗成分が遅延時間に与える影響を、図１４を用
いて説明する。インバータＩＮＶ１の出力端子に、イン
バータＩＮＶ２の入力端子とインバータＩＮＶ３の入力
端子とがそれぞれ接続されている。インバータＩＮＶ２
とインバータＩＮＶ３とは、論理上は等しい関係にあ
る。しかし、インバータＩＮＶ１の出力端子からインバ
ータＩＮＶ２の入力端子までの信号線と、インバータＩ
ＮＶ１の出力端子からインバータＩＮＶ３の入力端子ま
での信号線との間には、距離Ｌ２−Ｌ１の相違が存在す
る。信号線には抵抗成分が存在するので、距離が異なる
と、インバータＩＮＶ１の出力がインバータＩＮＶ２と
インバータＩＮＶ３にそれぞれ入力されるまでに要する
時間が異なってくる。このような配線の抵抗成分がもた
らす遅延時間の分布を考慮し、以下のような手順で全体
の遅延時間の分布を求める。

【００４９】ステップ３０１では、図１に示したステッ
プ１０１と同様に、既存の設計データを用いて、半導体
基板の面積と配線の入出力端子数に対する配線容量の分
布を求めてデータベースとして利用できるようにしてお
く。

【００５０】ステップ３０２では、ステップ１０２とは
異なり、既存の設計データを用いて、半導体基板の面積
と、入出力端子数と配線の抵抗成分がもたらす遅延時間
の分布とを求める。

【００５１】ステップ３０３からステップ３０５までの
処理は、図１に示したステップ１０２からステップ１０
４までの処理と同様である。さらにステップ３０６から
ステップ３１１は、図１におけるステップ１０５からス
テップ１１０と同様に、配線に寄生する容量がもたらす
遅延時間を求める。

【００５２】ステップ３１２では、上述したように、ス
テップ３０２において求めたデータを用いて、配線が有
する抵抗成分によりもたらされる遅延分布を求める。次
に、ステップ３１１で求めた容量がもたらす配線の遅延
分布と、ステップ３１２で求めた抵抗成分がもたらす配
線の遅延分布とを用いて、配線全体の遅延分布を算出す
る。

【００５３】以降のステップ３１４からステップ３１７
までの処理は、図１におけるステップ１１１からステッ
プ１１４の処理内容と同様であり、目標の動作速度を満
たさない確率が所定値を越える場合にその結果を出力す
る。

【００５４】図１５には、上記第１から第３の実施の形
態による設計方法で用いることが可能な設計装置の概略
構成を示す。データ入力部３１に必要なデータを入力
し、演算処理部３２により上述した各ステップの演算処
理を実行する。記憶部３３には、例えば図１におけるス
テップ１０１及び１０２により得られたデータベース等
を格納し、以降の演算処理で利用できるようにする。比
較部３４は、例えば図１のステップ１１４で行う目標動
作速度を満たさない確率と所定値との比較動作を行い、
演算結果出力部３５は比較部３４が行った結果をレポー
トの形式で報告するための出力処理を行う。

【００５５】以上の第１から第３の実施の形態によれ
ば、マスクパターン設計工程の前段階で、予想される配
線に基づいていずれの信号伝搬経路において遅延時間が
目標動作速度を満たさない確率を求めることができる。
よって、このような修正すべき確率の高い信号伝搬経路
を検出して修正することで、マスクパターン設計工程で
設計をやり直す回数を減少させることができる。この結
果、設計工程全体で要する時間が減少し効率が向上す
る。

【００５６】また、第２の実施の形態によれば、製造プ
ロセスのばらつきが原因で機能ブロックの内部遅延時間
がばらつくことを考慮して、信号伝搬経路全体に生じる
遅延時間を算出するため、より高精度に見積もることが
できる。

【００５７】第３の実施の形態では、配線の抵抗成分が
もたらす入力端子毎の遅延時間の分布を考慮して、信号
伝搬経路の遅延時間を求めるため、演算精度を向上させ
ることができる。

【００５８】上述した実施例はいずれも一例であって、
本発明を限定するものではない。例えば、半導体装置を
構成する上で用いる機能ブロックは、図２に示されたも
のに限られず、どのような機能ブロックを用いて設計す
る場合にも本発明を適用することができる。即ち、用い
る機能ブロックの端子に寄生する容量と、機能ブロック
が有する導通抵抗等の特性データと、機能ブロックの内
部遅延時間とを設定しておくことで、本発明により遅延
時間を算出することができる。

【００５９】

【発明の効果】以上説明したように、本発明の半導体装
置の設計方法及びその装置によれば、マスクパターン設
計工程の前段階で予想配線に基づいて信号伝搬経路の遅
延時間を算出し、目標動作を達成する確率を求めること
ができるため、マスクパターン設計工程における設計の
やり直しを減少させ設計効率を向上させることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による半導体装置の
設計方法の処理手順を示したフローチャート。

【図２】同設計方法を適用して設計することが可能な半
導体装置の構成を示したブロック図。

【図３】同設計方法において求める入出力端子数が２の
場合の配線長の分布を示した説明図。

【図４】同設計方法において求める入出力端子数が３の
場合の配線長の分布を示した説明図。

【図５】同設計方法において求める機能ブロックの容
量、導通抵抗及び内部遅延時間を示した説明図。

【図６】図２における信号線１１について求めた配線容
量と遅延時間の分布を示した説明図。

【図７】図２における信号線１２について求めた配線容
量と遅延時間の分布を示した説明図。

【図８】図２における信号線１３について求めた配線容
量と遅延時間の分布を示した説明図。

【図９】図２の回路において発生する遅延時間の分布を
示した説明図。

【図１０】本発明の第２の実施の形態による半導体装置
の設計方法の処理手順を示したフローチャート。

【図１１】本発明の第３の実施の形態による半導体装置
の設計方法の処理手順を示したフローチャート。

【図１２】半導体装置を設計するときの処理の手順を示
したフローチャート。

【図１３】従来の遅延時間の算出方法における処理の手
順を示したフローチャート。

【図１４】本発明の第３の実施の形態において配線の抵
抗成分が与える遅延時間への影響を説明するための回路
図。

【図１５】本発明の第１ないし第３の実施の形態による
半導体装置の設計方法で用いることが可能な設計装置の
概略構成を示したブロック図。

【符号の説明】

１１〜１３ 信号線 １４ ＡＮＤ回路 １５、１７ Ｄフリップフロップ １６、ＩＮＶ１〜ＩＮＶ３ インバータ ２１ バッファ １８、１９、２０ 内部信号伝搬経路 ３１ データ入力部 ３２ 演算処理部 ３３ 記憶部 ３４ 比較部 ３５ 演算結果出力部

Claims (5)

【特許請求の範囲】
1. 【請求項１】複数の機能ブロック間を配線で接続する半
   導体装置の設計方法において、 半導体装置を実現するために必要な半導体基板の面積を
   算出するステップと、 算出した前記半導体基板の面積に基づいて、前記機能ブ
   ロック間を接続するそれぞれの配線の配線長の確率分布
   を算出するステップと、 算出した前記配線長に単位長さ当たりの容量を積算し
   て、それぞれの配線の容量の確率分布を算出するステッ
   プと、 算出したそれぞれの配線の容量の確率分布に、それぞれ
   の配線に接続されている前記機能ブロックの入出力端子
   の容量の確率分布とを加算し、この加算値と前記機能ブ
   ロックの特性データとを用いて、それぞれの配線の遅延
   時間の確率分布を算出するステップと、 算出したそれぞれの配線の遅延時間の確率分布に、それ
   ぞれの配線に接続された機能ブロックの内部遅延時間を
   加算して、それぞれの信号伝搬経路の遅延時間の確率分
   布を算出するステップと、 前記半導体装置の目標動作速度を設定するステップと、 算出したそれぞれの信号伝搬経路の遅延時間の確率分布
   を用いて、設定した前記目標動作速度を達成することが
   できない確率を求めるステップと、 算出した前記目標動作速度を達成することができない確
   率と所定値とを比較し、その比較した結果を出力するス
   テップと、 を備えたことを特徴とする半導体装置の設計方法。
2. 【請求項２】複数の機能ブロック間を配線で接続する半
   導体装置の設計方法において、 半導体装置を実現するために必要な半導体基板の面積を
   算出するステップと、 算出した前記半導体基板の面積に基づいて、前記機能ブ
   ロック間を接続するそれぞれの配線の配線長の確率分布
   を算出するステップと、 算出した前記配線長に単位長さ当たりの容量を積算し
   て、それぞれの配線の容量の確率分布を算出するステッ
   プと、 算出したそれぞれの配線の容量の確率分布に、それぞれ
   の配線に接続されている前記機能ブロックの入出力端子
   の容量の確率分布とを加算し、この加算値と前記機能ブ
   ロックの特性データとを用いて、それぞれの配線の遅延
   時間の確率分布を算出するステップと、 算出したそれぞれの配線の遅延時間の確率分布に、それ
   ぞれの配線に接続された機能ブロックの内部遅延時間の
   確率分布を加算して、それぞれの信号伝搬経路の遅延時
   間の確率分布を算出するステップと、 前記半導体装置の目標動作速度を設定するステップと、 算出したそれぞれの信号伝搬経路の遅延時間の確率分布
   を用いて、設定した前記目標動作速度を達成することが
   できない確率を求めるステップと、 算出した前記目標動作速度を達成することができない確
   率と所定値とを比較し、その比較した結果を出力するス
   テップと、 を備えたことを特徴とする半導体装置の設計方法。
3. 【請求項３】複数の機能ブロック間を配線で接続する半
   導体装置の設計方法において、 半導体装置を実現するために必要な半導体基板の面積を
   算出するステップと、 算出した前記半導体基板の面積に基づいて、前記機能ブ
   ロック間を接続するそれぞれの配線の配線長の確率分布
   を算出するステップと、 算出した前記配線長に単位長さ当たりの容量を積算し
   て、それぞれの配線の容量の確率分布を算出するステッ
   プと、 算出したそれぞれの配線の容量の確率分布に、それぞれ
   の配線に接続されている前記機能ブロックの入出力端子
   の容量の確率分布とを加算し、この加算値と前記機能ブ
   ロックの特性データとを用いて、それぞれの配線の容量
   による第１の遅延時間の確率分布を算出するステップ
   と、 それぞれの配線毎に、配線の抵抗成分がもたらす第２の
   遅延時間の確率分布を算出するステップと、 前記第１の遅延時間の確率分布と前記第２の遅延時間の
   確率分布とを用いて、それぞれの配線の全体の遅延時間
   の確率分布を算出するステップと、 算出したそれぞれの配線の全体の遅延時間の確率分布
   に、それぞれの配線に接続された機能ブロックの内部遅
   延時間を加算して、それぞれの信号伝搬経路の遅延時間
   の確率分布を算出するステップと、 前記半導体装置の目標動作速度を設定するステップと、 算出したそれぞれの信号伝搬経路の遅延時間の確率分布
   を用いて、設定した前記目標動作速度を達成することが
   できない確率を求めるステップと、 算出した前記目標動作速度を達成することができない確
   率と所定値とを比較し、その比較した結果を出力するス
   テップと、 を備えたことを特徴とする半導体装置の設計方法。
4. 【請求項４】請求項１ないし３のいずれかに記載の半導
   体装置の設計方法において、さらに、 既存の半導体装置のデータを用いて、半導体基板の面積
   と、それぞれの入出力端子数毎の配線長との関係を予め
   求めておくステップと、 既存の半導体装置のデータを用いて、半導体基板の面積
   と、機能ブロックの面積の和との関係を予め求めておく
   ステップと、 を備えることを特徴とする半導体装置の設計方法。
5. 【請求項５】複数の機能ブロック間を配線で接続するた
   めの半導体装置の設計装置において、 既存の半導体装置のデータを入力される入力部と、 前記入力部に入力されたデータを用いて、半導体基板の
   面積と、それぞれの入出力端子数毎の配線長との関係を
   求める手段と、 前記入力部に入力されたデータを用いて、半導体基板の
   面積と、機能ブロックの面積の和との関係を求める手段
   と、 求められた半導体基板の面積とそれぞれの入出力端子数
   毎の配線長との関係と、半導体基板の面積と機能ブロッ
   クの面積の和との関係をデータベースとして格納する記
   憶手段と、 前記記憶手段に格納されたデータベースを用いて、当該
   半導体装置の遅延時間を算出する演算手段であって、 前記半導体装置を実現するために必要な半導体基板の面
   積を算出し、 算出した前記半導体基板の面積に基づいて、前記機能ブ
   ロック間を接続するそれぞれの配線の配線長の確率分布
   を算出し、 算出した前記配線長に単位長さ当たりの容量を積算し
   て、それぞれの配線の容量の確率分布を算出し、 算出したそれぞれの配線の容量の確率分布に、それぞれ
   の配線に接続されている前記機能ブロックの入出力端子
   の容量の確率分布とを加算し、この加算値と前記機能ブ
   ロックの特性データとを用いて、それぞれの配線の遅延
   時間の確率分布を算出し、 算出したそれぞれの配線の遅延時間の確率分布に、それ
   ぞれの配線に接続された機能ブロックの内部遅延時間を
   加算して、それぞれの信号伝搬経路の遅延時間の確率分
   布を算出し、 算出したそれぞれの信号伝搬経路の遅延時間の確率分布
   を用いて、所定の目標動作速度を達成することができな
   い確率を算出する、前記演算手段と、 算出した前記目標動作速度を達成することができない確
   率と、前記目標動作速度を達成することができない確率
   の許容値とを比較する比較手段と、 前記比較部が比較して得られた結果を与えられて外部に
   出力する出力手段と、 を備えたことを特徴とする半導体装置の設計装置。