JPH09198866A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09198866A JPH09198866A JP8006060A JP606096A JPH09198866A JP H09198866 A JPH09198866 A JP H09198866A JP 8006060 A JP8006060 A JP 8006060A JP 606096 A JP606096 A JP 606096A JP H09198866 A JPH09198866 A JP H09198866A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000001514 detection method Methods 0.000 claims abstract description 19
- 230000002401 inhibitory effect Effects 0.000 claims 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 電源投入直後のダミーリードサイクル時に、
ＣＰＵと半導体記憶装置との入出力端子同志が短絡して
過大電流が発生することを防止する。 【解決手段】 ライトサイクル検知回路２は、／ＲＡＳ
信号、／ＣＡＳ信号及び／ＷＥ信号を受けてライトサイ
クルを検知し、その検知後に限り出力制御回路１から出
力回路３への制御信号の入力を許容する。従って、電源
投入直後から最初のライトサイクルが行われる前、即
ち、ダミーリードサイクル時には、出力制御回路１から
制御信号が出力されても、この制御信号が出力回路３に
入力されることがライトサイクル検知回路２により禁止
される。従って、ダミーリードサイクル時に、出力回路
３が活性化して不定のデータを出力することに起因する
ＣＰＵと半導体記憶装置との短絡を防止できて、その出
力短絡による過大電流が発生することを防止できる。
ＣＰＵと半導体記憶装置との入出力端子同志が短絡して
過大電流が発生することを防止する。 【解決手段】 ライトサイクル検知回路２は、／ＲＡＳ
信号、／ＣＡＳ信号及び／ＷＥ信号を受けてライトサイ
クルを検知し、その検知後に限り出力制御回路１から出
力回路３への制御信号の入力を許容する。従って、電源
投入直後から最初のライトサイクルが行われる前、即
ち、ダミーリードサイクル時には、出力制御回路１から
制御信号が出力されても、この制御信号が出力回路３に
入力されることがライトサイクル検知回路２により禁止
される。従って、ダミーリードサイクル時に、出力回路
３が活性化して不定のデータを出力することに起因する
ＣＰＵと半導体記憶装置との短絡を防止できて、その出
力短絡による過大電流が発生することを防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置、特
に、データを書き込むことのできるライトサイクルと、
データを読み出すことのできるリードサイクルとを有す
る半導体記憶装置の改良に関する。
に、データを書き込むことのできるライトサイクルと、
データを読み出すことのできるリードサイクルとを有す
る半導体記憶装置の改良に関する。
【０００２】
【従来の技術】図４は従来の半導体記憶装置を示す。同
図において、１は出力制御回路、３は出力回路である。
図において、１は出力制御回路、３は出力回路である。
【０００３】前記出力制御回路１は、外部端子から入力
される／ＲＡＳ（Row AdressStrobe) 信号、／ＣＡＳ(C
olumn Adress Strobe)信号、／ＷＥ(Write Enable) 信
号、／ＯＥ(Output Enable) 信号によって制御されると
共に、その出力する制御信号はノードＦを通じて出力回
路３に入力される。
される／ＲＡＳ（Row AdressStrobe) 信号、／ＣＡＳ(C
olumn Adress Strobe)信号、／ＷＥ(Write Enable) 信
号、／ＯＥ(Output Enable) 信号によって制御されると
共に、その出力する制御信号はノードＦを通じて出力回
路３に入力される。
【０００４】以上のように構成された半導体記憶装置
は、図５に示すタイミングチャートから判るように、電
源Ｖｃｃの立上り後、／ＲＡＳ信号及び／ＣＡＳ信号が
共に“Ｌ”レベルになると、出力制御回路１が制御信号
を出力し、これに伴い出力回路３が活性化されて、所定
のデータが出力される。
は、図５に示すタイミングチャートから判るように、電
源Ｖｃｃの立上り後、／ＲＡＳ信号及び／ＣＡＳ信号が
共に“Ｌ”レベルになると、出力制御回路１が制御信号
を出力し、これに伴い出力回路３が活性化されて、所定
のデータが出力される。
【０００５】
【発明が解決しようとする課題】ところで、前記構成の
半導体記憶装置やＣＰＵ等を搭載したシステムでは、一
般に、半導体記憶装置に所望のデータを書き込むライト
サイクルと、半導体記憶装置からデータを読み出すリー
ドサイクルとを任意に制御するように、既述の制御信号
（／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号及び／ＯＥ
信号）を出力制御回路１に供与するための回路（以下制
御ＩＣと呼ぶ）が備えられる。また、前記システムで
は、半導体記憶装置のデータ入出力端子は、ＣＰＵのデ
ータ入出力端子とシステム上のデータ線を介して直接接
続される。
半導体記憶装置やＣＰＵ等を搭載したシステムでは、一
般に、半導体記憶装置に所望のデータを書き込むライト
サイクルと、半導体記憶装置からデータを読み出すリー
ドサイクルとを任意に制御するように、既述の制御信号
（／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号及び／ＯＥ
信号）を出力制御回路１に供与するための回路（以下制
御ＩＣと呼ぶ）が備えられる。また、前記システムで
は、半導体記憶装置のデータ入出力端子は、ＣＰＵのデ
ータ入出力端子とシステム上のデータ線を介して直接接
続される。
【０００６】前記のようなシステムでは、システムの電
源が投入されると、半導体記憶装置を含めたシステム上
の回路部品に対しても同様に電源が投入され、その後、
システムの初期化が行われる。この時、半導体記憶装置
に対しては、データの書き込み及び読み出しが正常に行
われるか否かを確認するメモリーチェックが行われる
が、システムによっては電源投入時からメモリーチェッ
クが開始される前までの期間で前記制御ＩＣから／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥの各信号が出力されて、ダミーリ
ードサイクル（特にデータを読み出すことを目的としな
い場合に行われるリードサイクル）が実行されることが
ある。
源が投入されると、半導体記憶装置を含めたシステム上
の回路部品に対しても同様に電源が投入され、その後、
システムの初期化が行われる。この時、半導体記憶装置
に対しては、データの書き込み及び読み出しが正常に行
われるか否かを確認するメモリーチェックが行われる
が、システムによっては電源投入時からメモリーチェッ
クが開始される前までの期間で前記制御ＩＣから／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥの各信号が出力されて、ダミーリ
ードサイクル（特にデータを読み出すことを目的としな
い場合に行われるリードサイクル）が実行されることが
ある。
【０００７】しかしながら、前記従来の半導体記憶装置
では、ダミーリードサイクル時に、出力制御回路１が制
御ＩＣから制御信号を受けて、通常のリードサイクル時
と同様に動作し、その結果、出力回路３が活性化され
て、不定のデータ（“Ｈ”又は“Ｌ”レベル）を出力す
る。この時、ＣＰＵも、イニシャライズ前に不定データ
を出力し、このデータが前記出力回路３からの不定のデ
ータの反転レベルである場合には、ＣＰＵと半導体記憶
装置とが短絡して、出力短絡による過大電流が発生し、
その結果、消費電力が増加したり、ラッチアップを引き
起こす可能性があるという欠点を有していた。
では、ダミーリードサイクル時に、出力制御回路１が制
御ＩＣから制御信号を受けて、通常のリードサイクル時
と同様に動作し、その結果、出力回路３が活性化され
て、不定のデータ（“Ｈ”又は“Ｌ”レベル）を出力す
る。この時、ＣＰＵも、イニシャライズ前に不定データ
を出力し、このデータが前記出力回路３からの不定のデ
ータの反転レベルである場合には、ＣＰＵと半導体記憶
装置とが短絡して、出力短絡による過大電流が発生し、
その結果、消費電力が増加したり、ラッチアップを引き
起こす可能性があるという欠点を有していた。
【０００８】本発明は、前記従来の問題点を解決するも
のであり、その目的は、半導体記憶装置において、電源
投入直後のダミーリードサイクルでは、データ出力を禁
止することにある。
のであり、その目的は、半導体記憶装置において、電源
投入直後のダミーリードサイクルでは、データ出力を禁
止することにある。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
め、本発明では、電源投入後の最初のライトサイクルが
行われるまでは、この最初のライトサイクルの検出でも
って出力制御回路から出力回路への制御信号の出力を禁
止する。
め、本発明では、電源投入後の最初のライトサイクルが
行われるまでは、この最初のライトサイクルの検出でも
って出力制御回路から出力回路への制御信号の出力を禁
止する。
【００１０】すなわち、請求項１記載の半導体記憶装置
では、データを書き込むことのできるライトサイクル
と、データを読み出すことのできるリードサイクルとを
有する半導体記憶装置において、電源投入直後のリード
サイクルにおいてはデータ出力を禁止する出力禁止手段
を備えたことを特徴とする。
では、データを書き込むことのできるライトサイクル
と、データを読み出すことのできるリードサイクルとを
有する半導体記憶装置において、電源投入直後のリード
サイクルにおいてはデータ出力を禁止する出力禁止手段
を備えたことを特徴とする。
【００１１】また、請求項２記載の発明の半導体記憶装
置は、／ＲＡＳ信号、／ＣＡＳ信号及び／ＷＥ信号を受
けてデータのリード及びライトを制御する出力制御回路
と、前記出力制御回路からの制御信号を受けて活性化さ
れる出力回路とを備えた半導体記憶装置において、電源
投入直後のリードサイクルにおいては前記出力回路から
のデータ出力を禁止する出力禁止手段を備えたことを特
徴とする。
置は、／ＲＡＳ信号、／ＣＡＳ信号及び／ＷＥ信号を受
けてデータのリード及びライトを制御する出力制御回路
と、前記出力制御回路からの制御信号を受けて活性化さ
れる出力回路とを備えた半導体記憶装置において、電源
投入直後のリードサイクルにおいては前記出力回路から
のデータ出力を禁止する出力禁止手段を備えたことを特
徴とする。
【００１２】更に、請求項３記載の発明は、前記請求項
１又は請求項２記載の半導体記憶装置において、出力禁
止手段は、電源投入後に少なくとも１サイクル以上のラ
イトサイクルが行われたことを検知するライトサイクル
検知回路より成ることを特徴とする。
１又は請求項２記載の半導体記憶装置において、出力禁
止手段は、電源投入後に少なくとも１サイクル以上のラ
イトサイクルが行われたことを検知するライトサイクル
検知回路より成ることを特徴とする。
【００１３】加えて、請求項４記載の発明は、前記請求
項３記載の半導体記憶装置において、ライトサイクル検
知回路は、電源投入後に少なくとも１サイクル以上のラ
イトサイクルが行われたことを検知する前は、出力制御
回路の制御信号が出力回路に入力されることを禁止する
ことを特徴とする。
項３記載の半導体記憶装置において、ライトサイクル検
知回路は、電源投入後に少なくとも１サイクル以上のラ
イトサイクルが行われたことを検知する前は、出力制御
回路の制御信号が出力回路に入力されることを禁止する
ことを特徴とする。
【００１４】更に加えて、請求項５記載の発明は、前記
請求項３記載の半導体記憶装置において、ライトサイク
ル検知回路は、電源投入後に少なくとも１サイクル以上
のライトサイクルが行われたことを検知した後は、出力
制御回路の制御信号が出力回路に入力されることを許容
して、その後のリードサイクルでの出力回路からの任意
のデータ出力を許容することを特徴とする。
請求項３記載の半導体記憶装置において、ライトサイク
ル検知回路は、電源投入後に少なくとも１サイクル以上
のライトサイクルが行われたことを検知した後は、出力
制御回路の制御信号が出力回路に入力されることを許容
して、その後のリードサイクルでの出力回路からの任意
のデータ出力を許容することを特徴とする。
【００１５】以上の構成により、請求項１ないし請求項
５記載の発明では、電源投入後、１サイクル以上ライト
サイクルを検知する以前にリードサイクル（ダミーリー
ドサイクル）が行なわれても、出力制御回路は制御信号
を出力するが、その制御信号の出力回路への入力が禁止
されるので、データの出力は行われず、よって、誤動作
が防止される。
５記載の発明では、電源投入後、１サイクル以上ライト
サイクルを検知する以前にリードサイクル（ダミーリー
ドサイクル）が行なわれても、出力制御回路は制御信号
を出力するが、その制御信号の出力回路への入力が禁止
されるので、データの出力は行われず、よって、誤動作
が防止される。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００１７】図１は、本発明の実施の形態における半導
体記憶装置を示す。同図において、１は出力制御回路、
２はライトサイクル検知回路（出力禁止手段）、３は出
力回路である。
体記憶装置を示す。同図において、１は出力制御回路、
２はライトサイクル検知回路（出力禁止手段）、３は出
力回路である。
【００１８】前記出力制御回路は１、／ＲＡＳ信号、／
ＣＡＳ信号、／ＷＥ信号及び／ＯＥ信号により制御され
る。ライトサイクル検知回路２は、前記／ＲＡＳ信号、
／ＣＡＳ信号及び／ＷＥ信号を入力すると共に、ノード
Ａを通じて前記出力制御回路１と接続される。ライトサ
イクル検知回路２はノードＢを通じて出力回路３と接続
される。前記出力回路３には一対のデータ線Ｄ、／Ｄが
接続される。
ＣＡＳ信号、／ＷＥ信号及び／ＯＥ信号により制御され
る。ライトサイクル検知回路２は、前記／ＲＡＳ信号、
／ＣＡＳ信号及び／ＷＥ信号を入力すると共に、ノード
Ａを通じて前記出力制御回路１と接続される。ライトサ
イクル検知回路２はノードＢを通じて出力回路３と接続
される。前記出力回路３には一対のデータ線Ｄ、／Ｄが
接続される。
【００１９】図２は前記ライトサイクル検知回路２及び
出力回路３の詳細を示す。同図のライトサイクル検知回
路２は、／ＲＡＳ信号と、／ＣＡＳ信号と、／ＷＥ信号
の反転信号とがＮＯＲゲート１１に入力され、前記ＮＯ
Ｒゲート１１の出力の反転信号がノードＤを通じてＡＮ
Ｄゲート１２の一方の入力端子に入力される。前記ＡＮ
Ｄゲート１２の出力はノードＥを通じてＮＡＮＤゲート
１３の一方の入力端子に入力され、前記ＮＡＮＤゲート
１３の出力はノードＣを通じてＮＡＮＤゲート１４の一
方の入力端子に入力されると共に、そのＮＡＮＤゲート
１３の出力の反転信号が前記ＡＮＤゲート１２の他方の
入力端子に入力される。また、前記ノードＣは容量１５
を通じて接地される。前記ＮＡＮＤゲート１４の出力は
ノードＢを通じてＮＡＮＤゲート１３の他方の入力端子
と出力回路３とに入力される。前記ＮＡＮＤゲート１４
の他方の入力端子にはノードＡを通して前記出力制御回
路１の出力が入力される。
出力回路３の詳細を示す。同図のライトサイクル検知回
路２は、／ＲＡＳ信号と、／ＣＡＳ信号と、／ＷＥ信号
の反転信号とがＮＯＲゲート１１に入力され、前記ＮＯ
Ｒゲート１１の出力の反転信号がノードＤを通じてＡＮ
Ｄゲート１２の一方の入力端子に入力される。前記ＡＮ
Ｄゲート１２の出力はノードＥを通じてＮＡＮＤゲート
１３の一方の入力端子に入力され、前記ＮＡＮＤゲート
１３の出力はノードＣを通じてＮＡＮＤゲート１４の一
方の入力端子に入力されると共に、そのＮＡＮＤゲート
１３の出力の反転信号が前記ＡＮＤゲート１２の他方の
入力端子に入力される。また、前記ノードＣは容量１５
を通じて接地される。前記ＮＡＮＤゲート１４の出力は
ノードＢを通じてＮＡＮＤゲート１３の他方の入力端子
と出力回路３とに入力される。前記ＮＡＮＤゲート１４
の他方の入力端子にはノードＡを通して前記出力制御回
路１の出力が入力される。
【００２０】また、図２の出力回路３は、電源と出力端
子３ａとの間に配置されたＰチャネルＭＯＳトランジス
タ２０と、出力端子３ａと接地との間に配置されたＮチ
ャネルＭＯＳトランジスタ２１と、前記ＰチャネルＭＯ
Ｓトランジスタ２０のゲートに接続された第１のＮＡＮ
Ｄ回路２２と、前記ＮチャネルＭＯＳトランジスタ２１
のゲートにインバータ２３を介して接続された第２のＮ
ＡＮＤ回路２４とを備える。前記第１のＮＡＮＤ回路２
２には、前記ライトサイクル検知回路２のノードＢと、
前記一方のデータ線Ｄとが接続され、前記第２のＮＡＮ
Ｄ回路２４には、前記ライトサイクル検知回路２のノー
ドＢと、他方のデータ線／Ｄとが接続される。前記一方
のデータ線Ｄと接地との間にはＮチャネルＭＯＳトラン
ジスタ２５が接続され、そのゲートには前記他方のデー
タ線／Ｄが接続される。同様に、前記他方のデータ線／
Ｄと接地との間にもＮチャネルＭＯＳトランジスタ２６
が接続され、そのゲートには前記一方のデータ線Ｄが接
続される。
子３ａとの間に配置されたＰチャネルＭＯＳトランジス
タ２０と、出力端子３ａと接地との間に配置されたＮチ
ャネルＭＯＳトランジスタ２１と、前記ＰチャネルＭＯ
Ｓトランジスタ２０のゲートに接続された第１のＮＡＮ
Ｄ回路２２と、前記ＮチャネルＭＯＳトランジスタ２１
のゲートにインバータ２３を介して接続された第２のＮ
ＡＮＤ回路２４とを備える。前記第１のＮＡＮＤ回路２
２には、前記ライトサイクル検知回路２のノードＢと、
前記一方のデータ線Ｄとが接続され、前記第２のＮＡＮ
Ｄ回路２４には、前記ライトサイクル検知回路２のノー
ドＢと、他方のデータ線／Ｄとが接続される。前記一方
のデータ線Ｄと接地との間にはＮチャネルＭＯＳトラン
ジスタ２５が接続され、そのゲートには前記他方のデー
タ線／Ｄが接続される。同様に、前記他方のデータ線／
Ｄと接地との間にもＮチャネルＭＯＳトランジスタ２６
が接続され、そのゲートには前記一方のデータ線Ｄが接
続される。
【００２１】次に、前記のように構成された半導体記憶
装置について、以下、その動作を説明する。
装置について、以下、その動作を説明する。
【００２２】先ず、電源投入後、ノードＣは、容量１５
により立上りが遅れて、”Ｌ”レベルとなる。このた
め、ＮＡＮＤゲート１４の出力ノードＢは”Ｈ”レベル
となる。また、ＡＮＤゲート１２の他方の入力端子に
は、ノードＣの反転信号、即ち”Ｈ”レベルが入力され
る。この時、ライトサイクルが未だ無い場合には、ＮＯ
Ｒゲート１１の入力端子には”Ｈ”レベルが入力され、
出力ノードＤは”Ｌ”レベルとなる。ＡＮＤゲート１２
の一方の入力端子には、ノードＤの反転信号、即ち”
Ｈ”レベルが入力され、ＡＮＤゲート１２の出力ノード
Ｅは“Ｈ”レベルとなる。このため、ＮＡＮＤゲート１
３の出力は”Ｌ”レベルとなり、ラッチされる。従っ
て、出力制御回路１の出力ノードＡの“Ｈ”又は“Ｌ”
レベルに拘らず、ノードＢは”Ｈ”レベルにラッチされ
る。
により立上りが遅れて、”Ｌ”レベルとなる。このた
め、ＮＡＮＤゲート１４の出力ノードＢは”Ｈ”レベル
となる。また、ＡＮＤゲート１２の他方の入力端子に
は、ノードＣの反転信号、即ち”Ｈ”レベルが入力され
る。この時、ライトサイクルが未だ無い場合には、ＮＯ
Ｒゲート１１の入力端子には”Ｈ”レベルが入力され、
出力ノードＤは”Ｌ”レベルとなる。ＡＮＤゲート１２
の一方の入力端子には、ノードＤの反転信号、即ち”
Ｈ”レベルが入力され、ＡＮＤゲート１２の出力ノード
Ｅは“Ｈ”レベルとなる。このため、ＮＡＮＤゲート１
３の出力は”Ｌ”レベルとなり、ラッチされる。従っ
て、出力制御回路１の出力ノードＡの“Ｈ”又は“Ｌ”
レベルに拘らず、ノードＢは”Ｈ”レベルにラッチされ
る。
【００２３】その後、ライトサイクル（／ＲＡＳ信号は
“Ｌ”レベル、／ＣＡＳ信号は“Ｌ”レベル、／ＷＥ信
号は“Ｈ”レベル）が１サイクル以上有ると、ＮＯＲゲ
ート１１の出力ノードＤが”Ｈ”レベルとなり、ＡＮＤ
ゲート１２の一方の入力端子にはノードＤの反転信号が
入力され、ＡＮＤゲート１２の出力ノードＥは”Ｌ”レ
ベルとなり、ＮＡＮＤゲート１３の出力は”Ｈ”レベル
となる。その結果、ＡＮＤゲート１２の他方の入力端子
には”Ｌ”レベルが入力され、ノードＥは”Ｌ”レベル
になって、ノードＣは”Ｈ”レベルにラッチされる。従
って、このライトサイクルの１回以上の検知後は出力制
御回路１からの制御信号により出力回路３が制御され
る。
“Ｌ”レベル、／ＣＡＳ信号は“Ｌ”レベル、／ＷＥ信
号は“Ｈ”レベル）が１サイクル以上有ると、ＮＯＲゲ
ート１１の出力ノードＤが”Ｈ”レベルとなり、ＡＮＤ
ゲート１２の一方の入力端子にはノードＤの反転信号が
入力され、ＡＮＤゲート１２の出力ノードＥは”Ｌ”レ
ベルとなり、ＮＡＮＤゲート１３の出力は”Ｈ”レベル
となる。その結果、ＡＮＤゲート１２の他方の入力端子
には”Ｌ”レベルが入力され、ノードＥは”Ｌ”レベル
になって、ノードＣは”Ｈ”レベルにラッチされる。従
って、このライトサイクルの１回以上の検知後は出力制
御回路１からの制御信号により出力回路３が制御され
る。
【００２４】以上のように、本実施例では、ライトサイ
クル検知回路２を設けて、電源投入後、ライトサイクル
が１回以上検知されて初めて出力回路３からのデータ出
力を許容するので、ライトサイクル以前にダミーリード
サイクルが行われても、データは出力されず、よって、
ダミーリードサイクル時に、ＣＰＵと半導体記憶装置と
の両入出力端子同志が短絡して過大電流が発生すること
を防止できる。
クル検知回路２を設けて、電源投入後、ライトサイクル
が１回以上検知されて初めて出力回路３からのデータ出
力を許容するので、ライトサイクル以前にダミーリード
サイクルが行われても、データは出力されず、よって、
ダミーリードサイクル時に、ＣＰＵと半導体記憶装置と
の両入出力端子同志が短絡して過大電流が発生すること
を防止できる。
【００２５】
【発明の効果】以上説明したように、請求項１ないし請
求項５記載の発明の半導体記憶装置によれば、ライトサ
イクル検知回路を設けて、電源投入直後のダミーリード
サイクル時でのＣＰＵと半導体記憶装置との両入出力端
子同志の短絡を防止して、その短絡電流による消費電力
の増加や、ラッチアップを防止できる効果を奏する。
求項５記載の発明の半導体記憶装置によれば、ライトサ
イクル検知回路を設けて、電源投入直後のダミーリード
サイクル時でのＣＰＵと半導体記憶装置との両入出力端
子同志の短絡を防止して、その短絡電流による消費電力
の増加や、ラッチアップを防止できる効果を奏する。
【図１】本発明の実施の形態である半導体記憶装置のブ
ロック構成を示す図である。
ロック構成を示す図である。
【図２】本発明のライトサイクル検知回路の具体例を示
す図である。
す図である。
【図３】本発明の実施の形態である半導体記憶装置の動
作を示すタイミングチャート図である。
作を示すタイミングチャート図である。
【図４】従来の半導体記憶装置のブロック構成を示す図
である。
である。
【図５】従来の半導体記憶装置の動作を示すタイミング
チャート図である。
チャート図である。
１ 出力制御回路 ２ ライトサイクル検知回路 ３ 出力回路 １１ ＮＯＲゲート １２ ＡＮＤゲート １３ ＮＡＮＤゲート １４ ＮＡＮＤゲート １５ 容量
Claims (5)
- 【請求項１】 データを書き込むことのできるライトサ
イクルと、データを読み出すことのできるリードサイク
ルとを有する半導体記憶装置において、 電源投入直後のリードサイクルにおいてはデータ出力を
禁止する出力禁止手段を備えたことを特徴とする半導体
記憶装置。 - 【請求項２】 ／ＲＡＳ信号、／ＣＡＳ信号及び／ＷＥ
信号を受けてデータのリード及びライトを制御する出力
制御回路と、前記出力制御回路からの制御信号を受けて
活性化される出力回路とを備えた半導体記憶装置におい
て、 電源投入直後のリードサイクルにおいては前記出力回路
からのデータ出力を禁止する出力禁止手段を備えたこと
を特徴とする半導体記憶装置。 - 【請求項３】 出力禁止手段は、電源投入後に少なくと
も１サイクル以上のライトサイクルが行われたことを検
知するライトサイクル検知回路より成ることを特徴とす
る請求項１又は請求項２記載の半導体記憶装置。 - 【請求項４】 ライトサイクル検知回路は、電源投入後
に少なくとも１サイクル以上のライトサイクルが行われ
たことを検知する前は、出力制御回路の制御信号が出力
回路に入力されることを禁止することを特徴とする請求
項３記載の半導体記憶装置。 - 【請求項５】 ライトサイクル検知回路は、電源投入後
に少なくとも１サイクル以上のライトサイクルが行われ
たことを検知した後は、出力制御回路の制御信号が出力
回路に入力されることを許容して、その後のリードサイ
クルでの出力回路からの任意のデータ出力を許容するこ
とを特徴とする請求項３記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006060A JPH09198866A (ja) | 1996-01-17 | 1996-01-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006060A JPH09198866A (ja) | 1996-01-17 | 1996-01-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09198866A true JPH09198866A (ja) | 1997-07-31 |
Family
ID=11628057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8006060A Pending JPH09198866A (ja) | 1996-01-17 | 1996-01-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09198866A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6433607B2 (en) | 1998-01-21 | 2002-08-13 | Fujitsu Limited | Input circuit and semiconductor integrated circuit having the input circuit |
-
1996
- 1996-01-17 JP JP8006060A patent/JPH09198866A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6433607B2 (en) | 1998-01-21 | 2002-08-13 | Fujitsu Limited | Input circuit and semiconductor integrated circuit having the input circuit |
| US6771108B2 (en) | 1998-01-21 | 2004-08-03 | Fujitsu Limited | Input circuit and semiconductor integrated circuit having the input circuit |
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