JPH09198874A - ランダム・アクセス・メモリ・アレイ - Google Patents

Abstract

(57)【要約】 【課題】 データとアドレス・ラインのようなシステム
資源を乱すことなく、ランダム・アクセス・メモリから
データを読むための装置と方法を提供することである。 【解決手段】 単一集積回路チップ上で集積される可変
ランダム・アクセス・メモリ（ＲＡＭ）を有するプログ
ラム可能論理デバイスにおいて、可変ＲＡＭは、ユーザ
選択可能な論理構成を持つ。実行処理において、本発明
のＲＡＭが、システム・アドレス・バスによってアドレ
スされ、データは、システム・データ・バスを使用して
供給される。メモリ・アレイは、制御アドレス・バスに
よってアドレスされ、そして、データが読み出され、制
御データ・バスを使用してＲＡＭにロードされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、プログラ
ム可能論理デバイス（ＰＬＤｓ）にエレメントを記憶す
ること、特に、フィールド・プログラム可能論理デバイ
ス（ＦＰＧＡｓ）のための可変ランダム・アクセス・メ
モリ（ＲＡＭ）・ブロックに関する。

【０００２】

【従来の技術】プログラム可能論理アレイ（ＰＬＡｓ）
のようなプログラム可能論理デバイス（ＰＬＤｓ）とフ
ィールド・プログラム可能ゲート・アレイ（ＦＰＧＡ
ｓ）は、よく知られている。プログラム可能論理デバイ
ス産業において、プログラム可能論理デバイスの機能性
とプログラム可能性は、増加傾向にある。プログラム可
能論理デバイスは、ＰＬＤチップ上の多くのプログラム
可能エレメントを相互にプログラム可能に連結させる手
段を有する要求された組合せ機能を相互に実行する回路
を含むプログラム可能論理エレメントのアレイを持つ。
実行処理において、ユーザは組合せの回路をプログラム
して、要求された機能を実行するために連絡する。

【０００３】多くの回路設計者によって要求される共通
の機能は、アドレス可能なレジスタや一時的なデータ・
ストレージ等として使用するストレージ又はメモリとい
ったタイプのものである。従来のＰＬＤｓは、チップが
外部に供給されるメモリであることを要求する。このこ
とは、ユーザが、ＰＬＤと外部のメモリ・チップの間で
の通信に対して有益な入力出力ピンを提供することを必
要とする。しかしながら、外部記憶装置は、メモリ・チ
ップがユーザの明確な要求に応じる構成を持つように選
択されるという特徴を提供する。

【０００４】これに対して、メモリ・エレメントはそれ
自身のプログラム可能論理の中で実行される。これは、
ストレージ機能を実行するために組合せ論理のいくつか
をプログラム可能なエレメントのいくつかでプログラム
することによってなされる。しかしながら、このオプシ
ョンは、外部Ｉ／Ｏピンの使用を回避し、ＰＬＤ内の貴
重な資源を浪費する。各々のプログラム可能なエレメン
トが、代表的なメモリ・セルより多くの物理的な空間を
必要とし、記憶セルを実行するために使用された空間
は、主に無駄になる。プログラム可能な組合せ機能を実
行するプログラム可能なエレメントを保有することは望
ましいので、設計者は、プログラム可能論理デバイスそ
れ自身内でストレージ処理を実行することを回避する。

【０００５】ＰＬＤの中のストレージ又メモリを処理す
る他の問題は、記憶装置の構成が特にユーザ・アプリケ
ーションに適している必要があるということである。ラ
ンダム・アクセス・メモリ（ＲＡＭ）のような記憶素子
は、行と列の物理的なアレイの中で、必然的に構成され
る。しかしながら論理上、ＲＡＭアレイは、一回に単一
ビットをアクセスするため、又はマルチ・ビット・パラ
レル・バスに互換性を供給する目的で単一アドレスで同
時にメモリ内のいくつかの領域をアクセスするために、
構成される。例えば、回路が８ビットのデータワードを
使用するとき、一度に８ビットのメモリ操作を実行する
ために、８ビットのバスで、データを転送することは、
有利なこととなる。この場合、メモリ・アクセスの速度
を上げて回路設計を単純化するために、メモリの中の８
つの領域を各々のアドレスでアクセスすることが、望ま
しい。もちろん、データバスにメモリ・アレイをつなぐ
ために、より多くのデータラインが要求される。しかし
ながら、必要とされるアドレス・ラインは少ない。プロ
グラム可能論理デバイスを含むＲＡＭを効率的に使用す
るために、特定のデザインの要求と一致する論理的構成
を持つＲＡＭを構築することが、望ましい。

【０００６】プログラム可能論理デバイスが複雑になれ
ばなるほど、プログラム可能論理デバイスの中で実行さ
れるデザインを評価することは、難しくなる。特定の状
態で処理を停止させる（すなわち、システムクロックを
停止する）ことは、評価のにおいて、しばしば望まし
い。プログラム可能論理デバイスが停止させられている
間、内部ノードは、徹底的に調べられるか、それらの論
理状態を確認するためにテストされる。例えば、ＲＡＭ
の内容を読出すことなどである。しかしながら、停止さ
せられた状況の中で回路の固定された状態を維持するた
めに、システム・アドレスとデータバスは、ＲＡＭの内
容を読出すことに使用できない。さらに、プログラム可
能論理デバイスは、内部ノード上の値を、ＲＡＭの内容
を評価することに加えてこれらの内部ノードを評価する
メモリにロードするためにプログラムされる。

【０００７】

【発明が解決しようとする課題】従って、本願発明の目
的は、データとアドレス・ラインのようなシステム資源
を乱すことなく、ランダム・アクセス・メモリからデー
タを読むための装置と方法を提供することである。

【０００８】

【課題を解決するための手段】簡単に言えば、上記の確
認された問題は、単一集積回路チップ上で集積化される
可変ランダム・アクセス・メモリ（ＲＡＭ）を持つプロ
グラム可能論理デバイス、より適切にはＦＰＧＡ、によ
って解決される。可変ＲＡＭは、ユーザ選択可能な論理
的構成を持つ。実行処理において、本発明のＲＡＭは、
システム・データバスを使用して供給されるデータとシ
ステム・アドレスバスとによってアドレスされる。メモ
リ・アレイは、また、制御アドレスバスとデータ読出し
によってアドレスされ、制御データバスを使用している
ＲＡＭにロードされる。

【０００９】むしろ、制御アドレスバスは、要求された
アドレスを含んでいるシリアル・データ・ストリームを
受け取るシリアル・シフト・レジスタとして実行され
る。複数のアドレス・ラインは、システム・アドレスバ
スを乱すことなくメモリ・アレイの選択された部分を起
動させるために、シリアル・アドレス・レジスタを拡張
する。また、選択された制御データバスは、制御アドレ
ス・レジスタによってアドレスされる全てのメモリ・セ
ルからのデータの受信のために接続された複数のデータ
ラインを持つシリアル・シフト・レジスタとして実行さ
れる。一度のロードで、シリアルデータ・レジスタは、
システム・データ・ラインの状況を乱すことなく、外部
回路による分析のために、データをシリアルデータ・ラ
イン上へロードする。

【００１０】

【発明の実施の形態】

１．概要 図１は、本発明の可変メモリ・アレイ100を図示する。
メモリ・アレイ100は、（動的又は静的な）ランダム・
アクセス・メモリ・セルのような記憶素子アレイ（図示
しない）、ＥＰＲＯＭ、又はＥＥＰＲＯＭを含む。メモ
リ・アレイ100の中の記憶素子は、物理的な行と列の配
列に並べられる。メモリ・アレイ100の中の列の数は、
メモリ・アレイ100で使用される最も大きいワードのビ
ット数以上である。

【００１１】システム・データバス101aは、データをメ
モリ・アレイ100に運ぶためのマルチライン・データバ
スである。システム・データ出力バス101bは、メモリ・
アレイ100からデータを運び出すマルチライン・データ
バスである。バス101aとデータ出力バス101bは、データ
に対して双方向バスとして使用される。バス101aとデー
タ出力バス101bの中のシステム・データは、メモリ・ア
レイ100が処理するように構成される最も大きいワード
以上の数のラインを持つ。例えば、メモリ・アレイ100
が５１２×９又は２５６×１８として構成されるなら
ば、システムのデータバス101は、２５６×１８の実行
を扱うために少くとも１８のラインを持つ。

【００１２】システム・アドレスバス102は、マルチ・
ライン・アドレスバスを含む。システム・アドレスバス
102は書込みアドレスと読取りアドレス情報を運ぶため
に別々のラインを含むことがあり、また、書込みと読取
りアドレス情報は、システム・アドレス・ライン102の
単一セットの上で多重送信されることがある。システム
・アドレス102は、少くとも行の数の最大値を持ってい
る論理的構成の中で、その数の行をアドレスするのに十
分なラインを持たなければならない。例えば、メモリ・
アレイ100が５１２×９か２５６×１８アレイとして論
理上構成されることができる以前の例で、システム・ア
ドレスバス102は、少くとも５１２行を持つ論理的構成
を扱うのに十分なアドレス・ラインを持つ（即ち、９つ
のアドレス・ラインは、２⁹＝５１２個の個別のアドレ
スを供給する）。

【００１３】システム・データが、システム・データバ
ス101aから、システム・アドレスバス102でアドレスさ
れるメモリ・アレイ100の中の選択されたセルに伝送さ
れることを許可する書込み可能な（Ｗ／Ｅ）ラインを、
メモリ・アレイ100が、受け取る。

【００１４】図１のＣＦＧラインによって示される１つ
又は複数の構成ビットは、ユーザがメモリ・アレイ100
の論理的構成を選ぶことを許可する。

【００１５】制御アドレス／データ・ライン、選択ライ
ン、行クロック、及び列クロックを含む複数の制御ライ
ンが、システム・データバス10la、101b又はシステム・
アドレスバス102を乱さずに、メモリ・アレイ100へロー
ドし、そこから読出されるデータをアドレスする第２の
手段として使用される。これらの制御機能は、制御バス
によって要求された物理的な空間を最小にするために単
一シリアル／データ・ライン（図５の中で示す）を使用
する４つのラインとして構成される制御バスを形成す
る。

【００１６】実施例を静的ランダム・アクセス・メモリ
の観点から記述することによって、ストレージ技術が、
ダイナミックＲＡＭ、ＥＰＲＯＭ等を含む本発明の使用
を作り出すということが理解される。半導体技術を適当
に適応するよりはむしろ、ＣＭＯＳ技術をメモリ・アレ
イ100を形成するために使用する。本発明は、例示的
に、アレイ・サイズ、論理的な構成オプション及び特定
のバス幅の観点で、システム・データバス101a-101bと
システム・アドレスバス102を記述する。

【００１７】２．代替可能論理的構成 メモリ・アレイ100は、複数の行列に並べられるメモリ
・セルの中に物理的構成を持つ。物理的なアレイ構成に
加えて、メモリ・アレイ100は、物理的なアレイ構成と
は同一又は同一でない論理的なアレイ構成を持つ。少く
とも一つの論理的構成が、デザインと回路レイアウトを
容易にするために、物理的構成と同一であることは、好
ましい。しかしながら、これは本発明における要求でな
い。

【００１８】図２は、構成（ＣＦＧ）入力によって選択
される２つの構成を持つメモリ・アレイ100の実施例を
図示する。この例では、メモリ・アレイ100は、２，０
４８メモリ・エレメント又はビットのストレージを持
つ。メモリ・アレイ100は、２５６行８列のアレイとし
て物理的にアレンジされる。メモリ・アレイ100は、こ
の例では、２５６×８又は５１２×４の論理的アレイと
して、構成される。それゆえに、メモリ・アレイ100
は、特定の構成の要求に基づいて、８ビット・バスから
のデータ・トランザクション又は４ビット・バスからの
データ・トランザクションを処理できる。

【００１９】８ビットのワードを処理するために、８ビ
ットのシステム・データバス101a、101b（図１）が供給
されなければならない。それゆえに、メモリ・アレイ10
0が４ビットの機械として構成されるとき、４つのデー
タバス・ラインが「無駄になる」。しかしながら、それ
ゆえに、メモリ・アレイ100がプログラム可能論理デバ
イスの中にはめ込まれるとき、「無駄になる」データラ
インがＰＬＤの他の部分のために使用されることができ
ることは、理解される。たとえそれらがメモリ・アレイ
100のために使用されないとしても、それらは実際に無
駄にならない。

【００２０】メモリ・アレイ100の例において、最も多
い論理的な構成は、５１２×４の構成である。それゆえ
に、システム・アドレスバス102は、５１２の個別の行
をアドレスするためにむしろ十分なアドレス・ラインを
持つ。特定の例において、システム・アドレスバス102
は、最も多い有効ビット線（ＭＳＢ）として識別された
剰余と共に最も少ない有効ビット線（ＬＳＢ）の最初の
数として識別される９つのアドレス・ラインを持つ。別
々の読取りと書込みアドレス・ラインが使用されるとこ
ろで、９つの読取りアドレス・ラインと９つの書込みア
ドレス・ラインが、システム・アドレスバス102にトー
タル１８ワイヤで供給される。

【００２１】複数のＬＳＢシステム・アドレス・ライン
が、システム・アドレスバス102から行デコーダ201に接
続される。接続された複数のＬＢＳラインは、メモリ・
アレイ100の中の各々の物理的な行の個別のアドレスを
生成するのに十分である。一例において、メモリ・アレ
イ100は、２５６の物理的行を持ち、それゆえに、行デ
コーダがシステム・アドレスバス102の８つのＬＳＢビ
ットに接続される。メモリ列202と203に接続される２５
６の行アドレス・ラインの上で、行デコーダ201は、行
アドレスを生成する。別々の読取りと書込みアドレス・
ラインが使用される所で、行デコーダ201は、５１２の
ライン（２５６の読取りアドレス・ラインと２５６の書
込みアドレス・ライン）上で行アドレスを生成する。

【００２２】メモリ・アレイ100の中の個々のメモリ・
セル（図示しない）は、論理的な列に小分けされる。一
例において、セルの第一のグループは、論理列202に配
列され、セルの第二のグループが論理列203に配列され
る。２つの論理列202と203が２つの論理的構成だけを可
能とする様に図２の中で示されているが、この配列をよ
り多く持つことができることは、明白である。

【００２３】論理列202と論理列203は、行デコーダ201
から拡張しているアドレス・ラインの各々と平行して接
続される。それゆえに、行デコーダ201によって与えら
れたアドレス・ラインのアサーション上で、論理列202
と論理列203の中の行がアドレスされる。図２に示され
るように、読取り実行処理の間、両方のアドレスされた
行は、データライン204と206によってマルチプレクサ20
7に接続される。マルチプレクサ207は、構成ビットによ
って、及びシステム・データバス101の上で要求された
出力を提示するためにシステム・アドレスバス102から
最上位のビットによって制御される。マルチプレクサ20
7の一実施例を以下に記述する。

【００２４】論理書込み実行処理の間、列202は、書込
み／可能−０（Ｗ／Ｅ０）ラインによって割込み可能で
ある。同様に、論理列203は、書込み／可能−０（Ｗ／
Ｅ０）ラインによって割込み可能である。それゆえに、
両方の論理列202と論理列203が、同時にアドレスされる
が、データは、セル又は書込み可能なラインの状態によ
って決められる論理列202か論理列203の範囲内のセルに
書かれる。

【００２５】書込み可能なラインＷ／Ｅ０とＷ／Ｅ１
は、書込み可能論理208で生成される。書込み可能論理2
08は、システム・アドレス101から最上位のビットを受
け取る組合せ論理とＷ／Ｅ０とＷ／Ｅ１を生成する構成
ビットを含む。書込み可能論理208の詳細を、以下に記
述する。

【００２６】システムのデータバス101は、論理列202の
データラインと論理列203のデータラインに接続され
る。実施例において、図２の中でＬＳＢとして定義され
た４つの最下位のビットは、直接、論理列202のデータ
ラインに接続される。メモリ・アレイ100が２５６×８
又は５１２×４として構成されるかどうかに関係なく、
常に、システムのデータバス101aからの４つのＬＳＢビ
ットが論理列202にロードされるデータを運ぶ最適なワ
イヤーである。一方、メモリ・アレイ100が２５６×８
のアレイによって構成されるとき、データバス101aの４
つの最上位のビットが適切にアドレスされ論理列203に
ロードされる。

【００２７】しかしながら、メモリ・アレイ100が５１
２×４で構成されるとき、システムのデータバス101の
有効なビットの４つの最上位のビットは、メモリ・アレ
イに対して意味を持つデータを運ばない。この場合、4
つの最下位のビットは、論理列203のデータラインに接
続される。マルチプレクサ209は、構成ビットＣＦＧに
応じてシステムのデータバス101aから４つの最上位のビ
ット又は４つの最下位のビットを選択することを行う。
このように、単一構成ビットの選択によって、図２の中
で示された論理アレイ100は、２５６×８又は５１２×
４の論理構成としてユーザ要求に応ずるために構成され
る。

【００２８】３．データ出力マルチプレクサと書込み可
能論理 図３及び図４が、本発明のシステム・データ出力マルチ
プレクサ207と書込み可能論理208の実施例を表す図であ
る。図３と図４は、２つの構成を持つ可変メモリ100の
示された実施例に関係する。図３の中で示されるよう
に、構成ビットによって制御された第一のマルチプレク
サは、論理０と最上位のビット（この場合ＡＤＤ［８］
か９番目のビット）の選択に使用される。図３の中で示
された例において、構成ビットが１であるとき、ＡＤＤ
［８］信号が、マルチプレクサ301の出力に接続され
る。構成ビットが０であるとき、論理０が、マルチプレ
クサ301の出力に接続される。

【００２９】マルチプレクサ301の出力は、マルチプレ
クサ302のアドレス入力に接続される。マルチプレクサ3
02は、図２の中で示されたデータ出力ライン204と206に
対応している入力の２つのセットを受け取る。図２の一
例において、データ出力ライン204が、論理列202から来
ている４ライン幅であり、データ出力ライン206が、論
理列203から来ている４ライン幅である。この場合、マ
ルチプレクサ302の出力が、４ビット幅であるデータバ
スと同じ幅である。論理列203からのデータ出力は、直
接、システム・データバス101bの最上位のビットに接続
される。可変メモリ100が８ビット幅の論理構成を持つ
ように構成されるとき、データライン206は、４つの最
上位のビットを供給する。可変アレイが４ビット幅ワー
ドで構成されるとき、データ出力バス101の最上位のビ
ットが使用されないためそれらの内容は無関係なものと
なる。

【００３０】構成ビットが１であるとき、５１２×４の
構成が、選択される。この場合、最上位のアドレス・ビ
ットＡＤＤ［８］が１であるとき、データライン206か
らのデータビットは、システム・データ出力バス101bの
最下位のビットに接続される。ＡＤＤ［８］が０である
とき、データ・アライン204からのデータビットは、シ
ステム・データ出力バス204の最下位のビットに接続さ
れる。このように、システム・データ出力バス101bは、
５１２×４の構成の中の最適な４ビットのワードか２５
６×８の構成の中の最適な８ビットのワードを含む。

【００３１】図４は、構成（ＣＦＧ）とアドレス・ビッ
トを可変メモリ・アレイ100に供給された単一書込み可
能論理から書込み可能信号Ｗ／Ｅ０及びＷ／Ｅ１を生成
する方法を図示する。上位のマルチプレクサ401は、ア
ドレス・ビットとして最上位のアドレス・ビット、この
場合ＡＤＤ［８］、と構成ビットを受け取る。データ入
力のために、書込み可能（Ｗ／Ｅ）信号は、「ハード・
ディスエーブル」信号と同様に適用される。「ハード・
ディスエーブル」信号は、書込みを禁止するように適用
される論理列となる固定電圧である。例えば、アクティ
ブ・ロー書込み可能信号が使用されるとき、ハード・デ
ィスエーブルは、論理１であるか、高電圧供給に結びつ
く。対照的に、アクティブ・ハイ書込み可能信号が使用
される時、ハード・ディスエーブル・ラインは、地面に
ラインを接地することによって供給される。

【００３２】上位のマルチプレクサ401は、構成ビット
が０であるとき書込み可能信号が最上位アドレス・ビッ
トＡＤＤ［８］の内容に関係なくＷ／Ｅ０に接続される
ように構成される。構成ビットが１で、ＡＤＤ［８］が
０であるとき、Ｗ／Ｅ信号は、Ｗ／Ｅ０に接続される。
最上位アドレス・ビットが０であるとき、これは論理列
202を使用可能にする。最上位アドレス・ビットが１で
あるとき、論理列202は、使用禁止にされる。

【００３３】下位のマルチプレクサ402は、同様の方法
で作用して、構成ビットＣＦＧとＡＤＤ［８］によって
アドレスされる。上位のマルチプレクサ401のように、
構成ビットが上位のアドレス・ビットＡＤＤ［８］に関
係なく０（すなわち、２５６×８の構成）であるとき、
Ｗ／Ｅ信号は、Ｗ／Ｅ１に接続される。これは、構成ビ
ットが幅ワード構成（すなわち、２５６×８）にセット
される時、論理列203と論理列202の両方が使用可能でな
ければならないからである。上位のマルチプレクサ401
と違って、ＡＤＤ［８］が論理低レベルであるとき、下
位のマルチプレクサ402は、Ｗ／Ｅ１出力にハード・デ
ィスエーブルを通す。ＡＤＤ［８］が論理高レベルであ
るとき、Ｗ／Ｅ信号は、Ｗ／Ｅ１出力に接続される。こ
のように、論理列202、論理列203、又は論理列202と203
は、最上位アドレス・ビットと構成ビットに従って適時
書込みのために選択される。

【００３４】図３と図４の中で示された回路が、一例に
すぎず、そして、その論理的に同様なことがそれらの技
術によって簡単に得られことは、理解される。

【００３５】４．二重の読取り書込み構造 図５と図６は、ＲＡＭ 100が、システム・アドレスバス
102又はシステムのデータバス101a-101bを使用せずにデ
ータがメモリ・アレイ100に書込み、そこから読み出さ
れることを許可するセカンダリ又は「バック・ドア」デ
ータ・パスを持つ、実施例の構成要素を図示する。図５
において、前述の図の中で示された構成要素のラベルと
同じ構成要素は、前述の構成要素と同じである。それゆ
えに、これらのエレメントは、図５と図６では記述され
ない。

【００３６】図５の中で示されるように、行レジスタ50
1は、論理列202と203の各々のアドレス・ラインに接続
して形成される。行レジスタ501は、行アドレス・ライ
ンの数と同じ長さを持つシフト・レジスタとして実行さ
れる。それゆえに、シフト・レジスタ501は、論理列203
と論理列202の行の物理的な数と同じ数の行を持つ。行
レジスタ501は、行クロックの各々のクロック・パルス
で、制御アドレス／データ・ラインとシフト・データか
ら行レジスタ501を通じて入力される行クロックとシリ
アル・データ入力を受け取る。このように、行レジスタ
501は、行デコーダ201をバイパスしている行アドレス・
ラインに直接データを適用するために使用される。

【００３７】バッファ502は、行デコーダ201に影響を及
ぼすことを防ぐため、又は行デコーダ201に接続される
システム・アドレスバス102から行レジスタ501による信
号を防ぐために供給される。アドレスが行レジスタ501
を通じて適用される間、このことは、システム・アドレ
スバス102を変更から防御する。

【００３８】また、制御アドレス／データ・ライン505
は、列レジスタ504に接続される。列レジスタ504は、論
理列202と203の各々の幅と同じ幅を持つ。示されたよう
に、論理列504は、２つのシフト・レジスタというより
はむしろ単一シフト・レジスタとして実行される。２つ
のシフト・レジスタの実行は、単に図解と理解の容易さ
のために示されている。直列制御アドレス／データ・ラ
イン505からのデータは、レジスタ504を通じて列クロッ
クのレシートに記録される。列レジスタ504は、システ
ム・データ・バス101bからデータライン204と206の各々
に接続される。

【００３９】実行処理において、列レジスタ504は、論
理列202又は203のアドレスされた行からデータを獲得す
るために使用される。このデータ捕獲は、制御ライン
（図示しない）によって始められる。一度の獲得で、列
クロックは、外部機器による分析のために、獲得された
データを直列制御アドレス／データ・ライン505を通じ
て直列にシフトするために、律動的に送出される。選択
的に、シリアルデータを直列制御アドレス／データ・ラ
イン505を通じて列レジスタ504に適用する上記プロセス
を逆にすることによって、データを論理列202及び203に
シフトすることができる。それから、データは、行レジ
スタ501からのアドレス信号のレシート上の論理列202又
は203に列レジスタ504からロードされる。

【００４０】図６は、論理列203の中で一つの記憶域600
を作っているＲＡＭの単一ビットの回路図を示す。復号
されたアドレス・ライン601が行デコーダ201（図２の中
で示す）から各々の記憶素子に拡張する。図６の中で示
された一例において、一つの復号された書込みアドレス
601と一つの復号された読取りアドレス601が、供給され
る。ストレージ回路602は、図６の中で、従来のＳＲＡ
Ｍセルを形成する複数のゲートとスイッチを含む。既知
のストレージ回路は、ストレージ回路602として示され
た回路と同等である。

【００４１】ストレージ回路602は、データの入力ライ
ン（ＤＩＮとＮＤＩＮ）をシステム・データ・バス101a
から受け取る。図６の中で示された例の中で、差分入力
回路は各々の記憶セル602のために使用される。それゆ
えに、ＤＩＮとＮＤＩＮは、差分回路を使用可能にする
論理対象である。トランジスタ603は、システム・デー
タ・バス101からＷ／Ｅ１信号のレシート上のストレー
ジ回路602にデータを接続するために、ゲート制御信号
をＷ／Ｅ１ラインから受け取る。ストレージ回路602の
中でストアされたデータは、出力ライン206に接続され
る。

【００４２】バッファ502は、各々がＳＥＬ ＲＡＭラ
インからの制御信号によって起動された複数のバッファ
を含む。ＳＥＬ ＲＡＭラインの上の信号のアサーショ
ン（主張）が、ストレージ回路602がデータをシステム
・データ・バス101a-101b（図１の中で示す）に書込み
またそこから読み出すことを示す。ＳＥＬ ＲＡＭがア
サーションされない時、復号されたアドレス・ライン、
即ち、行デコーダ201（図2の中で示す）は電気的にスト
レージ回路602から絶縁される。

【００４３】論理列203が選択される（すなわち、Ｗ／
Ｅ１がアサーションされた）とき、ＳＥＬ ＲＡＭがア
サーションされ、復号された書込みアドレス・ラインが
アサーションされ、システム・データ・バス101aのＤＩ
ＮとＮＤＩＮラインに現在現れているデータは、ストレ
ージ回路602の中にストアされる。同様に、論理列203
が、選択される（すなわち、Ｗ／Ｅ１はアサーションさ
れる）時、ＳＥＬ ＲＡＭがアサーションされ、復号さ
れた読取りアドレス・ラインがアサーションされ、スト
レージ回路602に現在ストアされたデータがデータ出力
ライン206に接続される。

【００４４】書込みプル・ダウン・ライン605と読取り
プル・ダウン・ライン606は、電荷をストレージ回路602
から移すために供給される。ＳＥＬ ＲＡＭラインが、
アサーションされない場合に「浮かして」ておかれるス
トレージ回路602に入っている読取り及び書込みアドレ
ス・ラインとして使用される時、電荷移動は、特に重要
である。

【００４５】また、記憶素子602に対するデータ入力
は、パス・トランジスタ604を通じてデータ・レジスタ5
04の一つのビットに接続される。トランジスタ604は、
ゲート608を通じてコントロールバス読取り書込み（Ｒ
／Ｗ）ラインから信号を受け取る。コントロールバスＲ
／Ｗラインのアサーションは、データがシステム・デー
タライン206というよりはむしろデータレジスタ504に接
続されることになっていることを示す。ゲート608も、
Ｗ／Ｅ１ラインがアサーションされる（すなわち、論理
列203が選択された）場合、スキャン・パスがトランジ
スタ604によって使用禁止にされることを確保するゲー
ト607から、逆Ｗ／Ｅ１信号を受け取る。それゆえに、
システム・データ・バス101aに接続されることからデー
タレジスタ504に記憶されたデータを防ぐため、ゲート6
07と608がお互いに作用する。

【００４６】実行処理において、Ｗ／Ｅ１が使用不能
で、コントロールバスＲ／Ｗラインがアサーションされ
るとき、データレジスタ504は、ＳＥＬ制御書込み又は
ＳＥＬ制御読込みラインの状態に基づいストレージ回路
602からデータを読取りまたそこにデータを書込む。バ
ッファ502は、ＳＥＬ制御書込みかＳＥＬ制御読込みラ
インがシステム・アドレスバス102に影響を及ぼすのを
妨止する。同様に、トランジスタ603は、制御データレ
ジスタ504からの読取りか書込みの間、システム・デー
タ入力バス101a上の変更からデータを妨止する。このよ
うに、本発明の記憶素子600は、選択的に、データをシ
ステム・データ・バス101a-101b又は制御データレジス
タ504に接続する。

【００４７】制御データレジスタ504と制御アドレス・
レジスタ501によって実行されたシリアル・アドレス又
はデータ・バスは、パラレル・システム・データ・バス
101a-101b及びアドレスバス102よりも遅い。直列制御ア
ドレス／データ・バス505が、リアルタイム・データ処
理というよりはむしろ可変アレイ100（図１の中で示
す）を主にテスト及び、評価するのために使用されると
いうことを考慮する。また、直列制御アドレス／データ
・バス505は、リアルタイム・オペレーションに先立ち
メモリ・アレイ100にプリロードするためか又はプログ
ラム情報に使用される。

【００４８】特に、プログラム可能論理デバイス（ＰＬ
ＤＳ）の使用のために、可変記憶素子が供給される。更
に、フィールド・プログラム可能論理デバイスのために
可変ランダム・アクセス・メモリ・ブロックが供給され
る。

【００４９】以下に、本願発明による実施の態様例を示
す。 （１）ランダム・アクセス・メモリ（ＲＡＭ）アレイに
おいて、記憶素子のアレイと、構成信号を受け取るライ
ン（ＣＦＧ）と、前記構成信号に応じて、前記構成信号
が第一の状態である場合にはｒ行ｗビットのデータ・ワ
ードを有する第一の論理構成を供給し、前記構成信号が
第二の状態である場合にはｘ行ｙビットのデータ・ワー
ドを有する第二の論理構成を供給する論理構成回路、を
含む前記ＲＡＭアレイ。 （２）前記記憶素子のアレイが、ｒ行ｙビット・ワード
の第一の論理列と、ｒ行ｙビット・ワードの第二の論理
列と、前記論理構成回路を第一の論理列に接続する第一
の書込み可能ライン（Ｗ／Ｅ ０）であって、前記第一
の書込み可能ライン（Ｗ／Ｅ ０）の選択によりデータ
が第一の論理列の記憶素子の中にのみ記憶される、第一
の書込み可能ライン（Ｗ／Ｅ ０）と、前記論理構成回
路を第二の論理列に接続する第二の書込み可能ライン
（Ｗ／Ｅ １）であって、前記第二の書込み可能ライン
（Ｗ／Ｅ １）の選択によりデータが第二の論理列の記
憶素子の中にのみ記憶される、第二の書込み可能ライン
（Ｗ／Ｅ ０）、を含む、（１）記載のＲＡＭアレイ。 （３）更に、外部に生成された、最下位のビット（ＬＳ
Ｂ）部分と最上位のビット（ＭＳＢ）部分を含むマルチ
・ビット・アドレス信号を搬出するアドレス・バスと、
アドレス・バスのＬＳＢ部分を受け取り、複数の復号さ
れたアドレス信号を生成するアドレス・デコーダと、前
記復号されたアドレス信号を記憶素子のアレイに接続す
る複数のアドレス・ラインと、記憶素子のアレイに論理
構成回路を接続する複数の書込み可能ライン（Ｗ／Ｅ
０、Ｗ／Ｅ １）と、を有し、論理構成回路が、構成信
号（ＣＦＧ）と共同して、マルチ・ビット・アドレス信
号のＭＳＢ部分に対応し、記憶素子がアドレス・ライン
と書込みオペレーションを可能とする複数の書込み可能
ラインとに対応する、ことを特徴とする（１）記載のＲ
ＡＭアレイ。

【００５０】（４）ランダム・アクセス・メモリであっ
て、各々がｒ行複数ビットのデータ・ワードを記憶する
複数の論理列であって、各々の論理列は、他の複数の論
理列とは独立して割込み可能である前記論理列と、外部
に生成された、最下位のビット（ＬＳＢ）部分と最上位
のビット（ＭＳＢ）部分を含むマルチ・ビット・アドレ
ス信号を搬出するシステム・アドレス・バスと、システ
ム・アドレス・バスのＬＳＢ部分を受け取り、複数の復
号されたアドレス信号を生成するアドレス・デコーダ
と、前記復号されたアドレス信号の１つを複数の論理列
の各々のｒ行の各々の行に接続する複数のアドレス・ラ
インと、ユーザ供給構成信号を受信し、システム・アド
レス・バスのＭＳＢ部分を受信し、複数の論理列の各々
に複数の独立型可能信号（Ｗ／Ｅ ０、Ｗ／Ｅ １）を供
給している論理構成回路とを有する前記ランダム・アク
セス・メモリ。 （５）更に、記憶データ・ワードを各々の論理列から受
け取り、システム・データ出力バス上にデータを出力
し、選択された記憶データ・ワードをシステム・データ
出力バス上に置くために、マルチ・ビット・アドレス信
号のＭＳＢ部分とユーザ供給構成信号（ＣＦＧ）とによ
って制御されるデータ出力マルチプレクサを含む（４）
記載のランダム・アクセス・メモリ。 （６）アドレス・バスが、読取りアドレス部分と書込み
アドレス部分を含み、更に、アドレス・デコーダが、ア
ドレス・バスの読取り部分のＬＳＢ部分を受け取り、複
数の復号されたアドレス信号を生成する読取りアドレス
・デコーダ部分と、アドレス・バスの書込み部分のＬＳ
Ｂ部分を受け取り、複数の復号されたアドレス信号を生
成する書込みアドレス・デコーダとを含む、（４）記載
のランダム・アクセス・メモリ。 （７）更に、複数ビットのデータ・ワードを運ぶシステ
ム・データ入力バスと、システム・アドレス・バスとは
独立して稼働し、ｒビットのアドレス信号を運ぶ制御ア
ドレス・バスと、システム・データ入力バスとは独立し
て稼働し、複数の論理列から複数ビットのデータ・ワー
ドの各々を同時に受取るために、複数の論理列の各々と
接続される制御データ・バスとを有する（４）記載のラ
ンダム・アクセス・メモリ。

【００５１】（８）ランダム・アクセス・メモリ（ＲＡ
Ｍ）において、複数ビットの記憶レジスタの複数の行
と、システム・アドレス・バスに接続され、システム・
アドレス信号を複数の行に供給するアドレス・デコーダ
と、複数ビットの記憶レジスタとデータ通信を行うため
のシステム・データ・バスと、制御アドレス・バスに接
続され、制御アドレス信号を複数の行の各々に供給する
制御アドレス・レジスタと、複数ビットの記憶レジスタ
とデータ通信を行うための制御データ・レジスタと、シ
ステム・アドレス・バスを制御アドレス信号から電気的
に分離するアドレス・バッファと、外部に供給されたシ
ステム可能信号に対応して、１つの制御データ・レジス
タとシステム・データ・バスを複数ビットの記憶レジス
タに接続するスイッチ回路とを有する前記ＲＡＭ。 （９）前記システム・データ・バスが、各々が複数ビッ
トの記憶レジスタの１ビットと通信するパラレル・ワイ
ヤを有し、制御データ・レジスタが、シリアルＩ／Ｏと
パラレルＩ／Ｏを持つ複数ビットのシフト・レジスタを
有し、複数ビットのシフト・レジスタの各々のビット
が、複数ビットの記憶レジスタの１ビットに、パラレル
Ｉ／Ｏを通じて接続される、（８）記載のＲＡＭ。 （１０）更に、複数のパラレル・ワイヤを含むシステム
・アドレス・バスを受け取り、複数の行の各々に少なく
とも１つの行アドレス信号を生成する行デコーダを含
み、制御データ・レジスタが、シリアルＩ／Ｏとパラレ
ルＩ／Ｏを持つ複数ビットのシフト・レジスタを有し、
複数ビットのシフト・レジスタの各々のビットが、複数
行の１つに、パラレルＩ／Ｏを通じて接続される、
（８）記載のＲＡＭ。

【００５２】

【発明の効果】本発明により、ユーザは、論理ブロック
の論理構成を選択できるようになった。また、本発明に
よって、ユーザがＰＬＤの実行処理を停止させて、シス
テム・アドレス・ラインやシステム・データラインのよ
うなシステム資源を乱すことなく、可変ＲＡＭにストア
されたデータをアクセスすることができるようになっ
た。

【図面の簡単な説明】

【図１】本発明の可変メモリ・アレイを示す図である。

【図２】図１のメモリ・アレイの詳細図である。

【図３】図２の中で示されたマルチプレクサの詳細図で
ある。

【図４】図２の中で示された書込み使用可能な論理ブロ
ックの詳細図である。

【図５】二重アドレスとデータ・ポートを持つメモリ・
アレイを示す図である。

【図６】図５の中で示されたアレイの記憶セルの論理図
である。

【符号の説明】

１０１ａ システム・データ・バス １０１ｂ システム・データ・バス １０２ システム・アドレス・バス ２０２ メモリ（論理）列 ２０３ メモリ（論理）列 ２０４ データ・ライン ２０６ データ・ライン ２０７ マルチプレクサ ２０９ マルチプレクサ ３０１ マルチプレクサ ３０２ マルチプレクサ ４０１ マルチプレクサ ４０２ マルチプレクサ ５０１ 行レジスタ ５０２ バッファ ５０４ 列レジスタ ６００ 記憶域 ６０１ アドレス・ライン ６０２ ストレージ回路 ６０３ トランジスタ ６０４ パス・トランジスタ ６０５ 書込みプル・ダウン・ライン ６０６ 読取りプル・ダウン・ライン ６０７ ゲート ６０８ ゲート

フロントページの続き (72)発明者 アンドリュー・ジェイ・ブラスシアック アメリカ合衆国80917コロラド州コロラ ド・スプリングス、ターコイズ・サークル 4773

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ランダム・アクセス・メモリ（ＲＡＭ）
   アレイであって、 記憶素子のアレイと、 構成信号を受け取るライン（ＣＦＧ）と、 前記構成信号に応じて、前記構成信号が第一の状態であ
   る場合にはｒ行ｗビットのデータ・ワードを有する第一
   の論理構成を供給し、前記構成信号が第二の状態である
   場合にはｘ行ｙビットのデータ・ワードを有する第二の
   論理構成を供給する論理構成回路と、 を含む前記ＲＡＭアレイ。