JPH09199598A - レイアウト設計の自動配置配線方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体ＬＳＩにおける基板全体のレイアウト
の質を損なうことなく、均一かつ高密度な配線を短時間
に得られるようにすることを目的とする。 【解決手段】 ハードマクロブロック１２が配置された
半導体基板１０上の空き領域を３つの領域に分割して、
各空き領域ごとに下位階層のブロックである各スタンダ
ードセルブロック２３Ａ、２３Ｂ及び２３Ｃをそれぞれ
生成する。まず、下位階層のスタンダードセルブロック
２３Ａ、２３Ｂ及び２３Ｃのそれぞれの配置及び配線を
行なう際に、一部のセルを配置位置を固定しない仮配置
セル２３２とすると共に残りのセルを配置位置を固定し
た配置固定セル２３３として、配置固定セル２３３のみ
を配線する。次に、下位階層の各ブロック２３Ａ、２３
Ｂ及び２３Ｃを用いて上位階層のブロックを生成する際
に、仮配置のセル２３２同士の配置改善を行なった後、
仮配置のセル２３２同士の配線を行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おけるレイアウト設計の自動配置配線方法に関する。

【０００２】

【従来の技術】ＬＳＩ半導体装置のレイアウト設計方式
には、ゲートアレイ（又は、シー・オブ・ゲート）方式
やスタンダードセル方式等がある。これらの方式は、Ｎ
ＡＮＤ、ＮＯＲ等の論理セル又はそれらを組み合わせた
複合セルをアレイ状にＬＳＩ半導体基板上に配置した
後、所望の回路接続にしたがって、セル上にある端子の
間を配線することによってＬＳＩ半導体装置をつくる。
これらの方式は設計の自動化が進んでおり、様々な設計
支援システムが開発されている。

【０００３】ＬＳＩ半導体装置の製造技術の進歩によ
り、ゲートアレイ方式とスタンダードセル方式を融合さ
せた、エンベデッド・アレイ方式のＬＳＩが開発されて
きた。これは、例えば、一部又は全ての回路をあらかじ
め設計されたマクロブロックか又は新しく設計されたス
タンダードセル方式ブロックにより設計して、半導体基
板上に配置しておく。さらに、ブロック間をトランジス
タが敷き詰めてあるゲートアレイの領域として定義して
おいて、残りの回路の生成と機能ブロック間の配線とは
ゲートアレイ領域において行なうことにより、ＬＳＩ半
導体装置を開発する。ブロック間の領域において任意に
回路を生成できるため、製造プロセスにおいて配線工程
に入る前であるならば回路の追加又は修正が比較的簡単
に行なうことができるという特徴がある。

【０００４】近年はシステム・オン・シリコン時代と呼
ばれるように、１つの半導体基板にシステムを搭載する
ほどに高集積化されたＬＳＩ半導体基板が開発されてき
ており、ＬＳＩ設計にかかる工数が増加の一途をたどっ
ている。レイアウト設計においても例外ではなく、工数
及び処理時間が指数関数的に増大してきており、回路全
体を一度にレイアウトするには膨大な時間と労力とを費
やすことになる。従って、回路を幾つかの機能ブロック
に分割した後、各々個別に設計して、最後に機能ブロッ
ク間を配線して組み上げるといった階層設計の手法がと
られることが多い。階層的に複数ブロックを組み上げて
１つの半導体装置としてレイアウト設計を行なったＬＳ
Ｉをビルディングブロック方式ＬＳＩと呼んでいる。

【０００５】ビルディングブロック方式により組み上げ
ていく際に生成されるブロックは、常に形が決まったハ
ードブロックである。なぜなら、組み上げの途中段階に
より生成されるブロックはその中に含まれるマクロブロ
ック又は論理セル等の配置とその間の配線とが完了して
いるため、それらの内部のレイアウトパターン情報は特
に必要がないので、形状だけあれば十分だからである。

【０００６】また、そのブロックと外部との信号のやり
とりは外部端子を通じて行なわれ、一般に、その外部端
子はブロックの周辺上に固定して配置されていることが
多い。従って、ビルディングブロック方式による組み上
げは、形状と外部端子の位置とが固定された複数のブロ
ックを配置して、その間を配線することになる。つま
り、ブロックをその内部の論理やレイアウト情報がない
ブラックボックスとして扱っていた。

【０００７】なお、ビルディングブロック方式は、マク
ロブロックとスタンダードセルとが組み合わせられるこ
とが多い。

【０００８】（従来例１）以下、従来のレイアウト設計
における自動配置配線方法を図面を参照しながら説明す
る。図１３及び図１４は従来のスタンダードセル方式ブ
ロックを用いたレイアウト設計における自動配置配線方
法を示す図である。図１３に示すように、周辺部にＩ／
Ｏパッド領域６１を有する半導体基板６０に、あらかじ
め形の決まった５つのハードマクロブロック６２が配置
されており、論理回路が配置されていない空き領域６３
があるとする。半導体基板６０のレイアウト構造を決定
する工程をフロアプランという。すなわち、空き領域６
３にスタンダードセル方式ブロックを用いて残りの論理
回路を配置して配線する工程をさす。

【０００９】図１４（ａ）に示すように、空き領域６３
を空き領域６３ａ、６３ｂ及び６３ｃの３つの領域に分
けて配置及び配線を実現することを示している。まず、
各空き領域６３ａ、６３ｂ及び６３ｃの大きさに合わせ
てスタンダードセル方式ブロック７３Ａ、７３Ｂ及び７
３Ｃをそれぞれ生成する。次に、ブロックごとに、スタ
ンダードセルの配置とスタンダードセルの間の配線を行
なって、ハードマクロ化されたスタンダードセル方式ブ
ロック７３Ｄ、７３Ｅ及び７３Ｆをそれぞれ生成する。
次に、上位の階層において各ブロック７３Ｄ、７３Ｅ及
び７３Ｆ間の配線を行なうために、各ブロック７３Ｄ、
７３Ｅ及び７３Ｆの形状と外部端子の位置情報を求めて
おく。次に、図１４（ｂ）に示すように、その情報を用
いて各ブロック７３Ｄ、７３Ｅ及び７３Ｆをそれぞれ配
置して、半導体基板６０上のすべてのブロック間の配線
を行なう。ブロック間配線領域拡大図７４に示すマクロ
ブロック間配線領域７６の配線パターン７５はブロック
間配線終了後の配線のようすを示している。

【００１０】なお、ブロック間の配線領域は大きくなる
傾向にあることに注意を要する。それは、ブロック間の
配線を行なう際に、ブロックの外部端子の位置を固定化
することにより、ブロックの配置位置に依存して配線が
偏るため、配線の混雑が生じ易くなるからである。従来
から、ブロック形状や外部端子位置の最適化の研究が行
なわれてきているが、いまだ決定的な解又は手法を得る
には至っていない。

【００１１】（従来例２）以下、従来の敷き詰め型スタ
ンダードセル方式ブロックを用いたレイアウト設計にお
ける自動配置配線方法を説明する。図１５は図１３に示
す半導体基板６０の空き領域６３にスタンダードセルを
敷き詰めた状態を表わしている。図１５において、ま
ず、スタンダードセル領域８１上のすべてのスタンダー
ドセルを空き領域６３に対して同時に配置する。次に、
スタンダードセル間及びマクロブロックとの配線を半導
体基板６０の全体に対して同時に行なう。この方法の特
徴として、ブロック間配線領域拡大図８２に示すマクロ
ブロック間配線領域配線８３は、配線が半導体基板６０
の全体に一括して行なわれるため、図１４（ｂ）に示し
たような配線の混雑が、現われにくいことがある。それ
は、半導体基板６０の全体に対して配線の最適化が行な
われるため、配線の分散化が図りやすいからである。

【００１２】（従来例３）以下、従来のトランジスタを
敷き詰めたゲートアレイ（エンベデッド・アレイ方式）
を用いたレイアウト設計における自動配置配線方法を説
明する。図１６は図１３に示す半導体基板６０の空き領
域６３にゲートアレイを敷き詰めた状態を表わしてい
る。図１６（ａ）において、ゲートアレイ領域９１は、
空き領域６３に対して図１４又は図１５に示したスタン
ダードセルにより構成された回路をゲートアレイを用い
て構成（いわゆるゲート配置）した回路である。ゲート
アレイで構成される回路の規模はスタンダードセルと比
べて一般的に大きくなると共にすべてのゲートを使用で
きる訳ではないので、同じ規模の半導体装置を開発した
場合は、スタンダードセル方式によるＬＳＩ半導体装置
よりも面積が大きくなる傾向にある。次に１６（ｂ）に
示すように、配線は半導体基板６０の全体に対してゲー
トアレイ及びマクロブロック間に同時に行なわれる。ゲ
ート間配線領域拡大図９２は配線パターン９３を示して
いる。この場合も前記従来例２と同様の理由により、偏
った配線の混雑は現われにくい。

【００１３】また、近年のＬＳＩ半導体装置の動作の高
速化に伴い、タイミング制約が厳しくなってきている。
しかし、ブロック間の配線は、配線長が長くなる傾向に
あるため、適切なブロックの配置及びネット（同電位に
接続する端子の集合）を駆動するドライバー（トランジ
スタ）のサイズの最適化にも注意しなければならない。

【００１４】

【発明が解決しようとする課題】しかしながら、前記従
来の各レイアウト設計の自動配置配線方法は、以下に説
明するようにそれぞれに問題を有していた。まず、従来
例１の場合は、図１３に示す空き領域６３を幾つかの領
域に分割し、各領域に対して独立したスタンダードセル
方式ブロック７３Ａ、７３Ｂ及び７３Ｃを生成している
ため、処理の並列化により短時間にレイアウトを生成で
きる利点がある。しかし、ブロックを組み上げる際に、
すべてのブロックをハードブロックとして扱っているの
で、ブロック間配線の最適化が難しくなり、配線領域が
大きくなるという問題を有していた。また、ブロック間
にまたがる配線ネットに対する配線遅延制約に関して、
ハードブロック化した後にブロック間配線を行なうた
め、予想以上に配線長が超過するので、遅延制約が守ら
れない場合には再度ブロックを作り直さなければならな
いという問題をも有していた。

【００１５】次に、従来例２の場合は、スタンダードセ
ルの配置を半導体基板６０の全体の空き領域６３に対し
て行なった後、配線を半導体基板の全体に対して行なう
ため、配置及び配線ともに半導体チップの全体に対して
最適化を図ることができるので、従来例１に比べてコン
パクトなレイアウトを得られる利点がある。しかし、半
導体基板６０の全体を対象として最適化を行なうため、
規模の大きいＬＳＩに対して膨大な処理時間を要すると
いう問題を有していた。

【００１６】次に、従来例３の場合も従来例２と同様
に、半導体基板６０の全体に対してゲートの配置及び配
線を行なうため、処理時間が膨大になるという問題を有
していた。

【００１７】本発明は前記従来の問題を一挙に解決し、
半導体ＬＳＩにおけるチップ全体のレイアウトの質を損
なうことなく、均一かつ高密度な配線を短時間に得られ
るようにすることを目的とする。

【００１８】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、ビルディングブロック方式のように階層
的にブロックを生成しながらレイアウトを生成する際
に、下位の階層の機能ブロック内の一部の論理セルを配
置位置を固定せずに仮配置としておき、下位の階層の機
能ブロックを組み上げて上位の階層の機能ブロックを生
成するときに、仮配置の論理セルを最適化するものであ
る。

【００１９】具体的に請求項１の発明が講じた解決手段
は、少なくとも１つの素子からなる複数の論理セルと、
少なくとも１つの論理セルからなる複数の機能ブロック
を所定の配置領域にそれぞれ配置した後、前記複数の論
理セル同士又は前記複数の機能ブロック同士の間を論理
接続要求にしたがって配線を行なう配置配線工程と、少
なくとも１つの前記機能ブロックからなる上位の機能ブ
ロックを階層的に生成する上位機能ブロック生成工程と
を備えたレイアウト設計の自動配置配線方法を対象と
し、前記配置配線工程は、前記論理セルのうちの一部の
論理セルの配置を固定しない仮配置とすると共に前記論
理セルのうちの残部の論理セルを固定する配置とし、前
記残部の論理セルのみにより、同電位に接続すべき端子
の集合であるネットの配線パターンを生成する工程を含
み、前記上位機能ブロック生成工程は、前記仮配置の論
理セルの配置を決定した後、前記機能ブロック内又は前
記機能ブロック間における未配線のネットの配線パター
ンを生成する工程を含む構成とするものである。

【００２０】請求項１の構成により、下位の階層の機能
ブロックの配置及び配線を行なう際に、一部の論理セル
を仮配置状態としておいて、残部の論理セルのみの配置
及び配線を行なった後、上位の階層の機能ブロックを下
位の階層の機能ブロックを用いて生成する際に、仮配置
の論理セル同士の間の配置改善を行なって配線を行なう
ため、下位の階層の機能ブロック内の論理セルの配置の
最適化を行なえるので、上位の階層の機能ブロックを組
み上げる際に起こる配線の偏った混雑が低減される。

【００２１】請求項２に発明は、請求項１の構成に、前
記上位機能ブロック生成工程は、下位の階層の各機能ブ
ロックに含まれる前記仮配置の論理セル同士を互いに交
換する工程を含む構成を付加するものである。

【００２２】請求項３に発明は、請求項１の構成に、前
記上位機能ブロック生成工程は、下位の階層の機能ブロ
ック間にわたる前記ネットにおいて、仮配置の第１の論
理セルの出力端子から仮配置の第２の論理セルの入力端
子までを信号が伝わる時間である信号伝搬時間が要求値
を満たさない場合に、前記第１の論理セルを該第１の論
理セルよりも大きな駆動能力を有する第３の論理セルに
置換する工程を含む構成を付加するものである。

【００２３】請求項４に発明は、請求項１の構成に、前
記上位機能ブロック生成工程は、下位の階層の機能ブロ
ック間にわたる前記ネットにおいて、仮配置の第１の論
理セルの出力端子から仮配置の第２の論理セルの入力端
子までを信号が伝わる時間である信号伝搬時間が要求値
を満たさない場合に、前記第１の論理セルと前記第２の
論理セルとの間に前記第１の論理セルに隣接して第３の
論理セルを挿入する工程を含む構成を付加するものであ
る。

【００２４】請求項５に発明は、請求項４の構成に、前
記第３の論理セルは、駆動能力が大きく、且つ、論理を
変えることのないバッファセルである構成を付加するも
のである。

【００２５】

【発明の実施の形態】

（第１の実施形態）以下、本発明の第１の実施形態に係
るレイアウト設計の自動配置配線方法を図面を参照しな
がら説明する。

【００２６】図１〜図４は本発明の第１の実施形態に係
るスタンダードセル方式ブロックを用いたレイアウト設
計における自動配置配線方法を示す工程順上面図であ
る。図１において、１０は論理セル又は機能ブロックを
配置する半導体基板、１１は外部と電気的に接続するた
めのＩ／Ｏパッド領域、１２はハードマクロブロック、
１３はハードマクロブロック１２以外の空き領域であ
る。

【００２７】前記のように構成された半導体基板１０の
レイアウト設計方法について説明する。図１に示すよう
に、半導体基板１０の上にハードマクロブロック１２を
５つ配置した後に空き領域１３があるとする。次に、図
２に示すように、空き領域１３をそれぞれ第１の空き領
域１３ａ、第２の空き領域１３ｂ及び第３の空き領域１
３ｃの３つの領域に分けた後、図３に示すように、第１
の空き領域１３ａに対して第１のスタンダードセル方式
ブロック２３Ａを生成し、第２の空き領域１３ｂに対し
て第２のスタンダードセル方式ブロック２３Ｂを生成
し、第３の空き領域１３ｃに対して第３のスタンダード
セル方式ブロック２３Ｃを生成して、第１の空き領域１
３ａ、第２の空き領域１３ｂ及び第３の空き領域１３ｃ
にそれぞれ配置する。

【００２８】次に、第１のスタンダードセル方式ブロッ
ク２３Ａを例にとってセルの配置とその配線の方法につ
いて説明する。

【００２９】セルの配置手法はいずれの従来手法を用い
てもよい。例えば、シミュレーテッド・アニーリング法
（公知例：Proc. IEEE International Conference on C
omputer Aided Design, 1987, pp.478-481）、最小カッ
ト手法（公知例：Journal ofDesign Automation and Fa
ult Tolerant Computing, Vol.1, No.4, 1977, 343-362
）、数理計画法（公知例：Proc. IEEE International
Conference on Computer Aided Design, 1991, pp.48-5
1）等を応用した手法がある。

【００３０】配置結果に対して、第１のスタンダードセ
ル方式ブロック２３Ａに示すように、外部端子２３１に
接続するセルを配置変更可能な仮配置扱いとし、それ以
外のセルを配置固定セルとする。外部端子２３１は第１
のスタンンダードセル方式ブロック２３Ａ周辺上にある
ものとする。また、接続関係をたどって外部端子２３１
から任意のセルまでの到達する最短パスにおいて、該最
短パス上にあるセルの数をレベルと呼ぶ。例えば、外部
端子２３１に接続するセルはレベル＝１である。

【００３１】図３に示す斜線入りのセルが仮配置セル２
３２であり、白抜きのセルが配置固定セル２３３であ
る。仮配置セル２３２の大きさに比べて配置固定セル２
３３を大きくして配置固定セル２３３が複数個が並んで
いることを表わしている。本実施形態においては、外部
端子２３１に接続しているセルのみを仮配置セル２３２
（レベル＝１）としたが、レベル＝２以上と定義しても
よい。もしレベルを最大レベルと定義すれば、すべての
セルが仮配置セルとなる。

【００３２】次に、セル間の配線を行なう。仮配置セル
２３２は配置が固定されていないため、配線パターンを
生成できないとうことに注意を要する。仮配置セル２３
２は概略配線経路しか定義されていないため、配置固定
セル２３３同士の配線パターンのみを生成することにな
る。

【００３３】配線手法は従来手法のいずれを用いてもよ
い。一例として、「Proc. IEEE International Confere
nce Symposium on Circuits and Systems, 1987, pp. 5
18-519」を挙げる。

【００３４】以上の操作を第２のスタンダードセル方式
ブロック２３Ｂ及び第３のスタンダードセル方式ブロッ
ク２３Ｃに対しても同様に行なって、配線が完了した第
１のスタンダードセル方式ブロック２３Ａ、第２のスタ
ンダードセル方式ブロック２３Ｂ及び第３のスタンダー
ドセル方式ブロック２３Ｃをフロアプランどおりに半導
体基板１０上の第１の空き領域１３ａ、第２の空き領域
１３ｂ及び第３の空き領域１３ｃにそれぞれ対応させて
配置する。

【００３５】次に、仮配置セルを配置固定セルとするた
めに、各ブロック内において仮配置セル間の配置改善を
行なう。図３に示す双方向矢印が交換２５を表わしてい
る。また、図５に示す第１のスタンダードセル方式ブロ
ック２３Ａ及び第２のスタンダードセル方式ブロック２
３Ｂのように、ブロック間において仮配置セル同士の交
換２６を行なうことにより、配置改善を行なってもよ
い。これにより、ブロック位置を考慮したチップレベル
のスタンダードセルの配置改善ができる。さらに、半導
体基板１０上のすべてのセルのうちの一部のセルしか配
置改善の対象としていないため、短時間に配置改善を実
現できる。配置改善が済むと、仮配置セルは配置固定セ
ルとなる。

【００３６】次に、図４に示すように、半導体基板レベ
ルの上位の階層の配線を行なう。仮配置セル２３２が配
置固定セル２３３となるため、概略配線経路であったブ
ロック及びセル間の接続要求が対象となるネットの配線
並びにブロック間のネットの配線ができるようになる。
従って、図４に示すマクロブロック間配線領域２７及び
その拡大図２８に示す配線パターン２９のように、均一
かつ高密度に配線を行なうことができる。

【００３７】このように、第１の実施形態によると、領
域を下位の階層のブロックとして分割しておき、下位の
ブロックを個別に生成した後、下位のブロックを階層的
に組み上げて上位の階層のブロックを生成する際に、下
位のブロック内部のセル又はより下位のブロックの配置
配線情報を用いて配置配線の最適化を行なうため、ブロ
ック間配線の混雑の少ないレイアウトが生成できる。ま
た、ブロック間において関係するセルのみの配置配線情
報を用いて、上位の階層のブロックを生成すると共に配
置及び配線の最適化を行なっているため、高速な処理が
可能となる。

【００３８】さらに、上位の階層のブロックを生成する
際に、配置及び配線の最適化を半導体基板１０の全体に
対して行なわずに、分割された下位の階層のブロックご
とに一部のデータを用いて最適化を行なっているため、
短時間に高密度の配置及び配線を得ることができる。

【００３９】（第２の実施形態）以下、本発明の第２の
実施形態に係るレイアウト設計の自動配置配線方法を図
面を参照しながら説明する。

【００４０】図６〜図９は本発明の第２の実施形態に係
るエンベデッド・アレイ方式ブロックを用いたレイアウ
ト設計における自動配置配線方法を示す工程順上面図で
ある。図６に示すように、周辺部に外部と電気的に接続
するためのＩ／Ｏパッド領域を有する半導体基板１０の
上に５つのハードマクロブロック１２が配置され、残り
の領域にゲートアレイ形成領域３１があるとする。

【００４１】まず、ゲートアレイ形成領域３１を第１の
ゲートアレイ領域３１ａ、第２のゲートアレイ領域３１
ｂ及び第３のゲートアレイ領域３１ｃの３つの領域に分
ける。次に、第１のゲートアレイ形成領域３１ａに対し
て第１のゲートアレイブロック４１ａを生成し、第２の
ゲートアレイ形成領域３１ｂに対して第２のゲートアレ
イブロック４１ｂを生成し、第３のゲートアレイ形成領
域３１ｃに対して第３のゲートアレイブロック４１ｃを
生成した後、ゲートアレイ形成領域３１に第１のゲート
アレイブロック４１ａ、第２のゲートアレイブロック４
１ｂ及び第３のゲートアレイブロック４１ｃを組み上げ
て１つのゲートアレイブロック４１を生成して配置する
ことを考える。また、第１のゲートアレイブロック４１
ａ、第２のゲートアレイブロック４１ｂ及び第３のゲー
トアレイブロック４１ｃと外部との接続はそれぞれ外部
端子を用いて行ない、その配置位置は各ブロックの周辺
上にあるとする。例えば、第１のゲートアレイブロック
４１ａは外部端子４２を用いて信号の入出力を行なう。

【００４２】次に、第１のゲートアレイブロック４１ａ
を例にとり、ゲートの配置とその配線の方法について説
明する。

【００４３】まず、ゲートの配置は第１の実施形態にお
いて説明したようにいずれの手法を用いてもよい。配置
結果に対して、第１の実施形態と同様に仮配置ゲートを
定義する。外部端子４２に接続するセルを配置変更可能
な仮配置扱い（仮配置ゲート４３）とし、それ以外のゲ
ートを固定された配置（配置固定ゲート４４）とする。
また、第１の実施形態と同様に外部端子４２から任意の
ゲートまでの到達する最短パスにおいて、そのパス上に
あるゲートの数をレベルと呼ぶ。例えば、外部端子４２
に接続するゲートはレベル＝１である。図８において、
斜線入り方形が仮配置ゲート４３であり、白地で表わし
たゲートが配置固定ゲート４４である。本実施形態にお
いては、外部端子４２に接続されているゲートのみを仮
配置ゲート４３として、レベル＝１としたが、レベル＝
２以上を定義してもよい。

【００４４】次に、ゲート間の配線を行なう。仮配置ゲ
ート４３はその配置が固定されていないため配線パター
ンを生成できないので、概略配線経路のみを定義する。
従って、配置固定ゲート４４同士に限って配線パターン
を生成する。以上の操作を第２のゲートアレイブロック
４１ｂ及び第３のゲートアレイブロック４１ｃについて
も同様に行なった後、配線が完了した第１のゲートアレ
イブロック４１ａ、第２のゲートアレイブロック４１ｂ
及び第３のゲートアレイブロック４１ｃを組み上げて、
半導体基板１０上にフロアプランどおりにゲートアレイ
ブロック４１を生成して配置する。

【００４５】次に、仮配置ゲート４３を配置固定ゲート
４４とするために、ブロック内の仮配置ゲート４３同士
のの配置改善を行なう。また、第１のゲートアレイブロ
ック４１ａの仮配置ゲート４３と第２のゲートアレイブ
ロック４１ｂの仮配置ゲート４３というように、ブロッ
ク間において仮配置ゲート４３の配置改善を行なっても
よい。これにより、ブロック位置を考慮した半導体基板
レベルにおけるゲートの配置改善が可能となる。さら
に、半導体基板１０に対して全体のうちの一部のゲート
しか配置改善の対象としていないため、高速な配置改善
が可能となる。配置改善が済むと、仮配置ゲート４３は
配置固定ゲート４４となる。

【００４６】次に、図９に示すように、半導体基板レベ
ルの上位の階層の配線を行なう。配線手法は第１の実施
形態と同様にいずれの手法を用いてもよい。仮配置ゲー
ト４３が配置固定ゲート４４になるため、概略配線経路
であったネット及びブロック間のネットも配線できるよ
うになる。図９に示すゲート間配線領域４７及びその拡
大図４５に示す配線パターン４６のように、均一かつ高
密度に配線を行なうことができる。

【００４７】このように、エンベデッド・アレイ方式の
ＬＳＩについても本発明は適用可能である。

【００４８】（第３の実施形態）以下、本発明の第３の
実施形態に係るレイアウト設計の自動配置配線方法を図
面を参照しながら説明する。

【００４９】図１０は本発明の第３の実施形態に係るレ
イアウト設計における自動配置配線方法のセルの置換を
示す上面図であって、図３に示すスタンダードセル方式
ブロックの生成と配置が終わって、仮配置セル同士の配
置改善直後の状態を示している。また、第１のスタンダ
ードセル方式ブロック２３Ａ、第２のスタンダードセル
方式ブロック２３Ｂ及び第３のスタンダードセル方式ブ
ロック２３Ｃにおいて仮配置セルと配置固定セルとの間
が接続されるネットの配線遅延制約及び配置固定セル同
士が接続されるネットの配線遅延制約は満足したものと
する。

【００５０】図１０の拡大図５０に示すように、第２の
スタンダードセル方式ブロック２３Ｂに含まれる仮配置
セル５１と第１のスタンダードセル方式ブロック２３Ａ
に含まれる仮配置セル５２の間の配線遅延時間ｔ₀ が遅
延制約要求値ｔに比べて大きいとする（ｔ＜ｔ₀ ）、配
線遅延制約を満足していないためｔ₀ を小さくする必要
がある。該配線遅延制約を満たすために、論理が同一
で、且つ、仮配置セル５１よりも駆動能力の大きい新規
セル５３を仮配置セル５１と置換する。すなわち、新規
セル５３から仮配置セル５２に到達する信号の遅延時間
の値をｔ₁ とすると、ｔ＞ｔ₁ となるような新規セル５
３を仮配置セル５１と置き換える。このとき、配置固定
セル５４と配置固定セル５５との配置位置は固定のまま
として、配置固定セル５４と仮配置セル５１との接続関
係を、配置固定セル５４と新規セル５３との間で実現す
ればよい。万一、新規セル５３が仮配置セル５１よりも
面積的に大きい場合は、新規セル５３が入るだけのスペ
ースを確保してから配置する。スペースを確保するため
に、新規セル５３の近傍にあるセルが動くことになり、
やや配線遅延時間の値が変わることがあっても、微小な
移動ですむので問題とならない。

【００５１】このように、第３の実施形態によると、ブ
ロック間にわたる配線遅延制約を満たすように、論理が
変わらずに駆動能力の大きいセルを仮配置セルと置換す
ることのみにより実現しているため、修正が必要最小限
となるので、高速な処理が可能となる。

【００５２】（第４の実施形態）以下、本発明の第４の
実施形態に係るレイアウト設計の自動配置配線方法を図
面を参照しながら説明する。

【００５３】図１１は本発明の第４の実施形態に係るレ
イアウト設計における自動配置配線方法のセルの挿入を
示す上面図であって、図３に示すスタンダードセル方式
ブロックの生成と配置が終わって、仮配置セル同士の配
置改善直後の状態を示している。また、第３の実施形態
と同様に第１のスタンダードセル方式ブロック２３Ａ、
第２のスタンダードセル方式ブロック２３Ｂ及び第３の
スタンダードセル方式ブロック２３Ｃにおいて仮配置セ
ルと配置固定セルとの間が接続されるネットの配線遅延
制約及び配置固定セル同士が接続されるネットの配線遅
延制約は満足したものとする。さらに、第２のスタンダ
ードセル方式ブロック２３Ｂに含まれる仮配置セル５１
と第１のスタンダードセル方式ブロック２３Ａに含まれ
る仮配置セル５２の間の配線遅延時間ｔ₀ が遅延制約要
求値ｔに比べて大きいとする（ｔ＜ｔ₀ ）。

【００５４】本実施例の特徴として、論理が変わらずに
駆動能力の大きな新規セル５７を仮配置セル５１及び仮
配置セル５２との間に挿入する。すなわち、仮配置セル
５１、新規セル５７及び仮配置セル５２に到達する遅延
時間の値をｔ2 とすると、ｔ＞ｔ2 となるような新規セ
ル５７を仮配置セル５１及び仮配置セル５２との間に挿
入する。このとき、配置固定セル５４と配置固定セル５
５との配置位置は固定のままとし、仮配置セル５１に新
規セル５７を隣接して配置する。また、第３の実施形態
と同様に新規セル５７が入るだけのスペースを確保して
から配置するものとする。スペースを確保するために、
新規セル５７の近傍にあるセルが動くことになり、やや
配線遅延値が変わるかもしれないが、微小な移動ですむ
ので問題とならない。図１２に示すように接続関係は、
仮配置セル５１と新規セル５７とを接続した後、仮配置
セル５１と仮配置セル５２との間にあった接続関係を新
規セル５７と仮配置セル５２との間に実現すればよい。

【００５５】このように、第４の実施形態によると、ブ
ロック間にわたる配線遅延制約を満たすように、論理が
変わらずに駆動能力の大きいセル（例えば、バッファセ
ル）を仮配置セルに隣接して挿入することのみにより実
現しているため、修正が必要最少限となるので、高速な
処理が可能となる。

【００５６】

【発明の効果】以上説明したように、請求項１の発明に
係るレイアウト設計の自動配置配線方法によると、下位
の階層の機能ブロック内のセル（又は機能ブロック）の
配置配線情報を用いて配置配線の最適化を行なっている
ため、上位の階層の機能ブロックを組み上げる際に起こ
る配線の偏った混雑が低減されるので、配線の密度が均
一となる。

【００５７】また、上位の階層の機能ブロックを組み上
げる際に、機能ブロック間に関係する論理セルのみの配
置配線情報を用いて最適化を行なっているため、高速に
処理できると共に、配置及び配線の最適化を半導体基板
の全体に対して行なわずに、分割された下位の階層の機
能ブロックごとの一部のデータを用いて最適化を行なっ
ているため、最小限の時間で最適化できるので、質の高
いレイアウトを損なうことなく短時間に均一かつ高密度
な配置及び配線を得ることができる。

【００５８】請求項２の発明に係るレイアウト設計の自
動配置配線方法によると、仮配置の論理セルに関わる配
線ネットの配線遅延制約を満たすように、下位の階層に
おける各機能ブロックに含まれる駆動能力の高い他の論
理セルに交換することにより配置改善を行なって、仮配
置の論理セル以外の論理セルを交換の対象としないた
め、最少限度の修正により質の高いレイアウトを損なう
ことなく短時間に均一かつ高密度の配線を得ることがで
きる。

【００５９】請求項３の発明に係るレイアウト設計の自
動配置配線方法によると、仮配置の論理セルに関わる配
線ネットの配線遅延制約を満たすように、第１の論理セ
ルを該第１の論理セルよりも大きな駆動能力を有する第
３の論理セルに置換することにより配置改善を行なっ
て、仮配置の論理セル以外の論理セルを置換の対象とし
ないため、最少限度の修正により、質の高いレイアウト
を損なうことなく短時間に均一かつ高密度の配線を得る
ことができる。

【００６０】請求項４の発明に係るレイアウト設計の自
動配置配線方法によると、仮配置の論理セルに関わる配
線ネットの配線遅延制約を満たすように、第１の論理セ
ルに隣接して第３の論理セルを挿入することにより配置
改善を行なって、仮配置の論理セル以外の論理セルを挿
入の対象としないため、最少限度の修正により、質の高
いレイアウトを損なうことなく短時間に均一かつ高密度
の配線を得ることができる。

【００６１】請求項５の発明に係るレイアウト設計の自
動配置配線方法によると、第１の論理セルに隣接して挿
入する第３の論理セルを駆動能力が大きく、且つ、論理
を変えることのないバッファセルとするため、配線遅延
制約を確実に満たすように配置改善を行なうことができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るスタンダードセ
ル方式ブロックを用いたレイアウト設計における自動配
置配線方法を示す工程順上面図である。

【図２】本発明の第１の実施形態に係るスタンダードセ
ル方式ブロックを用いたレイアウト設計における自動配
置配線方法を示す工程順上面図である。

【図３】本発明の第１の実施形態に係るスタンダードセ
ル方式ブロックを用いたレイアウト設計における自動配
置配線方法を示す工程順上面図である。

【図４】本発明の第１の実施形態に係るスタンダードセ
ル方式ブロックを用いたレイアウト設計における自動配
置配線方法を示す工程順上面図である。

【図５】本発明の第１の実施形態に係るスタンダードセ
ル方式ブロックを用いたレイアウト設計における自動配
置配線方法のブロック間のセルの交換を示す図である。

【図６】本発明の第２の実施形態に係るエンベデッド・
アレイ方式ブロックを用いたレイアウト設計における自
動配置配線方法を示す工程順上面図である。

【図７】本発明の第２の実施形態に係るエンベデッド・
アレイ方式ブロックを用いたレイアウト設計における自
動配置配線方法を示す工程順上面図である。

【図８】本発明の第２の実施形態に係るエンベデッド・
アレイ方式ブロックを用いたレイアウト設計における自
動配置配線方法を示す工程順上面図である。

【図９】本発明の第２の実施形態に係るエンベデッド・
アレイ方式ブロックを用いたレイアウト設計における自
動配置配線方法を示す工程順上面図である。

【図１０】本発明の第３の実施形態に係るレイアウト設
計における自動配置配線方法のセルの置換を示す上面図
である。

【図１１】本発明の第４の実施形態に係るレイアウト設
計における自動配置配線方法のセルの挿入を示す上面図
である。

【図１２】本発明の第４の実施形態に係るレイアウト設
計における自動配置配線方法のセルの挿入後の接続関係
を示す図である。

【図１３】従来のスタンダードセル方式ブロックを用い
たレイアウト設計における自動配置配線方法を示す工程
順上面図である。

【図１４】従来のスタンダードセル方式ブロックを用い
たレイアウト設計における自動配置配線方法を示す工程
順上面図である。

【図１５】従来の敷き詰め型スタンダードセル方式ブロ
ックを用いたレイアウト設計における自動配置配線方法
を示す工程順上面図である。

【図１６】従来のエンベデッド・アレイ方式ブロックを
用いたレイアウト設計における自動配置配線方法を示す
工程順上面図である。

【符号の説明】 １０ 半導体基板 １１ Ｉ／Ｏパッド領域 １２ ハードマクロブロック １３ 空き領域 １３ａ 第１の空き領域 １３ｂ 第２の空き領域 １３ｃ 第３の空き領域 ２３Ａ 第１のスタンダードセル方式ブロック ２３Ｂ 第２のスタンダードセル方式ブロック ２３Ｃ 第３のスタンダードセル方式ブロック ２３１ 外部端子 ２３２ 仮配置セル ２３３ 配置固定セル ２５ 交換 ２６ 交換 ２７ マクロブロック間配線領域 ２８ 拡大図 ２９ 配線パターン ３１ ゲートアレイ形成領域 ３１ａ 第１のゲートアレイ形成領域 ３１ｂ 第２のゲートアレイ形成領域 ３１ｃ 第３のゲートアレイ形成領域 ４１ ゲートアレイブロック ４１ａ 第１のゲートアレイブロック ４１ｂ 第２のゲートアレイブロック ４１ｃ 第３のゲートアレイブロック ４２ 外部端子 ４３ 仮配置ゲート ４４ 配置固定ゲート ４５ 拡大図 ４６ 配線パターン ４７ ゲート間配線領域 ５０ 拡大図 ５１ 仮配置セル ５２ 仮配置セル ５３ 新規セル ５４ 配置固定セル ５５ 配置固定セル ５６ 拡大図 ５７ 仮配置セル ６０ 半導体基板 ６１ Ｉ／Ｏパッド領域 ６２ ハードマクロブロック ６３ 空き領域 ６３ａ 空き領域 ６３ｂ 空き領域 ６３ｃ 空き領域 ７３Ａ スタンダードセル方式ブロック ７３Ｂ スタンダードセル方式ブロック ７３Ｃ スタンダードセル方式ブロック ７３Ｄ ハードマクロ化されたスタンダードセル方式
ブロック ７３Ｅ ハードマクロ化されたスタンダードセル方式
ブロック ７３Ｆ ハードマクロ化されたスタンダードセル方式
ブロック ７４ ブロック間配線領域拡大図 ７５ 配線パターン ７６ マクロブロック間配線領域 ８１ スタンダードセル領域 ８２ ブロック間配線領域拡大図 ８３ 配線パターン ８４ マクロブロック間配線領域 ９１ ゲートアレイ領域 ９２ ゲート間配線領域拡大図 ９３ 配線パターン

Claims (5)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つの素子からなる複数の論
   理セルと、少なくとも１つの論理セルからなる複数の機
   能ブロックを所定の配置領域にそれぞれ配置した後、前
   記複数の論理セル同士又は前記複数の機能ブロック同士
   の間を論理接続要求にしたがって配線を行なう配置配線
   工程と、 少なくとも１つの前記機能ブロックからなる上位の機能
   ブロックを階層的に生成する上位機能ブロック生成工程
   とを備えたレイアウト設計の自動配置配線方法であっ
   て、 前記配置配線工程は、前記論理セルのうちの一部の論理
   セルの配置を固定しない仮配置とすると共に前記論理セ
   ルのうちの残部の論理セルを固定する配置とし、前記残
   部の論理セルのみにより、同電位に接続すべき端子の集
   合であるネットの配線パターンを生成する工程を含み、 前記上位機能ブロック生成工程は、前記仮配置の論理セ
   ルの配置を決定した後、前記機能ブロック内又は前記機
   能ブロック間における未配線のネットの配線パターンを
   生成する工程を含むことを特徴とするレイアウト設計の
   自動配置配線方法。
2. 【請求項２】 前記上位機能ブロック生成工程は、下位
   の階層の各機能ブロックに含まれる前記仮配置の論理セ
   ル同士を互いに交換する工程を含むことを特徴とする請
   求項１に記載のレイアウト設計の自動配置配線方法。
3. 【請求項３】 前記上位機能ブロック生成工程は、下位
   の階層の機能ブロック間にわたる前記ネットにおいて、
   仮配置の第１の論理セルの出力端子から仮配置の第２の
   論理セルの入力端子までを信号が伝わる時間である信号
   伝搬時間が要求値を満たさない場合に、前記第１の論理
   セルを該第１の論理セルよりも大きな駆動能力を有する
   第３の論理セルに置換する工程を含むことを特徴とする
   請求項１に記載のレイアウト設計の自動配置配線方法。
4. 【請求項４】 前記上位上位機能ブロック生成生成工程
   は、下位の階層の機能ブロック間にわたる前記ネットに
   おいて、仮配置の第１の論理セルの出力端子から仮配置
   の第２の論理セルの入力端子までを信号が伝わる時間で
   ある信号伝搬時間が要求値を満たさない場合に、前記第
   １の論理セルと前記第２の論理セルとの間に前記第１の
   論理セルに隣接して第３の論理セルを挿入する工程を含
   むことを特徴とする請求項１に記載のレイアウト設計の
   自動配置配線方法。
5. 【請求項５】 前記第３の論理セルは、駆動能力が大き
   く、且つ、論理を変えることのないバッファセルである
   ことを特徴とする請求項４に記載のレイアウト設計の自
   動配置配線方法。