JPH09199601A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH09199601A JPH09199601A JP939696A JP939696A JPH09199601A JP H09199601 A JPH09199601 A JP H09199601A JP 939696 A JP939696 A JP 939696A JP 939696 A JP939696 A JP 939696A JP H09199601 A JPH09199601 A JP H09199601A
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Abstract
(57)【要約】
【課題】 セル列内で局所的に高周波数動作する箇所
（素子）や、セルの出力に接続される負荷容量に対処で
きず、また未使用スルーセル等の有効利用されない領域
があり、配線データに粗密が生じ、プロセス歩留まり低
下を招く。 【解決手段】 １セル列に含まれる未使用セル１４及び
論理セル１３上の空いた空き配線トラックやセル列１６
間のスペース領域１９を検索し、それらの領域にメタル
配線を形成し、電源の補強を必要とする論理セル１３に
電源を補強供給する。
（素子）や、セルの出力に接続される負荷容量に対処で
きず、また未使用スルーセル等の有効利用されない領域
があり、配線データに粗密が生じ、プロセス歩留まり低
下を招く。 【解決手段】 １セル列に含まれる未使用セル１４及び
論理セル１３上の空いた空き配線トラックやセル列１６
間のスペース領域１９を検索し、それらの領域にメタル
配線を形成し、電源の補強を必要とする論理セル１３に
電源を補強供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置のパターンレイアウトの改善に係り、特にコンピュー
タ等を用いたパターンレイアウトの自動設計に好適する
半導体集積回路装置に関する。
置のパターンレイアウトの改善に係り、特にコンピュー
タ等を用いたパターンレイアウトの自動設計に好適する
半導体集積回路装置に関する。
【０００２】
【従来の技術】従来の半導体集積回路装置において、例
えば、図２に示すようなスタンダードセル方式の配置さ
れたランダムゲートブロックの電源供給は、所定領域に
配線を形成して行っていた。
えば、図２に示すようなスタンダードセル方式の配置さ
れたランダムゲートブロックの電源供給は、所定領域に
配線を形成して行っていた。
【０００３】この構成においては、ブロック１の周辺領
域に設けられた複数のＩ／Ｏバッファセル２と、基本ゲ
ート（例えば、２入力ＮＡＮＤ回路）を構築する論理セ
ル３や未使用のスルーセル４や使用済みスルーセル５を
含み複数段（行）に配列されたセル列（Ｒｏｗ）６と、
前記セル列６の左右の端部及び後述する単位長の間隔で
配置される複数の電源供給用セル７と、前記電源供給用
セル７間を接続するための電源供給用のメタル配線８
と、前記電源供給用セル７の配列間に設けられたスペー
ス領域９とで構成される。
域に設けられた複数のＩ／Ｏバッファセル２と、基本ゲ
ート（例えば、２入力ＮＡＮＤ回路）を構築する論理セ
ル３や未使用のスルーセル４や使用済みスルーセル５を
含み複数段（行）に配列されたセル列（Ｒｏｗ）６と、
前記セル列６の左右の端部及び後述する単位長の間隔で
配置される複数の電源供給用セル７と、前記電源供給用
セル７間を接続するための電源供給用のメタル配線８
と、前記電源供給用セル７の配列間に設けられたスペー
ス領域９とで構成される。
【０００４】前記基本ゲートは標準負荷を駆動している
ものと仮定し、ブロック全体の消費電流を算出する。次
に１セル列当りの消費電流を求め、さらに１セル列の単
位長当りの消費電流を求める。このセル列単位長と電源
供給用のメタル配線の電流許容量とを使って、電源供給
用セルの挿入間隔を決定していた。この際に消費電流値
は、 ｉ＝ｆｃｖの式を利用して算出している。こ
こで、ｆ；ランダムゲートブロックの平均動作周波数、
ｃ；標準負荷容量、ｖ；動作電圧とする。
ものと仮定し、ブロック全体の消費電流を算出する。次
に１セル列当りの消費電流を求め、さらに１セル列の単
位長当りの消費電流を求める。このセル列単位長と電源
供給用のメタル配線の電流許容量とを使って、電源供給
用セルの挿入間隔を決定していた。この際に消費電流値
は、 ｉ＝ｆｃｖの式を利用して算出している。こ
こで、ｆ；ランダムゲートブロックの平均動作周波数、
ｃ；標準負荷容量、ｖ；動作電圧とする。
【０００５】前記スルーセル４は、セル列６中に配線領
域を確保するため、及び自動設計により配線領域の決定
を容易に行えるように、各セル列６の長さを合わせるた
めに挿入されている。通常、前記セル列６間のスペース
領域９及び、前記スルーセル４には、配線が形成されて
いない。
域を確保するため、及び自動設計により配線領域の決定
を容易に行えるように、各セル列６の長さを合わせるた
めに挿入されている。通常、前記セル列６間のスペース
領域９及び、前記スルーセル４には、配線が形成されて
いない。
【０００６】
【発明が解決しようとする課題】しかし、前述した従来
の配線構成では、以下のような問題がある。第１に、前
述した手法では、電源供給用セルの挿入数決定に当り、
基準となる算出された電流がランダムゲートブロック全
体の平均値であり、平均値で設計すると、セル列内で局
所的に高周波数動作する箇所（素子）や、セルの出力に
接続される負荷容量に関して対処することが難しい。ま
た、設計時に想定した平均周波数の設定を誤ると、電源
供給用セルの過不足が発生し、チップサイズの増大や信
頼性の低下等の問題が発生する。
の配線構成では、以下のような問題がある。第１に、前
述した手法では、電源供給用セルの挿入数決定に当り、
基準となる算出された電流がランダムゲートブロック全
体の平均値であり、平均値で設計すると、セル列内で局
所的に高周波数動作する箇所（素子）や、セルの出力に
接続される負荷容量に関して対処することが難しい。ま
た、設計時に想定した平均周波数の設定を誤ると、電源
供給用セルの過不足が発生し、チップサイズの増大や信
頼性の低下等の問題が発生する。
【０００７】第２に、配線領域の決定の容易化、若しく
は配線確保の目的でセル列６中に挿入されるスルーセル
４上の領域が何等利用されないこともあり、その場合に
は実質的に未使用の無駄な領域を形成することになる。
は配線確保の目的でセル列６中に挿入されるスルーセル
４上の領域が何等利用されないこともあり、その場合に
は実質的に未使用の無駄な領域を形成することになる。
【０００８】第３に、第２において形成された未使用の
スルーセル４及び論理ゲート上の多層配線トラックの全
ては配線により有効利用されず、何ら素子が形成されな
い空き領域が生じる。空き領域が偏って存在した場合に
は、通常配線データに粗密が生じることもあり、密とな
る領域の程度によって、プロセス歩留まりの低下を招く
恐れがある。
スルーセル４及び論理ゲート上の多層配線トラックの全
ては配線により有効利用されず、何ら素子が形成されな
い空き領域が生じる。空き領域が偏って存在した場合に
は、通常配線データに粗密が生じることもあり、密とな
る領域の程度によって、プロセス歩留まりの低下を招く
恐れがある。
【０００９】そこで本発明は、素子が形成されない空き
領域を配線領域に利用して電源供給を補強し、且つパタ
ーンレイアウトの自動設計に好適する半導体集積回路装
置を提供することを目的とする。
領域を配線領域に利用して電源供給を補強し、且つパタ
ーンレイアウトの自動設計に好適する半導体集積回路装
置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は上記目的を達成
するために、ＣＰＵやメモリを含む少なくとも１つ以上
の既設計モジュールと、複数の論理ゲートセルが連設さ
れ、任意の単位長になるようにスルー領域を挿入したセ
ル列を複数並べた形式に配置された設計モジュールと、
前記設計モジュールの各モジュールを制御するランダム
ゲートモジュールと、外部との信号の入出力を行うＩ／
Ｏモジュールと、前記設計モジュールの各セル列の論理
ゲートセル間を接続する任意の幅のメタル配線からなる
信号線と、該論理ゲートセルに電源を供給するためのセ
ル及びメタル配線からなる電源供給用配線とを有する半
導体集積回路において、前記半導体集積回路の構成にお
ける、前記セル列の領域内の未使用な領域及び論理セル
上層の空き配線トラック及び回路素子が形成されない空
き領域に形成される、任意幅のメタル配線からなり、前
記電源供給用配線から前記各モジュール内の任意の論理
ゲートセルに個々に電源供給を補強する電源線及び接地
線をさらに有する半導体集積回路装置を提供する。
するために、ＣＰＵやメモリを含む少なくとも１つ以上
の既設計モジュールと、複数の論理ゲートセルが連設さ
れ、任意の単位長になるようにスルー領域を挿入したセ
ル列を複数並べた形式に配置された設計モジュールと、
前記設計モジュールの各モジュールを制御するランダム
ゲートモジュールと、外部との信号の入出力を行うＩ／
Ｏモジュールと、前記設計モジュールの各セル列の論理
ゲートセル間を接続する任意の幅のメタル配線からなる
信号線と、該論理ゲートセルに電源を供給するためのセ
ル及びメタル配線からなる電源供給用配線とを有する半
導体集積回路において、前記半導体集積回路の構成にお
ける、前記セル列の領域内の未使用な領域及び論理セル
上層の空き配線トラック及び回路素子が形成されない空
き領域に形成される、任意幅のメタル配線からなり、前
記電源供給用配線から前記各モジュール内の任意の論理
ゲートセルに個々に電源供給を補強する電源線及び接地
線をさらに有する半導体集積回路装置を提供する。
【００１１】以上のような構成の半導体集積回路装置
は、設計時でコンパクションの前に、回路を形成するた
めの素子形成とそれらに信号用配線や電源を供給するた
めの配線を形成した後、１セル列の領域内の未使用な領
域及び論理セル上層の空き配線トラック及び回路素子が
形成されない空き領域を検索し、これらの領域上に電源
供給用配線から任意の論理ゲートセルに個々に電源供給
する電源線及び接地線を形成し、電源供給を補強する。
は、設計時でコンパクションの前に、回路を形成するた
めの素子形成とそれらに信号用配線や電源を供給するた
めの配線を形成した後、１セル列の領域内の未使用な領
域及び論理セル上層の空き配線トラック及び回路素子が
形成されない空き領域を検索し、これらの領域上に電源
供給用配線から任意の論理ゲートセルに個々に電源供給
する電源線及び接地線を形成し、電源供給を補強する。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。図１には、本発明によ
る実施形態の半導体集積回路装置の設計時の構成例とし
て、図２で示したスタンダードセル方式の構成例に本発
明の実施形態を適用した例を示す。
施形態について詳細に説明する。図１には、本発明によ
る実施形態の半導体集積回路装置の設計時の構成例とし
て、図２で示したスタンダードセル方式の構成例に本発
明の実施形態を適用した例を示す。
【００１３】この構成を設計する場合に、ＣＰＵやメモ
リやコンピュータペリフェラル等の既設計モジュール
と、複数の論理ゲートセルをセル列を複数並べた形式に
配置された設計モジュールとによりレイアウトされてい
る。
リやコンピュータペリフェラル等の既設計モジュール
と、複数の論理ゲートセルをセル列を複数並べた形式に
配置された設計モジュールとによりレイアウトされてい
る。
【００１４】前記設計モジュールは、後述するように自
動設計を容易にするために、セル列の長さを合わせるよ
うにスルー領域を挿入して任意長（単位長）に揃え、そ
れらのセル列を複数並べた形式に配置されているもので
ある。図２に示す構成と同様に、ブロック（半導体集積
回路）１１の周辺領域に設けられた複数のＩ／Ｏバッフ
ァセル１２と、基本ゲート（ＮＤ２）を構成する論理セ
ル１３，未使用のスルーセル１４及び使用済みスルーセ
ル１５を含み複数段（行）に配列されたセル列（Ｒｏ
ｗ；列）１６と、前記セル列１６の左右の端部及び後述
する単位長の間隔で配置される複数の電源供給用セル１
７と、前記電源供給用セル１７間を接続するためにセル
列１６を電源供給用のメタル配線１８と、前記電源供給
用セル１７の配列間に設けられたスペース領域（配線ト
ラック）１９とを含み、さらに本発明の特徴となる一般
的に使用する信号用配線（図示せず）と同様な幅で、前
記メタル配線１８から前記論理セル１３に電源を供給す
るための電源補強用配線（接地線）２０とで構成され
る。
動設計を容易にするために、セル列の長さを合わせるよ
うにスルー領域を挿入して任意長（単位長）に揃え、そ
れらのセル列を複数並べた形式に配置されているもので
ある。図２に示す構成と同様に、ブロック（半導体集積
回路）１１の周辺領域に設けられた複数のＩ／Ｏバッフ
ァセル１２と、基本ゲート（ＮＤ２）を構成する論理セ
ル１３，未使用のスルーセル１４及び使用済みスルーセ
ル１５を含み複数段（行）に配列されたセル列（Ｒｏ
ｗ；列）１６と、前記セル列１６の左右の端部及び後述
する単位長の間隔で配置される複数の電源供給用セル１
７と、前記電源供給用セル１７間を接続するためにセル
列１６を電源供給用のメタル配線１８と、前記電源供給
用セル１７の配列間に設けられたスペース領域（配線ト
ラック）１９とを含み、さらに本発明の特徴となる一般
的に使用する信号用配線（図示せず）と同様な幅で、前
記メタル配線１８から前記論理セル１３に電源を供給す
るための電源補強用配線（接地線）２０とで構成され
る。
【００１５】この電源補強用配線２０の形成は、設計時
でコンパクションの前に、回路を形成するための素子形
成とそれらに信号用配線や電源を供給するための配線を
形成した後、１セル列に含まれる未使用セル及び配線さ
れていないスペース領域１９若しくは論理ゲート上の多
層配線トラックを検索する。このスペース領域１９内で
セル列１６と平行して、前記メタル配線１８間を接続す
るようにメタル配線によって結線する。さらに、平行す
る電源補強用配線２０間、例えば、電源補強用配線２０
ａと電源補強用配線２０ｂ間で、未使用のスルーセル１
４を電気的に導通させて、若しくは、該スルーセル１４
上を通過するスルー配線２１を形成して、接続する。
でコンパクションの前に、回路を形成するための素子形
成とそれらに信号用配線や電源を供給するための配線を
形成した後、１セル列に含まれる未使用セル及び配線さ
れていないスペース領域１９若しくは論理ゲート上の多
層配線トラックを検索する。このスペース領域１９内で
セル列１６と平行して、前記メタル配線１８間を接続す
るようにメタル配線によって結線する。さらに、平行す
る電源補強用配線２０間、例えば、電源補強用配線２０
ａと電源補強用配線２０ｂ間で、未使用のスルーセル１
４を電気的に導通させて、若しくは、該スルーセル１４
上を通過するスルー配線２１を形成して、接続する。
【００１６】この実施形態では、１セル列に含まれる未
使用セル及び論理セル上の空き配線トラックを検索し、
それらの電源端子をメタル配線によって結線している
が、配線の優先度は、通常の配線のほうを高くし、残り
の空き領域に電源補強用の配線を形成することによっ
て、本来の配線データへ影響しないようにしている。
使用セル及び論理セル上の空き配線トラックを検索し、
それらの電源端子をメタル配線によって結線している
が、配線の優先度は、通常の配線のほうを高くし、残り
の空き領域に電源補強用の配線を形成することによっ
て、本来の配線データへ影響しないようにしている。
【００１７】以上のような構成により、本実施形態で
は、各セル列内の未使用スルーセルや、各配線領域（チ
ャネル）内の空きトラックを活用し、且つ、各セル列の
論理ゲート上の空きトラックの活用を図り、追加形成し
たメタル配線のみで実現される。 よって電源補強によ
り、半導体集積回路の動作が安定し、高い信頼性が得ら
れる。また、局所的な電流集中が緩和されて、半導体集
積回路にかかる負荷が軽減でき、その結果、半導体集積
回路装置の寿命が長くできる。
は、各セル列内の未使用スルーセルや、各配線領域（チ
ャネル）内の空きトラックを活用し、且つ、各セル列の
論理ゲート上の空きトラックの活用を図り、追加形成し
たメタル配線のみで実現される。 よって電源補強によ
り、半導体集積回路の動作が安定し、高い信頼性が得ら
れる。また、局所的な電流集中が緩和されて、半導体集
積回路にかかる負荷が軽減でき、その結果、半導体集積
回路装置の寿命が長くできる。
【００１８】そして電源供給用セルの配置数を減らすこ
とができ、チップコストの低減及びチップサイズの縮小
化が実現される。メタル配線の疎密化の平均化ができ、
歩留まりが上がる。また、配線工程後、直ちに、被覆等
の平均化ができ、作業フローのＴＡＴ（trun around ti
me）が短縮できる。さらに、基本的に本実施形態は、メ
タル配線工程以降で対応するため、システム変更（論理
接続変更）対応を可能にする。
とができ、チップコストの低減及びチップサイズの縮小
化が実現される。メタル配線の疎密化の平均化ができ、
歩留まりが上がる。また、配線工程後、直ちに、被覆等
の平均化ができ、作業フローのＴＡＴ（trun around ti
me）が短縮できる。さらに、基本的に本実施形態は、メ
タル配線工程以降で対応するため、システム変更（論理
接続変更）対応を可能にする。
【００１９】
【発明の効果】以上詳述したように本発明によれば、素
子が形成されない空き領域を配線領域に利用して電源供
給を補強し、パターンレイアウトの自動設計に好適する
半導体集積回路装置を提供することができる。
子が形成されない空き領域を配線領域に利用して電源供
給を補強し、パターンレイアウトの自動設計に好適する
半導体集積回路装置を提供することができる。
【図１】本発明による実施形態の半導体集積回路装置と
してのスタンダードセル方式の構成例を示す図である。
してのスタンダードセル方式の構成例を示す図である。
【図２】従来の半導体集積回路装置としてのスタンダー
ドセル方式の構成例を示す図である。
ドセル方式の構成例を示す図である。
１，１１…ブロック（半導体集積回路） ２，１２…Ｉ／Ｏバッファセル ３，１３…論理セル ４，１４…未使用のスルーセル ５，１５…使用済みスルーセル ６，１６…セル列（Ｒｏｗ） ７，１７…電源供給用セル ８，１８…メタル配線 ９，１９…スペース領域（配線トラック） ２０…電源補強用配線（接地線） ２１…スルー配線
Claims (2)
- 【請求項１】 ＣＰＵやメモリを含む少なくとも１つ以
上の既設計モジュールと、複数の論理ゲートセルが連設
され、任意の単位長になるようにスルー領域を挿入した
セル列を複数並べた形式に配置された設計モジュール
と、 前記設計モジュールの各モジュールを制御するランダム
ゲートモジュールと、 外部との信号の入出力を行うＩ／Ｏモジュールと、 前記設計モジュールの各セル列の論理ゲートセル間を接
続する任意の幅のメタル配線からなる信号線と、該論理
ゲートセルに電源を供給するためのセル及びメタル配線
からなる電源供給用配線と、を有する半導体集積回路に
おいて、 前記半導体集積回路の構成における、前記セル列の領域
内の未使用な領域及び論理セル上層の空き配線トラック
及び回路素子が形成されない空き領域に形成される、任
意幅のメタル配線からなり、前記電源供給用配線から前
記各モジュール内の任意の論理ゲートセルに個々に電源
供給を補強する電源線及び接地線を、さらに具備するこ
とを特徴とする半導体集積回路装置。 - 【請求項２】 前記電源線及び接地線の一部を接続変更
することにより、前記半導体集積回路装置上に配置され
た前記設計モジュール及び前記制御用ランダムゲートモ
ジュールの論理回路の変更を可能とすることを特徴とす
る請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00939696A JP3637125B2 (ja) | 1996-01-23 | 1996-01-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00939696A JP3637125B2 (ja) | 1996-01-23 | 1996-01-23 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199601A true JPH09199601A (ja) | 1997-07-31 |
| JP3637125B2 JP3637125B2 (ja) | 2005-04-13 |
Family
ID=11719274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00939696A Expired - Fee Related JP3637125B2 (ja) | 1996-01-23 | 1996-01-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3637125B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885046B2 (en) | 2001-03-30 | 2005-04-26 | Fujitsu Limited | Semiconductor integrated circuit configured to supply sufficient internal current |
| US7076756B2 (en) | 2002-11-05 | 2006-07-11 | Ricoh Company, Ltd. | Layout design method of semiconductor integrated circuit, and semiconductor integrated circuit, with high integration level of multiple level metalization |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11488948B2 (en) | 2020-03-30 | 2022-11-01 | Samsung Electronics Co., Ltd. | Semiconductor devices, layout design methods for the same, and methods for fabricating the same |
-
1996
- 1996-01-23 JP JP00939696A patent/JP3637125B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885046B2 (en) | 2001-03-30 | 2005-04-26 | Fujitsu Limited | Semiconductor integrated circuit configured to supply sufficient internal current |
| KR100696221B1 (ko) * | 2001-03-30 | 2007-03-21 | 후지쯔 가부시끼가이샤 | 반도체 집적 회로 및 전원 레이아웃 설계 방법 |
| US7076756B2 (en) | 2002-11-05 | 2006-07-11 | Ricoh Company, Ltd. | Layout design method of semiconductor integrated circuit, and semiconductor integrated circuit, with high integration level of multiple level metalization |
| US7426707B2 (en) | 2002-11-05 | 2008-09-16 | Ricoh Company, Ltd. | Layout design method for semiconductor integrated circuit, and semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3637125B2 (ja) | 2005-04-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
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