JPH09199609A - Ｍｏｓ集積回路およびその製造方法 - Google Patents
Ｍｏｓ集積回路およびその製造方法Info
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- JPH09199609A JPH09199609A JP8006459A JP645996A JPH09199609A JP H09199609 A JPH09199609 A JP H09199609A JP 8006459 A JP8006459 A JP 8006459A JP 645996 A JP645996 A JP 645996A JP H09199609 A JPH09199609 A JP H09199609A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 ホットキャリアによるトランジスタ特性の劣
化を防止しつつ、静電破壊耐圧を向上させたＭＯＳ集積
回路、およびその製造方法を提供する。 【解決手段】 ＬＤＤ構造の出力トランジスタ１１、１
２を有するＭＯＳ集積回路において、ドレイン端子を電
源端子に接続され、ソース端子を接地端子ＧＮＤに接続
された非ＬＤＤ構造の保護トランジスタ１４と、ゲート
端子とドレイン端子を出力パッド１７に接続され、ソー
ス端子を前記保護トランジスタ１４のゲート端子に接続
されたフィールドトランジスタ１５と、前記保護トラン
ジスタ１４のゲート端子と接地端子ＧＮＤ間に接続され
た抵抗１６とを設ける。
化を防止しつつ、静電破壊耐圧を向上させたＭＯＳ集積
回路、およびその製造方法を提供する。 【解決手段】 ＬＤＤ構造の出力トランジスタ１１、１
２を有するＭＯＳ集積回路において、ドレイン端子を電
源端子に接続され、ソース端子を接地端子ＧＮＤに接続
された非ＬＤＤ構造の保護トランジスタ１４と、ゲート
端子とドレイン端子を出力パッド１７に接続され、ソー
ス端子を前記保護トランジスタ１４のゲート端子に接続
されたフィールドトランジスタ１５と、前記保護トラン
ジスタ１４のゲート端子と接地端子ＧＮＤ間に接続され
た抵抗１６とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路、特
に、ホットキャリアなどによるトランジスタ特性の劣化
による影響が少なく、高い静電破壊耐圧を有するＭＯＳ
集積回路およびその製造方法に関するものである。
に、ホットキャリアなどによるトランジスタ特性の劣化
による影響が少なく、高い静電破壊耐圧を有するＭＯＳ
集積回路およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体デバイスの微細化に伴いホ
ットキャリアが問題視され、その対策としてトランジス
タのドレイン近傍の電界強度を緩和させるＬＤＤ（Ligh
tly Doped Drain）構造トランジスタが用いられるよう
になった。
ットキャリアが問題視され、その対策としてトランジス
タのドレイン近傍の電界強度を緩和させるＬＤＤ（Ligh
tly Doped Drain）構造トランジスタが用いられるよう
になった。
【０００３】このＬＤＤ構造トランジスタでは、ゲート
電極形成後あらかじめ低濃度の拡散層を形成しておき、
その後ゲート電極両端にサイドウォール酸化膜を形成
し、このサイドウォール酸化膜をマスクとして高濃度の
不純物を打ち込むという２重イオン注入の形をとってい
る。そのため、ドレイン、ソースにおいて、ゲート電極
近傍に低濃度の拡散層が形成され、不純物の分布がチャ
ネル方向に緩やかになり、これがドレイン近傍の電界強
度を緩和し、ホットキャリアによるデバイスの劣化を防
ぐ役目を果たしている。
電極形成後あらかじめ低濃度の拡散層を形成しておき、
その後ゲート電極両端にサイドウォール酸化膜を形成
し、このサイドウォール酸化膜をマスクとして高濃度の
不純物を打ち込むという２重イオン注入の形をとってい
る。そのため、ドレイン、ソースにおいて、ゲート電極
近傍に低濃度の拡散層が形成され、不純物の分布がチャ
ネル方向に緩やかになり、これがドレイン近傍の電界強
度を緩和し、ホットキャリアによるデバイスの劣化を防
ぐ役目を果たしている。
【０００４】このＬＤＤ構造トランジスタでは、短チャ
ネル効果の抑制、パンチスルー耐圧の向上など多くの長
所が得られているが、最近このＬＤＤ構造が静電破壊耐
圧を悪化させる原因となっていることが明らかになって
きた。これは、ドレイン領域のゲート近傍にある低濃度
の拡散層が抵抗となり、接合耐圧を上げ、局所的な熱破
壊による静電破壊を起こしやすくなっているからであ
る。つまり、低濃度の拡散層は、ホットキャリアによる
トランジスタ特性の劣化防止にはなるが、静電破壊耐圧
を悪化させる原因になっているといえる。
ネル効果の抑制、パンチスルー耐圧の向上など多くの長
所が得られているが、最近このＬＤＤ構造が静電破壊耐
圧を悪化させる原因となっていることが明らかになって
きた。これは、ドレイン領域のゲート近傍にある低濃度
の拡散層が抵抗となり、接合耐圧を上げ、局所的な熱破
壊による静電破壊を起こしやすくなっているからであ
る。つまり、低濃度の拡散層は、ホットキャリアによる
トランジスタ特性の劣化防止にはなるが、静電破壊耐圧
を悪化させる原因になっているといえる。
【０００５】図５は従来のＣＭＯＳ型ＩＣにおけるＬＤ
Ｄ構造トランジスタを使用した入力回路および出力回路
の一例を示す。図５（Ａ）の入力回路では入力トランジ
スタ７１、７２の前段に保護抵抗７３および保護トラン
ジスタ７４、７５を備えている。保護抵抗７３は、回路
内部への過大電流の進入を防ぐ。保護トランジスタ７４
は、電源に対してＥＳＤ（Electrostatic Discharge:静
電気放電）が加わった時に、電流を電源ラインに流し、
保護トランジスタ７５は、グランドに対してＥＳＤが加
わった時に、電流をグランドラインに流すことにより、
入力トランジスタ７１、７２のゲート酸化膜を静電破壊
から保護している。また図５（Ｂ）の出力回路は、出力
トランジスタ７７、７８から構成され、出力トランジス
タ７７、７８自体が保護トランジスタの役割もかねてい
た。しかし前述したようにＬＤＤ構造のトランジスタが
使用されはじめると、ゲート酸化膜の絶縁破壊よりもむ
しろゲート近傍のドレイン端での熱破壊の方が起きやす
くなった。そのため、入力回路における保護トランジス
タ７４、７５ならびに出力回路における出力トランジス
タ７７、７８自身が破壊し、保護回路の役目を果たさな
くなり始めた。
Ｄ構造トランジスタを使用した入力回路および出力回路
の一例を示す。図５（Ａ）の入力回路では入力トランジ
スタ７１、７２の前段に保護抵抗７３および保護トラン
ジスタ７４、７５を備えている。保護抵抗７３は、回路
内部への過大電流の進入を防ぐ。保護トランジスタ７４
は、電源に対してＥＳＤ（Electrostatic Discharge:静
電気放電）が加わった時に、電流を電源ラインに流し、
保護トランジスタ７５は、グランドに対してＥＳＤが加
わった時に、電流をグランドラインに流すことにより、
入力トランジスタ７１、７２のゲート酸化膜を静電破壊
から保護している。また図５（Ｂ）の出力回路は、出力
トランジスタ７７、７８から構成され、出力トランジス
タ７７、７８自体が保護トランジスタの役割もかねてい
た。しかし前述したようにＬＤＤ構造のトランジスタが
使用されはじめると、ゲート酸化膜の絶縁破壊よりもむ
しろゲート近傍のドレイン端での熱破壊の方が起きやす
くなった。そのため、入力回路における保護トランジス
タ７４、７５ならびに出力回路における出力トランジス
タ７７、７８自身が破壊し、保護回路の役目を果たさな
くなり始めた。
【０００６】図６に、上記問題を解決するために保護ト
ランジスタにしきい値電圧の高いフィールドトランジス
タを使用した入力回路および出力回路を示す。図６
（Ａ）の入力回路ではＬＤＤ構造の入力トランジスタ９
１、９２の前段に保護抵抗９３およびフィールドトラン
ジスタ９４、９５を備えている。図６（Ｂ）の出力回路
ではＬＤＤ構造の出力トランジスタ１００、１０１の前
段に保護抵抗９９およびフィールドトランジスタ９７、
９８を備えている。図６（Ａ）、（Ｂ）では、保護抵抗
９３、９９と、しきい値電圧が通常のトランジスタより
高いフィールドトランジスタ９４、９５、９７、９８に
より、ＬＤＤ構造のトランジスタ９１、９２、１００、
１０１のドレイン側にストレスがかからないようにして
いる。しかし、入力または出力パッド９６、１０２と入
力または出力トランジスタ９１、９２、１００、１０１
の間に保護抵抗９３、９９を挿入する方法は、通常動作
時において動作速度の低下や駆動能力の低下を招くとい
う問題がある。
ランジスタにしきい値電圧の高いフィールドトランジス
タを使用した入力回路および出力回路を示す。図６
（Ａ）の入力回路ではＬＤＤ構造の入力トランジスタ９
１、９２の前段に保護抵抗９３およびフィールドトラン
ジスタ９４、９５を備えている。図６（Ｂ）の出力回路
ではＬＤＤ構造の出力トランジスタ１００、１０１の前
段に保護抵抗９９およびフィールドトランジスタ９７、
９８を備えている。図６（Ａ）、（Ｂ）では、保護抵抗
９３、９９と、しきい値電圧が通常のトランジスタより
高いフィールドトランジスタ９４、９５、９７、９８に
より、ＬＤＤ構造のトランジスタ９１、９２、１００、
１０１のドレイン側にストレスがかからないようにして
いる。しかし、入力または出力パッド９６、１０２と入
力または出力トランジスタ９１、９２、１００、１０１
の間に保護抵抗９３、９９を挿入する方法は、通常動作
時において動作速度の低下や駆動能力の低下を招くとい
う問題がある。
【０００７】そこで、ＥＳＤが直接かかってくる入力ま
たは出力トランジスタにおいては、静電破壊耐圧を重視
して非ＬＤＤ構造にするという方法も考えられる。例え
ば、ＥＳＤが関係してくる入出力トランジスタのみを従
来のシングル拡散ドレイン構造、あるいはＤＤＤ（Doub
le Doped Drain）構造とするという方法がある。しか
し、ＤＤＤ構造トランジスタは、ＬＤＤ構造トランジス
タと比べてバイポーラ耐圧の低下や基板電流の増加等の
問題がある。また、特開平０３−３８０６０号公報で開
示された発明においては、入出力部のＭＯＳトランジス
タに非ＬＤＤ構造を用いてサージ耐量を向上させている
が、サイドウォールを形成する前に高濃度のＮ+注入を
必要とするため、製造工程において注入工程が一回多く
なる。特開平０５−１０２４７５号公報で開示された発
明においては、保護ダイオードにより入力または出力部
のＬＤＤ構造トランジスタを保護しようとしているが、
グランド側に対するサージにはダイオードのブレイクダ
ウン電圧が高いためＬＤＤ構造の出力トランジスタを十
分に保護できない。特公昭５１−３２５１１号公報で開
示された発明においては、保護トランジスタのゲート電
位を上げ、保護トランジスタの効果を大きくしようとし
ているが、入力または出力トランジスタと保護トランジ
スタが同一の構造であるため、保護トランジスタ自体の
破壊の問題がある。
たは出力トランジスタにおいては、静電破壊耐圧を重視
して非ＬＤＤ構造にするという方法も考えられる。例え
ば、ＥＳＤが関係してくる入出力トランジスタのみを従
来のシングル拡散ドレイン構造、あるいはＤＤＤ（Doub
le Doped Drain）構造とするという方法がある。しか
し、ＤＤＤ構造トランジスタは、ＬＤＤ構造トランジス
タと比べてバイポーラ耐圧の低下や基板電流の増加等の
問題がある。また、特開平０３−３８０６０号公報で開
示された発明においては、入出力部のＭＯＳトランジス
タに非ＬＤＤ構造を用いてサージ耐量を向上させている
が、サイドウォールを形成する前に高濃度のＮ+注入を
必要とするため、製造工程において注入工程が一回多く
なる。特開平０５−１０２４７５号公報で開示された発
明においては、保護ダイオードにより入力または出力部
のＬＤＤ構造トランジスタを保護しようとしているが、
グランド側に対するサージにはダイオードのブレイクダ
ウン電圧が高いためＬＤＤ構造の出力トランジスタを十
分に保護できない。特公昭５１−３２５１１号公報で開
示された発明においては、保護トランジスタのゲート電
位を上げ、保護トランジスタの効果を大きくしようとし
ているが、入力または出力トランジスタと保護トランジ
スタが同一の構造であるため、保護トランジスタ自体の
破壊の問題がある。
【０００８】
【発明が解決しようとする課題】以上、述べてきたよう
に、従来のＭＯＳ集積回路においては、ホットキャリア
の問題を解決するためにＬＤＤ構造トランジスタを採用
したが、それにより、静電破壊耐圧が低下するという問
題が生じた。また、この問題を解決するための、非ＬＤ
Ｄ構造トランジスタを用いた保護回路においては、入力
または出力パッドと入力または出力トランジスタの間に
保護抵抗を設けてあり、これにより、動作速度または駆
動能力の低下を招くという問題がある。また、非ＬＤＤ
構造のトランジスタの製造においては、工程数が増加す
るという問題がある。
に、従来のＭＯＳ集積回路においては、ホットキャリア
の問題を解決するためにＬＤＤ構造トランジスタを採用
したが、それにより、静電破壊耐圧が低下するという問
題が生じた。また、この問題を解決するための、非ＬＤ
Ｄ構造トランジスタを用いた保護回路においては、入力
または出力パッドと入力または出力トランジスタの間に
保護抵抗を設けてあり、これにより、動作速度または駆
動能力の低下を招くという問題がある。また、非ＬＤＤ
構造のトランジスタの製造においては、工程数が増加す
るという問題がある。
【０００９】そこで、本発明は、ＬＤＤ構造トランジス
タによりホットキャリアによるトランジスタ特性の劣化
を防止しつつ、静電破壊耐圧を向上させ、動作速度や駆
動能力を低下させないＭＯＳ集積回路、および工程数を
増加させない上記ＭＯＳ集積回路の製造方法を提供する
ことを目的とする。
タによりホットキャリアによるトランジスタ特性の劣化
を防止しつつ、静電破壊耐圧を向上させ、動作速度や駆
動能力を低下させないＭＯＳ集積回路、および工程数を
増加させない上記ＭＯＳ集積回路の製造方法を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】本発明に係る第１ＭＯＳ
集積回路は、ＬＤＤ構造の入力または出力トランジスタ
を有する集積回路において、ドレインとソースのうちの
一方を電源端子に接続し、他方を接地端子に接続した非
ＬＤＤ構造の第１保護トランジスタと、ゲートとドレイ
ンを外部からの信号の入力または外部への信号の出力を
行う信号端子に接続し、ソースを前記第１保護トランジ
スタのゲートに接続したフィールドトランジスタと、通
常動作時に前記第１保護トランジスタをオフさせる電位
を前記第１保護トランジスタのゲートに与えるために、
前記第１保護トランジスタのゲートと電源端子または接
地端子との間に接続される抵抗とからなる保護回路を備
える。
集積回路は、ＬＤＤ構造の入力または出力トランジスタ
を有する集積回路において、ドレインとソースのうちの
一方を電源端子に接続し、他方を接地端子に接続した非
ＬＤＤ構造の第１保護トランジスタと、ゲートとドレイ
ンを外部からの信号の入力または外部への信号の出力を
行う信号端子に接続し、ソースを前記第１保護トランジ
スタのゲートに接続したフィールドトランジスタと、通
常動作時に前記第１保護トランジスタをオフさせる電位
を前記第１保護トランジスタのゲートに与えるために、
前記第１保護トランジスタのゲートと電源端子または接
地端子との間に接続される抵抗とからなる保護回路を備
える。
【００１１】前記第１ＭＯＳ集積回路において、前記入
力または出力トランジスタ等のＬＤＤ構造のＭＯＳトラ
ンジスタは、ホットキャリアによるデバイスの劣化を防
止する。前記信号端子と電源端子および／または接地端
子との間には、半導体基板上のトランジスタ等の寄生素
子として保護ダイオードが形成されている。前記フィー
ルドトランジスタは、接地端子に対して正の高電圧が信
号端子に加わった時、または電源端子に対して負の高電
圧が信号端子に加わった時に、前記保護トランジスタを
オン状態にする。前記保護トランジスタがオンになる
と、信号端子と接地端子または電源端子間に、前記保護
ダイオードおよび保護トランジスタを介して、電流経路
が形成され、過大電流が逃がされる。前記保護トランジ
スタのゲートと、接地端子または電源端子との間に接続
された前記抵抗は、通常動作時に前記保護トランジスタ
をオフ状態にする。
力または出力トランジスタ等のＬＤＤ構造のＭＯＳトラ
ンジスタは、ホットキャリアによるデバイスの劣化を防
止する。前記信号端子と電源端子および／または接地端
子との間には、半導体基板上のトランジスタ等の寄生素
子として保護ダイオードが形成されている。前記フィー
ルドトランジスタは、接地端子に対して正の高電圧が信
号端子に加わった時、または電源端子に対して負の高電
圧が信号端子に加わった時に、前記保護トランジスタを
オン状態にする。前記保護トランジスタがオンになる
と、信号端子と接地端子または電源端子間に、前記保護
ダイオードおよび保護トランジスタを介して、電流経路
が形成され、過大電流が逃がされる。前記保護トランジ
スタのゲートと、接地端子または電源端子との間に接続
された前記抵抗は、通常動作時に前記保護トランジスタ
をオフ状態にする。
【００１２】本発明に係る第２ＭＯＳ集積回路は、ＬＤ
Ｄ構造の入力または出力トランジスタを有するＭＯＳ集
積回路において、ドレイン又はソースのどちらか一方を
電源端子に接続し、他方を接地端子に接続した非ＬＤＤ
構造のＮＭＯＳ第１保護トランジスタと、ゲートとドレ
インを外部からの信号の入力または外部への信号の出力
を行う信号端子に接続し、ソース端子を前記第１保護ト
ランジスタのゲートに接続したＮＭＯＳ第１フィールド
トランジスタと、前記第１保護トランジスタのゲートと
前記接地端子との間に接続される抵抗とからなる保護回
路を備える。
Ｄ構造の入力または出力トランジスタを有するＭＯＳ集
積回路において、ドレイン又はソースのどちらか一方を
電源端子に接続し、他方を接地端子に接続した非ＬＤＤ
構造のＮＭＯＳ第１保護トランジスタと、ゲートとドレ
インを外部からの信号の入力または外部への信号の出力
を行う信号端子に接続し、ソース端子を前記第１保護ト
ランジスタのゲートに接続したＮＭＯＳ第１フィールド
トランジスタと、前記第１保護トランジスタのゲートと
前記接地端子との間に接続される抵抗とからなる保護回
路を備える。
【００１３】前記第２ＭＯＳ集積回路において、前記入
力または出力トランジスタ等のＬＤＤ構造のＭＯＳトラ
ンジスタは、ホットキャリアによるデバイスの劣化を防
止する。前記信号端子と電源端子間には、半導体基板上
のトランジスタ等の寄生素子として保護ダイオードが形
成されている。前記第１フィールドトランジスタは、接
地端子に対して正の高電圧が信号端子に加わった時に前
記第１保護トランジスタをオン状態にする。前記第１保
護トランジスタがオンになると、信号端子と接地端子間
に前記保護ダイオードおよび第１保護トランジスタを介
して、電流経路が形成され、過大電流が逃がされる。前
記第１保護トランジスタのゲートと接地端子との間に接
続された前記抵抗は、通常動作時に前記第１保護トラン
ジスタをオフ状態にする。
力または出力トランジスタ等のＬＤＤ構造のＭＯＳトラ
ンジスタは、ホットキャリアによるデバイスの劣化を防
止する。前記信号端子と電源端子間には、半導体基板上
のトランジスタ等の寄生素子として保護ダイオードが形
成されている。前記第１フィールドトランジスタは、接
地端子に対して正の高電圧が信号端子に加わった時に前
記第１保護トランジスタをオン状態にする。前記第１保
護トランジスタがオンになると、信号端子と接地端子間
に前記保護ダイオードおよび第１保護トランジスタを介
して、電流経路が形成され、過大電流が逃がされる。前
記第１保護トランジスタのゲートと接地端子との間に接
続された前記抵抗は、通常動作時に前記第１保護トラン
ジスタをオフ状態にする。
【００１４】好ましくは、前記第１または第２ＭＯＳ集
積回路において、前記保護回路は、前記抵抗の代わり
に、通常動作時にオン状態になるように、ゲートとソー
スのうちの一方を電源端子に接続し、他方を接地端子に
接続し、ドレイン端子を前記第１保護トランジスタのゲ
ートに接続した非ＬＤＤ構造の第３保護トランジスタを
備える。
積回路において、前記保護回路は、前記抵抗の代わり
に、通常動作時にオン状態になるように、ゲートとソー
スのうちの一方を電源端子に接続し、他方を接地端子に
接続し、ドレイン端子を前記第１保護トランジスタのゲ
ートに接続した非ＬＤＤ構造の第３保護トランジスタを
備える。
【００１５】好ましい構成の前記第１または第２ＭＯＳ
集積回路において、前記第３保護トランジスタは、通常
動作時はオン状態であり、前記第１保護トランジスタを
オフ状態にする。第３保護トランジスタのゲートが電源
端子に接続された場合において、ＥＳＤ等により、接地
端子に対して正の高電圧が信号端子に加わった時、前記
第３保護トランジスタは、ゲート電位がフローティング
状態であって、オンせず、前記第１保護トランジスタの
ゲートを接地端子から絶縁する。これにより、前記第１
フィールドトランジスタが、前記第１保護トランジスタ
のゲート電位を迅速に引き上げることにより、前記第１
保護トランジスタが迅速にオンする。
集積回路において、前記第３保護トランジスタは、通常
動作時はオン状態であり、前記第１保護トランジスタを
オフ状態にする。第３保護トランジスタのゲートが電源
端子に接続された場合において、ＥＳＤ等により、接地
端子に対して正の高電圧が信号端子に加わった時、前記
第３保護トランジスタは、ゲート電位がフローティング
状態であって、オンせず、前記第１保護トランジスタの
ゲートを接地端子から絶縁する。これにより、前記第１
フィールドトランジスタが、前記第１保護トランジスタ
のゲート電位を迅速に引き上げることにより、前記第１
保護トランジスタが迅速にオンする。
【００１６】尚、前記第１および第２ＭＯＳ集積回路に
おいて、前記保護回路は、前記ＮＭＯＳ型の保護トラン
ジスタおよびフィールドトランジスタの代わりに、ＰＭ
ＯＳ型の保護トランジスタおよびフィールドトランジス
タを用いても構成できる。
おいて、前記保護回路は、前記ＮＭＯＳ型の保護トラン
ジスタおよびフィールドトランジスタの代わりに、ＰＭ
ＯＳ型の保護トランジスタおよびフィールドトランジス
タを用いても構成できる。
【００１７】本発明に係るＭＯＳ集積回路の製造方法
は、ＬＤＤ構造のトランジスタと非ＬＤＤ構造のトラン
ジスタの双方を形成するＭＯＳ集積回路の製造方法であ
って、（ａ）半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成する工程と、（ｂ）前記ゲート電極および
第１マスクを利用して第１不純物を選択的にイオン注入
する工程と、（ｃ）サイドウォール酸化膜を前記ゲート
電極の両側に形成する工程と、（ｄ）前記第１不純物よ
り高濃度の第２不純物を前記サイドウォール酸化膜およ
び第２マスクを利用してイオン注入する工程とからな
る。
は、ＬＤＤ構造のトランジスタと非ＬＤＤ構造のトラン
ジスタの双方を形成するＭＯＳ集積回路の製造方法であ
って、（ａ）半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成する工程と、（ｂ）前記ゲート電極および
第１マスクを利用して第１不純物を選択的にイオン注入
する工程と、（ｃ）サイドウォール酸化膜を前記ゲート
電極の両側に形成する工程と、（ｄ）前記第１不純物よ
り高濃度の第２不純物を前記サイドウォール酸化膜およ
び第２マスクを利用してイオン注入する工程とからな
る。
【００１８】工程（ａ）により、半導体基板上にゲート
絶縁膜を介してゲート電極を形成し、工程（ｂ）によ
り、半導体基板上に部分的に、第１不純物のイオン注入
を行い、第１拡散層を形成する。工程（ｃ）によりゲー
ト電極の両側にサイドウォール酸化膜を形成する。工程
（ｄ）により、サイドウォール酸化膜および第２マスク
を利用して、第２不純物のイオン注入を行い、第２拡散
領域を形成する。工程（ｂ）においてマスクされ、工程
（ｄ）においてマスクされなかった領域は、第２拡散領
域のみ形成されるため、非ＬＤＤ構造のシングル拡散層
ドレイン構造トランジスタが形成され、工程（ｂ）およ
び工程（ｄ）においてマスクされなかった領域は、第１
および第２拡散領域が形成されるため、ＬＤＤ構造トラ
ンジスタが形成される。
絶縁膜を介してゲート電極を形成し、工程（ｂ）によ
り、半導体基板上に部分的に、第１不純物のイオン注入
を行い、第１拡散層を形成する。工程（ｃ）によりゲー
ト電極の両側にサイドウォール酸化膜を形成する。工程
（ｄ）により、サイドウォール酸化膜および第２マスク
を利用して、第２不純物のイオン注入を行い、第２拡散
領域を形成する。工程（ｂ）においてマスクされ、工程
（ｄ）においてマスクされなかった領域は、第２拡散領
域のみ形成されるため、非ＬＤＤ構造のシングル拡散層
ドレイン構造トランジスタが形成され、工程（ｂ）およ
び工程（ｄ）においてマスクされなかった領域は、第１
および第２拡散領域が形成されるため、ＬＤＤ構造トラ
ンジスタが形成される。
【００１９】
【発明の実施の形態】以下に添付の図面を用いて、本発
明の実施の形態について詳細な説明を行う。
明の実施の形態について詳細な説明を行う。
【００２０】＜実施の形態１＞図１は、本発明の実施の
形態１のＭＯＳ集積回路の出力回路の回路図を示す。図
１において、電源ラインＶccは、集積回路内部に電圧を
供給するために電源端子に接続され、グランドラインＧ
ＮＤは、基準電位を与えるために接地端子に接続されて
いる。図１の出力回路は、内部信号を外部へ出力するた
めのＰＭＯＳトランジスタ１１およびＮＭＯＳトランジ
スタ１２と、外部より高電圧が加わった時に電源ライン
ＶccからグランドラインＧＮＤに過大電流を流すＮＭＯ
Ｓ保護トランジスタ１４と、通常のトランジスタより高
いしきい値電圧を持ち保護トランジスタ１４のスイッチ
動作を制御するＮＭＯＳフィールドトランジスタ１５
と、通常動作時における保護トランジスタ１４のゲート
電位を決定する抵抗１６とからなる。図１において、Ｐ
ＭＯＳトランジスタ１１のドレインおよびＮＭＯＳトラ
ンジスタ１２のドレインは、回路内部の信号を出力する
ために出力パッド１７に接続されている。また、ＰＭＯ
Ｓトランジスタ１１のソースは電源ラインＶccに、ＮＭ
ＯＳトランジスタ１２のソースはグランドラインＧＮＤ
にそれぞれ接続されている。また、出力パッド１７と電
源ラインＶcc間には、半導体基板上のトランジスタの寄
生素子として保護ダイオード１３が形成されている。ま
た、保護トランジスタ１４のスイッチングを行うフィー
ルドトランジスタ１５のゲートとドレインは出力パッド
１７に接続され、ソースは保護トランジスタ１４のゲー
トに接続される。保護トランジスタ１４のドレインは電
源ラインＶccに、ソースはグランドラインＧＮＤにそれ
ぞれ接続され、ゲートは抵抗１６を介して接地される。
形態１のＭＯＳ集積回路の出力回路の回路図を示す。図
１において、電源ラインＶccは、集積回路内部に電圧を
供給するために電源端子に接続され、グランドラインＧ
ＮＤは、基準電位を与えるために接地端子に接続されて
いる。図１の出力回路は、内部信号を外部へ出力するた
めのＰＭＯＳトランジスタ１１およびＮＭＯＳトランジ
スタ１２と、外部より高電圧が加わった時に電源ライン
ＶccからグランドラインＧＮＤに過大電流を流すＮＭＯ
Ｓ保護トランジスタ１４と、通常のトランジスタより高
いしきい値電圧を持ち保護トランジスタ１４のスイッチ
動作を制御するＮＭＯＳフィールドトランジスタ１５
と、通常動作時における保護トランジスタ１４のゲート
電位を決定する抵抗１６とからなる。図１において、Ｐ
ＭＯＳトランジスタ１１のドレインおよびＮＭＯＳトラ
ンジスタ１２のドレインは、回路内部の信号を出力する
ために出力パッド１７に接続されている。また、ＰＭＯ
Ｓトランジスタ１１のソースは電源ラインＶccに、ＮＭ
ＯＳトランジスタ１２のソースはグランドラインＧＮＤ
にそれぞれ接続されている。また、出力パッド１７と電
源ラインＶcc間には、半導体基板上のトランジスタの寄
生素子として保護ダイオード１３が形成されている。ま
た、保護トランジスタ１４のスイッチングを行うフィー
ルドトランジスタ１５のゲートとドレインは出力パッド
１７に接続され、ソースは保護トランジスタ１４のゲー
トに接続される。保護トランジスタ１４のドレインは電
源ラインＶccに、ソースはグランドラインＧＮＤにそれ
ぞれ接続され、ゲートは抵抗１６を介して接地される。
【００２１】図１の出力回路は、内部からの信号をＰＭ
ＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２
に伝え、そこからの信号を出力パッド１７に出力するも
のであり、これらのトランジスタ１１、１２はホットキ
ャリアなどによるトランジスタ特性の劣化を防ぐためＬ
ＤＤ構造が用いられている。
ＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２
に伝え、そこからの信号を出力パッド１７に出力するも
のであり、これらのトランジスタ１１、１２はホットキ
ャリアなどによるトランジスタ特性の劣化を防ぐためＬ
ＤＤ構造が用いられている。
【００２２】保護トランジスタ１４は、ＥＳＤ等による
過大電流を流すため、静電破壊の起きにくい非ＬＤＤ構
造のトランジスタである。この時、製造工程数を増加さ
せない点からシングル拡散層ドレイン構造が有効である
が、ＤＤＤ構造にすることも可能である。いずれの場合
でも、通常動作時は、ゲートはグランドラインＧＮＤの
電位に固定され、保護トランジスタ１４は常に「オフ」
状態となるため、ホットキャリアなどによるトランジス
タ特性の劣化を考慮しなくてよい。また、保護トランジ
スタ１４は、非ＬＤＤ構造であるため、アバランシュブ
レイクダウン電圧がＬＤＤ構造のトランジスタより低い
特性となる。
過大電流を流すため、静電破壊の起きにくい非ＬＤＤ構
造のトランジスタである。この時、製造工程数を増加さ
せない点からシングル拡散層ドレイン構造が有効である
が、ＤＤＤ構造にすることも可能である。いずれの場合
でも、通常動作時は、ゲートはグランドラインＧＮＤの
電位に固定され、保護トランジスタ１４は常に「オフ」
状態となるため、ホットキャリアなどによるトランジス
タ特性の劣化を考慮しなくてよい。また、保護トランジ
スタ１４は、非ＬＤＤ構造であるため、アバランシュブ
レイクダウン電圧がＬＤＤ構造のトランジスタより低い
特性となる。
【００２３】フィールドトランジスタ１５のしきい値電
圧は、電源電圧よりも高く、保護トランジスタ１４の破
壊耐圧よりも低い、そのため、通常動作時は、保護トラ
ンジスタ１４のゲートと出力回路部は絶縁されている
が、ＥＳＤにより高電圧が加わった時のみフィールドト
ランジスタ１５は「オン」となり、保護トランジスタ１
４のゲート電位を引き上げる。
圧は、電源電圧よりも高く、保護トランジスタ１４の破
壊耐圧よりも低い、そのため、通常動作時は、保護トラ
ンジスタ１４のゲートと出力回路部は絶縁されている
が、ＥＳＤにより高電圧が加わった時のみフィールドト
ランジスタ１５は「オン」となり、保護トランジスタ１
４のゲート電位を引き上げる。
【００２４】また、ＥＳＤ等による高電圧は瞬間的なも
のであるが、過大電流を十分に流すためには、保護トラ
ンジスタ１４をオン状態に、ある程度の時間保持する必
要がある。すなわち、保護トランジスタ１４のゲート電
位が、ＥＳＤの立ち下がりと比較してゆるやかに下降す
ることが必要である。このため、本実施形態の抵抗１６
は、抵抗値とその固有の容量値からなるＲＣ定数がＥＳ
Ｄの立ち下がり時間に比べて長くなるような抵抗値を有
する。
のであるが、過大電流を十分に流すためには、保護トラ
ンジスタ１４をオン状態に、ある程度の時間保持する必
要がある。すなわち、保護トランジスタ１４のゲート電
位が、ＥＳＤの立ち下がりと比較してゆるやかに下降す
ることが必要である。このため、本実施形態の抵抗１６
は、抵抗値とその固有の容量値からなるＲＣ定数がＥＳ
Ｄの立ち下がり時間に比べて長くなるような抵抗値を有
する。
【００２５】以下に図１の回路の保護動作について説明
する。ＥＳＤにより電源ラインＶccに対して高電圧が出
力パッド１７に加わった時は、保護ダイオード１３を介
して電流が電源ラインＶccに流される。グランドライン
ＧＮＤに対しＥＳＤによる高電圧が加わった時は、フィ
ールドトランジスタ１５がオンし、それにより保護トラ
ンジスタ１４のゲート電位が引き上げられ、保護トラン
ジスタ１４がオンし、保護ダイオード１３、電源ライン
Ｖcc、および保護トランジスタ１４を介してグランドラ
インＧＮＤに過大電流が流される。このとき、非ＬＤＤ
構造の保護トランジスタ１４は、ＬＤＤ構造トランジス
タよりもアバランシュブレイクダウン電圧が低く、ＥＳ
Ｄ破壊へと至る２次ブレークダウンを起こしにくい特性
を有するので、ＬＤＤ構造のトランジスタに対し破壊を
起こす電圧が加わる前に、保護トランジスタ１４により
ＥＳＤによるストレスを吸収できる。また本実施形態の
回路において、出力トランジスタ３２、３３と出力パッ
ド１７は直接接続されているため、動作速度および駆動
能力の低下を招くことはない。
する。ＥＳＤにより電源ラインＶccに対して高電圧が出
力パッド１７に加わった時は、保護ダイオード１３を介
して電流が電源ラインＶccに流される。グランドライン
ＧＮＤに対しＥＳＤによる高電圧が加わった時は、フィ
ールドトランジスタ１５がオンし、それにより保護トラ
ンジスタ１４のゲート電位が引き上げられ、保護トラン
ジスタ１４がオンし、保護ダイオード１３、電源ライン
Ｖcc、および保護トランジスタ１４を介してグランドラ
インＧＮＤに過大電流が流される。このとき、非ＬＤＤ
構造の保護トランジスタ１４は、ＬＤＤ構造トランジス
タよりもアバランシュブレイクダウン電圧が低く、ＥＳ
Ｄ破壊へと至る２次ブレークダウンを起こしにくい特性
を有するので、ＬＤＤ構造のトランジスタに対し破壊を
起こす電圧が加わる前に、保護トランジスタ１４により
ＥＳＤによるストレスを吸収できる。また本実施形態の
回路において、出力トランジスタ３２、３３と出力パッ
ド１７は直接接続されているため、動作速度および駆動
能力の低下を招くことはない。
【００２６】＜実施の形態２＞図２は、本発明の実施の
形態２のＭＯＳ集積回路の回路図を示す。図２では、実
施の形態１の回路図である図１に示した保護トランジス
タ１４のゲートとグランドラインＧＮＤ間に接続された
抵抗１６の代わりに、非ＬＤＤ構造のＮＭＯＳトランジ
スタ２６を用いたものである。図２において、このトラ
ンジスタ２６のゲートは電源Ｖccに接続され、ドレイン
は保護トランジスタ２４のゲートに、ソースはグランド
ラインＧＮＤに接続されている。また、出力パッド１７
と電源ラインＶcc間には、半導体基板上のトランジスタ
の寄生素子として保護ダイオード２３が形成されてい
る。他の構成については、図１と同一であるので説明を
省略する。
形態２のＭＯＳ集積回路の回路図を示す。図２では、実
施の形態１の回路図である図１に示した保護トランジス
タ１４のゲートとグランドラインＧＮＤ間に接続された
抵抗１６の代わりに、非ＬＤＤ構造のＮＭＯＳトランジ
スタ２６を用いたものである。図２において、このトラ
ンジスタ２６のゲートは電源Ｖccに接続され、ドレイン
は保護トランジスタ２４のゲートに、ソースはグランド
ラインＧＮＤに接続されている。また、出力パッド１７
と電源ラインＶcc間には、半導体基板上のトランジスタ
の寄生素子として保護ダイオード２３が形成されてい
る。他の構成については、図１と同一であるので説明を
省略する。
【００２７】以下に図２の回路の保護動作について説明
する。通常動作時は、トランジスタ２６のゲートは電源
ラインＶccに接続されているため、トランジスタ２６は
オンし、保護トランジスタ２４のゲート電位はゼロとな
るため、保護トランジスタ２４は動作しない。出力パッ
ド２７とグランドラインＧＮＤ間で、ＥＳＤにより高電
圧が加わった時は、電源ラインＶccがフローティング状
態であって、トランジスタ２６はオンせず、保護トラン
ジスタ２４のゲートはグランドラインＧＮＤから絶縁さ
れるため、抵抗１６を使用する実施の形態１（図１）の
場合よりも速く、フィールドトランジスタ２５により、
保護トランジスタ２４のゲート電位が引き上げられる。
このため、より速く過大電流をグランドラインＧＮＤに
流すことができ、内部回路が確実に保護される。
する。通常動作時は、トランジスタ２６のゲートは電源
ラインＶccに接続されているため、トランジスタ２６は
オンし、保護トランジスタ２４のゲート電位はゼロとな
るため、保護トランジスタ２４は動作しない。出力パッ
ド２７とグランドラインＧＮＤ間で、ＥＳＤにより高電
圧が加わった時は、電源ラインＶccがフローティング状
態であって、トランジスタ２６はオンせず、保護トラン
ジスタ２４のゲートはグランドラインＧＮＤから絶縁さ
れるため、抵抗１６を使用する実施の形態１（図１）の
場合よりも速く、フィールドトランジスタ２５により、
保護トランジスタ２４のゲート電位が引き上げられる。
このため、より速く過大電流をグランドラインＧＮＤに
流すことができ、内部回路が確実に保護される。
【００２８】以上、出力回路について述べてきたが、こ
の回路は入力回路についても適用できることは明らかで
ある。
の回路は入力回路についても適用できることは明らかで
ある。
【００２９】＜実施の形態３＞図３は、本発明の実施の
形態３のＭＯＳ集積回路の出力回路の回路図を示す。本
実施形態の出力回路は、実施の形態１の出力回路におい
て、さらに非ＬＤＤ構造のＰＭＯＳ保護トランジスタを
用いたものである。
形態３のＭＯＳ集積回路の出力回路の回路図を示す。本
実施形態の出力回路は、実施の形態１の出力回路におい
て、さらに非ＬＤＤ構造のＰＭＯＳ保護トランジスタを
用いたものである。
【００３０】図３の出力回路は、図１の出力回路におい
て、さらに、ＥＳＤ等により外部から出力パッド１７に
負の高電圧が加わった時に、ＥＳＤ等による過大電流を
流す電流経路となるＰＭＯＳ保護トランジスタ３４と、
保護トランジスタ３４のスイッチ動作を制御するＰＭＯ
Ｓフィールドトランジスタ３５と、通常動作時における
保護トランジスタ３４のゲート電位を決定する抵抗３６
とからなる。出力パッド３７とグランドラインＧＮＤ間
には、半導体基板上のトランジスタの寄生素子として保
護ダイオード３３が形成されている。また、フィールド
トランジスタ３５のゲートとドレインは出力パッド１７
に接続され、ソースは保護トランジスタ３４のゲートに
接続されている。保護トランジスタ３４のドレインはグ
ランドラインＧＮＤに、ソースは電源ラインＶccにそれ
ぞれ接続され、ゲートは抵抗３６を介して電源に接続さ
れている。
て、さらに、ＥＳＤ等により外部から出力パッド１７に
負の高電圧が加わった時に、ＥＳＤ等による過大電流を
流す電流経路となるＰＭＯＳ保護トランジスタ３４と、
保護トランジスタ３４のスイッチ動作を制御するＰＭＯ
Ｓフィールドトランジスタ３５と、通常動作時における
保護トランジスタ３４のゲート電位を決定する抵抗３６
とからなる。出力パッド３７とグランドラインＧＮＤ間
には、半導体基板上のトランジスタの寄生素子として保
護ダイオード３３が形成されている。また、フィールド
トランジスタ３５のゲートとドレインは出力パッド１７
に接続され、ソースは保護トランジスタ３４のゲートに
接続されている。保護トランジスタ３４のドレインはグ
ランドラインＧＮＤに、ソースは電源ラインＶccにそれ
ぞれ接続され、ゲートは抵抗３６を介して電源に接続さ
れている。
【００３１】以下に図３の回路の保護動作について説明
する。出力パッドに対して正の高電圧が印加された時の
動作は、実施の形態１の場合と同様であるので説明を省
略し、ここでは、出力パッドに対して、負の高電圧が印
加された時の動作を説明する。ＥＳＤによりグランドラ
インＧＮＤに対して負の高電圧が、出力パッド１７に加
わった時は、電流がグランドラインＧＮＤから保護ダイ
オード３３を介して出力パッド１７に流される。ＥＳＤ
により電源ラインＶccに対して負の高電圧が、出力パッ
ド1７に加わった時は、フィールドトランジスタ３５が
オンし、それにより保護トランジスタ３４がオンされ、
電源ラインＶccとグランドラインＧＮＤとの間に電流経
路が形成される。これにより、電源ラインＶccから、保
護トランジスタ３４、グランドラインＧＮＤ、および保
護ダイオード３３を介して出力パッド１７に過大電流が
流される。このように非ＬＤＤ構造のＰＭＯＳ型および
ＮＭＯＳ型の保護トランジスタにより、保護回路を構成
することにより、ＥＳＤによる正負の高電圧に対して保
護機能が働く。
する。出力パッドに対して正の高電圧が印加された時の
動作は、実施の形態１の場合と同様であるので説明を省
略し、ここでは、出力パッドに対して、負の高電圧が印
加された時の動作を説明する。ＥＳＤによりグランドラ
インＧＮＤに対して負の高電圧が、出力パッド１７に加
わった時は、電流がグランドラインＧＮＤから保護ダイ
オード３３を介して出力パッド１７に流される。ＥＳＤ
により電源ラインＶccに対して負の高電圧が、出力パッ
ド1７に加わった時は、フィールドトランジスタ３５が
オンし、それにより保護トランジスタ３４がオンされ、
電源ラインＶccとグランドラインＧＮＤとの間に電流経
路が形成される。これにより、電源ラインＶccから、保
護トランジスタ３４、グランドラインＧＮＤ、および保
護ダイオード３３を介して出力パッド１７に過大電流が
流される。このように非ＬＤＤ構造のＰＭＯＳ型および
ＮＭＯＳ型の保護トランジスタにより、保護回路を構成
することにより、ＥＳＤによる正負の高電圧に対して保
護機能が働く。
【００３２】＜上記実施形態におけるＭＯＳ集積回路の
製造方法＞以下に実施形態１または２のＭＯＳ集積回路
の製造方法について説明する。
製造方法＞以下に実施形態１または２のＭＯＳ集積回路
の製造方法について説明する。
【００３３】実施形態１または２のＭＯＳ集積回路は、
同一基板上にＬＤＤ構造のトランジスタと非ＬＤＤ構造
のシングル拡散層ドレイン構造のトランジスタを形成す
る必要がある。これらのトランジスタを形成する場合の
工程について、図４の（ａ）〜（ｅ）の各部分図との対
応を明確にしながら説明する。
同一基板上にＬＤＤ構造のトランジスタと非ＬＤＤ構造
のシングル拡散層ドレイン構造のトランジスタを形成す
る必要がある。これらのトランジスタを形成する場合の
工程について、図４の（ａ）〜（ｅ）の各部分図との対
応を明確にしながら説明する。
【００３４】（ａ）まず、半導体基板５１上に素子分離
用の酸化膜５２、ゲート酸化膜５３を形成した後、ポリ
シリコンを堆積し、フォトエッチングによりゲート電極
５４を形成する。（ｂ）トランジスタ活性領域が開口さ
れた第１フォトレジストパターン５５を形成し、ゲート
電極５４をマスクとして、半導体基板５１中に逆導電型
の第１不純物Ｎ-をイオン注入する。これにより、通常
のＬＤＤ構造トランジスタを形成する領域においては、
半導体基板５１中にトランジスタのドレイン、ソース領
域となる第１の拡散領域５６が形成される。（ｃ）サイ
ドウォール酸化膜５７を形成するために、基板５１上に
酸化膜を堆積し、異方性エッチングを実施して、不要な
酸化膜を除去することにより、ゲート電極５４の両側に
サイドウォール酸化膜５７を形成する。（ｄ）前記工程
で形成されたサイドウォール酸化膜５７および第２フォ
トレジストパターン５８をマスクとして、第１不純物Ｎ
-よりも高濃度の第２不純物Ｎ+を注入する。これによ
り、第２拡散領域５９が形成され、ＬＤＤ構造トランジ
スタと、第１拡散領域を持たないシングル拡散ドレイン
構造（非ＬＤＤ構造）のトランジスタが同時に形成され
る。（ｅ）最後に、層間絶縁膜６０を堆積した後、コン
タクトホールを開口してゲート電極５４および第２拡散
領域５９に配線６１を形成する。
用の酸化膜５２、ゲート酸化膜５３を形成した後、ポリ
シリコンを堆積し、フォトエッチングによりゲート電極
５４を形成する。（ｂ）トランジスタ活性領域が開口さ
れた第１フォトレジストパターン５５を形成し、ゲート
電極５４をマスクとして、半導体基板５１中に逆導電型
の第１不純物Ｎ-をイオン注入する。これにより、通常
のＬＤＤ構造トランジスタを形成する領域においては、
半導体基板５１中にトランジスタのドレイン、ソース領
域となる第１の拡散領域５６が形成される。（ｃ）サイ
ドウォール酸化膜５７を形成するために、基板５１上に
酸化膜を堆積し、異方性エッチングを実施して、不要な
酸化膜を除去することにより、ゲート電極５４の両側に
サイドウォール酸化膜５７を形成する。（ｄ）前記工程
で形成されたサイドウォール酸化膜５７および第２フォ
トレジストパターン５８をマスクとして、第１不純物Ｎ
-よりも高濃度の第２不純物Ｎ+を注入する。これによ
り、第２拡散領域５９が形成され、ＬＤＤ構造トランジ
スタと、第１拡散領域を持たないシングル拡散ドレイン
構造（非ＬＤＤ構造）のトランジスタが同時に形成され
る。（ｅ）最後に、層間絶縁膜６０を堆積した後、コン
タクトホールを開口してゲート電極５４および第２拡散
領域５９に配線６１を形成する。
【００３５】通常のＬＤＤ構造トランジスタの製造工程
は、図３のＬＤＤ構造トランジスタを形成する工程と同
じであり、本実施形態の製造方法の特徴は、図３の
（ｂ）において非ＬＤＤ構造のシングル拡散ドレイン構
造のトランジスタが形成される基板上に第１フォトレジ
ストパターン５５を形成することにより、第１不純物Ｎ
-の注入を阻止することにある。
は、図３のＬＤＤ構造トランジスタを形成する工程と同
じであり、本実施形態の製造方法の特徴は、図３の
（ｂ）において非ＬＤＤ構造のシングル拡散ドレイン構
造のトランジスタが形成される基板上に第１フォトレジ
ストパターン５５を形成することにより、第１不純物Ｎ
-の注入を阻止することにある。
【００３６】以上のようにして、第１不純物Ｎ-と第２
不純物Ｎ+注入用のマスクを使い分けることにより、同
一半導体基板上に、ホットキャリア対策が十分にできた
ＬＤＤ構造トランジスタと、十分な静電破壊耐圧を有す
るシングル拡散層ドレイン構造（非ＬＤＤ構造）トラン
ジスタとを、通常のＬＤＤ構造トランジスタの製造工程
に比べて工程数を増やすことなく形成することができ
る。
不純物Ｎ+注入用のマスクを使い分けることにより、同
一半導体基板上に、ホットキャリア対策が十分にできた
ＬＤＤ構造トランジスタと、十分な静電破壊耐圧を有す
るシングル拡散層ドレイン構造（非ＬＤＤ構造）トラン
ジスタとを、通常のＬＤＤ構造トランジスタの製造工程
に比べて工程数を増やすことなく形成することができ
る。
【００３７】尚、ここでは、ＮＭＯＳトランジスタの製
造方法について述べたが、本発明は、ＰＭＯＳトランジ
スタの製造についても適用することができる。
造方法について述べたが、本発明は、ＰＭＯＳトランジ
スタの製造についても適用することができる。
【００３８】
【発明の効果】本発明の第１ＭＯＳ集積回路によれば、
通常動作を行うトランジスタに対しては、ＬＤＤ構造を
用いるため、ホットキャリアなどによるトランジスタ特
性の劣化が防止される。また上記保護回路は、ＥＳＤ等
により、電源端子に対して正の高電圧が信号端子に加わ
った時、または接地端子に対して負の高電圧が信号端子
に加わった時は、寄生素子である保護ダイオードを介し
て過大電流を流す。さらに、ＥＳＤ等により、接地端子
に対し正の高電圧が信号端子に加わった時、または電源
端子に対して負の高電圧が信号端子に加わった時は、前
記保護ダイオードおよび非ＬＤＤ構造の第１保護トラン
ジスタを介して過大電流を強制的に流す働きをする。従
って、本発明の半導体集積回路により、ＬＤＤ構造トラ
ンジスタ特性の利点を損なわず、静電破壊耐圧を向上さ
せることができる。また、入力または出力トランジスタ
と信号端子を保護抵抗を介さず直接接続しているため、
動作速度および駆動能力の低下を招かない。
通常動作を行うトランジスタに対しては、ＬＤＤ構造を
用いるため、ホットキャリアなどによるトランジスタ特
性の劣化が防止される。また上記保護回路は、ＥＳＤ等
により、電源端子に対して正の高電圧が信号端子に加わ
った時、または接地端子に対して負の高電圧が信号端子
に加わった時は、寄生素子である保護ダイオードを介し
て過大電流を流す。さらに、ＥＳＤ等により、接地端子
に対し正の高電圧が信号端子に加わった時、または電源
端子に対して負の高電圧が信号端子に加わった時は、前
記保護ダイオードおよび非ＬＤＤ構造の第１保護トラン
ジスタを介して過大電流を強制的に流す働きをする。従
って、本発明の半導体集積回路により、ＬＤＤ構造トラ
ンジスタ特性の利点を損なわず、静電破壊耐圧を向上さ
せることができる。また、入力または出力トランジスタ
と信号端子を保護抵抗を介さず直接接続しているため、
動作速度および駆動能力の低下を招かない。
【００３９】本発明の第２ＭＯＳ集積回路によれば、通
常動作を行うトランジスタに対しては、ＬＤＤ構造を用
いるため、ホットキャリアなどによるトランジスタ特性
の劣化が防止される。また上記保護回路は、ＥＳＤ等に
より、電源端子に対して正の高電圧が信号端子に加わっ
た時は、寄生素子である保護ダイオードを介して過大電
流を流す。さらに、ＥＳＤ等により、接地端子に対し正
の高電圧が信号端子に加わった時は、前記保護ダイオー
ドおよび非ＬＤＤ構造の第１保護トランジスタを介して
過大電流を強制的に流す働きをする。従って、本発明の
半導体集積回路により、ＬＤＤ構造トランジスタ特性の
利点を損なわず、静電破壊耐圧を向上させることができ
る。また、入力または出力トランジスタと信号端子を保
護抵抗を介さず直接接続しているため、動作速度および
駆動能力の低下を招かない。
常動作を行うトランジスタに対しては、ＬＤＤ構造を用
いるため、ホットキャリアなどによるトランジスタ特性
の劣化が防止される。また上記保護回路は、ＥＳＤ等に
より、電源端子に対して正の高電圧が信号端子に加わっ
た時は、寄生素子である保護ダイオードを介して過大電
流を流す。さらに、ＥＳＤ等により、接地端子に対し正
の高電圧が信号端子に加わった時は、前記保護ダイオー
ドおよび非ＬＤＤ構造の第１保護トランジスタを介して
過大電流を強制的に流す働きをする。従って、本発明の
半導体集積回路により、ＬＤＤ構造トランジスタ特性の
利点を損なわず、静電破壊耐圧を向上させることができ
る。また、入力または出力トランジスタと信号端子を保
護抵抗を介さず直接接続しているため、動作速度および
駆動能力の低下を招かない。
【００４０】好ましい構成の本発明の第２ＭＯＳ集積回
路によれば、上記保護回路は、ＥＳＤ等により、接地端
子に対して負の高電圧が信号端子に加わった時は、寄生
素子である保護ダイオードを介して過大電流を流す。さ
らに、ＥＳＤ等により、電源端子に対して負の高電圧が
信号端子に加わった時は、保護ダイオードおよび非ＬＤ
Ｄ構造の第２保護トランジスタを介して過大電流を強制
的に流す働きをする。これにより、ＥＳＤ等による正負
の高電圧に対して保護機能が働く。
路によれば、上記保護回路は、ＥＳＤ等により、接地端
子に対して負の高電圧が信号端子に加わった時は、寄生
素子である保護ダイオードを介して過大電流を流す。さ
らに、ＥＳＤ等により、電源端子に対して負の高電圧が
信号端子に加わった時は、保護ダイオードおよび非ＬＤ
Ｄ構造の第２保護トランジスタを介して過大電流を強制
的に流す働きをする。これにより、ＥＳＤ等による正負
の高電圧に対して保護機能が働く。
【００４１】好ましい構成の本発明の第１または第２Ｍ
ＯＳ集積回路によれば、第１または第２保護トランジス
タのゲートと、接地端子または電源端子との間に非ＬＤ
Ｄ構造の第３保護トランジスタを接続したことにより、
ＥＳＤが加わった時に、迅速に前記第１トランジスタの
ゲート電位が引き上げられ、または第２保護トランジス
タのゲート電位が引き下げられ、ＥＳＤに対する保護回
路の応答性がよくなる。
ＯＳ集積回路によれば、第１または第２保護トランジス
タのゲートと、接地端子または電源端子との間に非ＬＤ
Ｄ構造の第３保護トランジスタを接続したことにより、
ＥＳＤが加わった時に、迅速に前記第１トランジスタの
ゲート電位が引き上げられ、または第２保護トランジス
タのゲート電位が引き下げられ、ＥＳＤに対する保護回
路の応答性がよくなる。
【００４２】本発明のＭＯＳ集積回路製造方法によれ
ば、第１不純物注入用の第１マスクと第２不純物注入用
の第２マスクという２種類のマスクを使用することによ
り、従来の製造工程数のままでＬＤＤ構造と非ＬＤＤ構
造のトランジスタを同一基板上に形成することができ
る。
ば、第１不純物注入用の第１マスクと第２不純物注入用
の第２マスクという２種類のマスクを使用することによ
り、従来の製造工程数のままでＬＤＤ構造と非ＬＤＤ構
造のトランジスタを同一基板上に形成することができ
る。
【図１】 本発明の実施の形態１の回路図。
【図２】 本発明の実施の形態２の回路図。
【図３】 本発明の実施の形態３の回路図。
【図４】 本発明の実施の形態１および２のＭＯＳ集積
回路の製造工程を表す図。
回路の製造工程を表す図。
【図５】 従来の保護回路を有する入力回路および出力
回路を示す図。
回路を示す図。
【図６】 フィールドトランジスタを使用した従来の保
護回路を有する入力回路および出力回路を示す図。
護回路を有する入力回路および出力回路を示す図。
１１，２１，７１，７４，７７，９１，１００…ＰＭＯ
Ｓトランジスタ、 １２，２２，７２，７５，７８，９２，１０１…ＮＭＯ
Ｓトランジスタ、 １３，２３，３３…寄生素子である保護ダイオード、 １４，２４…非ＬＤＤ構造のＮＭＯＳ保護トランジス
タ、 １５，２５，９４，９５，９７，９８…ＮＭＯＳフィー
ルドトランジスタ、 １６，３６，７３…抵抗、 １７，２７，７９，１０２…出力パッド、 ２６…非ＬＤＤ構造のＮＭＯＳトランジスタ、 ３４…非ＬＤＤ構造のＰＭＯＳ保護トランジスタ、 ３５…ＰＭＯＳフィールドトランジスタ、 ５１…半導体基板、 ５２…素子分離絶縁膜、 ５３…ゲート酸化膜、 ５４…ゲート電極、 ５５…第１パターンレジスト、 ５６…第１拡散領域（Ｎ-層）、 ５７…サイドウォール酸化膜、 ５８…第２パターンレジスト、 ５９…第２拡散領域（Ｎ+層）、 ６０…層間絶縁膜、 ６１…メタル配線、 ６２…表面保護膜、 ７６，９６…入力パッド、 ９３，９９…保護抵抗、 ＧＮＤ…グランドライン、 Ｖcc…電源ライン。
Ｓトランジスタ、 １２，２２，７２，７５，７８，９２，１０１…ＮＭＯ
Ｓトランジスタ、 １３，２３，３３…寄生素子である保護ダイオード、 １４，２４…非ＬＤＤ構造のＮＭＯＳ保護トランジス
タ、 １５，２５，９４，９５，９７，９８…ＮＭＯＳフィー
ルドトランジスタ、 １６，３６，７３…抵抗、 １７，２７，７９，１０２…出力パッド、 ２６…非ＬＤＤ構造のＮＭＯＳトランジスタ、 ３４…非ＬＤＤ構造のＰＭＯＳ保護トランジスタ、 ３５…ＰＭＯＳフィールドトランジスタ、 ５１…半導体基板、 ５２…素子分離絶縁膜、 ５３…ゲート酸化膜、 ５４…ゲート電極、 ５５…第１パターンレジスト、 ５６…第１拡散領域（Ｎ-層）、 ５７…サイドウォール酸化膜、 ５８…第２パターンレジスト、 ５９…第２拡散領域（Ｎ+層）、 ６０…層間絶縁膜、 ６１…メタル配線、 ６２…表面保護膜、 ７６，９６…入力パッド、 ９３，９９…保護抵抗、 ＧＮＤ…グランドライン、 Ｖcc…電源ライン。
Claims (5)
- 【請求項１】 ＬＤＤ構造の入力または出力トランジス
タを有するＭＯＳ集積回路において、 ドレインとソースのうちの一方を電源端子に接続し、他
方を接地端子に接続した非ＬＤＤ構造の第１保護トラン
ジスタと、 ゲートとドレインを外部からの信号の入力または外部へ
の信号の出力を行う信号端子に接続し、ソースを前記第
１保護トランジスタのゲートに接続したフィールドトラ
ンジスタと、 通常動作時に前記第１保護トランジスタをオフさせる電
位を前記第１保護トランジスタのゲートに与えるため
に、前記第１保護トランジスタのゲートと電源端子また
は接地端子との間に接続される抵抗とからなる保護回路
を備えるＭＯＳ集積回路。 - 【請求項２】 ＬＤＤ構造の入力または出力トランジス
タを有するＭＯＳ集積回路において、 ドレインを電源端子に接続し、ソースを接地端子に接続
した非ＬＤＤ構造のＮＭＯＳ第１保護トランジスタと、 ゲートとドレインを外部からの信号の入力または外部へ
の信号の出力を行う信号端子に接続し、ソースを前記第
１保護トランジスタのゲートに接続したＮＭＯＳ第１フ
ィールドトランジスタと、 前記第１保護トランジスタのゲートと前記接地端子との
間に接続される抵抗とからなる保護回路を備えるＭＯＳ
集積回路。 - 【請求項３】 請求項２に記載のＭＯＳ集積回路におい
て、前記保護回路は、 ドレインを前記接地端子に接続し、ソースを前記電源端
子に接続した非ＬＤＤ構造のＰＭＯＳ第２保護トランジ
スタと、 ゲートとドレインを前記信号端子に接続し、ソースを前
記第２保護トランジスタのゲートに接続したＰＭＯＳ第
２フィールドトランジスタと、 前記第２保護トランジスタのゲートと前記電源端子との
間に接続される抵抗とをさらに備えるＭＯＳ集積回路。 - 【請求項４】 請求項１ないし請求項３のいずれか１つ
に記載のＭＯＳ集積回路において、前記保護回路は、前
記抵抗の代わりに、通常動作時にオン状態になるよう
に、ゲートとソースのうちの一方を前期電源端子に接続
し、他方を前期接地端子に接続し、ドレインを前記第１
または弟２保護トランジスタのゲートに接続した非ＬＤ
Ｄ構造の第３保護トランジスタを備えることを特徴とす
るＭＯＳ集積回路。 - 【請求項５】 同一半導体基板上にＬＤＤ構造のトラン
ジスタと非ＬＤＤ構造のトランジスタの双方が形成され
るＭＯＳ集積回路の製造方法であって、 （ａ）半導体基板上にゲート絶縁膜を介してゲート電極
を形成する工程と、 （ｂ）前記ゲート電極および第１マスクを利用して第１
不純物を選択的にイオン注入する工程と、 （ｃ）サイドウォール酸化膜を前記ゲート電極の両側に
形成する工程と、 （ｄ）前記第１不純物より高濃度の第２不純物を前記サ
イドウォール酸化膜および第２マスクを利用してイオン
注入する工程とからなるＭＯＳ集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006459A JPH09199609A (ja) | 1996-01-18 | 1996-01-18 | Ｍｏｓ集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006459A JPH09199609A (ja) | 1996-01-18 | 1996-01-18 | Ｍｏｓ集積回路およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199609A true JPH09199609A (ja) | 1997-07-31 |
Family
ID=11639032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8006459A Pending JPH09199609A (ja) | 1996-01-18 | 1996-01-18 | Ｍｏｓ集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199609A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011114056A (ja) * | 2009-11-25 | 2011-06-09 | Sharp Corp | 静電気放電保護回路 |
| JP2011528848A (ja) * | 2008-07-21 | 2011-11-24 | シノプシス， インコーポレイテッド | マイクロ電気機械システムスイッチを用いた静電放電保護 |
| US9520708B2 (en) | 2012-09-28 | 2016-12-13 | Socionext Inc. | Protection circuit, interface circuit, and communication system |
-
1996
- 1996-01-18 JP JP8006459A patent/JPH09199609A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011528848A (ja) * | 2008-07-21 | 2011-11-24 | シノプシス， インコーポレイテッド | マイクロ電気機械システムスイッチを用いた静電放電保護 |
| JP2011114056A (ja) * | 2009-11-25 | 2011-06-09 | Sharp Corp | 静電気放電保護回路 |
| US9520708B2 (en) | 2012-09-28 | 2016-12-13 | Socionext Inc. | Protection circuit, interface circuit, and communication system |
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