JPH09199997A - Ａｆｃ回路 - Google Patents
Ａｆｃ回路Info
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- JPH09199997A JPH09199997A JP8009874A JP987496A JPH09199997A JP H09199997 A JPH09199997 A JP H09199997A JP 8009874 A JP8009874 A JP 8009874A JP 987496 A JP987496 A JP 987496A JP H09199997 A JPH09199997 A JP H09199997A
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- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 ディジタル放送を受信する受信機における、
受信信号の周波数離調を補正するＡＦＣ回路を提供す
る。 【解決手段】 デジタル復調部１００の出力から、アナ
ログ検波部１０１の出力の周波数離調データΔｆを得
る。基準信号発生部２９は、周波数離調データΔｆに基
づいて、周波数ｆなる基準周波数信号を生成する。これ
をＰＬＬ回路１１の基準位相比較信号として供給すれ
ば、基準周波数信号ｆは、ＶＣＯ５の発振周波数をｆ
ｏ、分周器６の分周比をＮとした場合、ｆ＝（ｆｏ＋Δ
ｆ）／Ｎを満足するような帰還が、システム全体にかか
るので、周波数離調を取り除くことができる。
受信信号の周波数離調を補正するＡＦＣ回路を提供す
る。 【解決手段】 デジタル復調部１００の出力から、アナ
ログ検波部１０１の出力の周波数離調データΔｆを得
る。基準信号発生部２９は、周波数離調データΔｆに基
づいて、周波数ｆなる基準周波数信号を生成する。これ
をＰＬＬ回路１１の基準位相比較信号として供給すれ
ば、基準周波数信号ｆは、ＶＣＯ５の発振周波数をｆ
ｏ、分周器６の分周比をＮとした場合、ｆ＝（ｆｏ＋Δ
ｆ）／Ｎを満足するような帰還が、システム全体にかか
るので、周波数離調を取り除くことができる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、例えばディジタ
ル放送を受信する受信機において、送信側あるいは受信
側選局装置のいずれかに起因する受信信号の周波数離調
を補正するためのＡＦＣ（自動周波数制御）回路に関す
る。
ル放送を受信する受信機において、送信側あるいは受信
側選局装置のいずれかに起因する受信信号の周波数離調
を補正するためのＡＦＣ（自動周波数制御）回路に関す
る。
【０００２】
【従来の技術】従来のディジタル放送用のＡＦＣ回路と
して、衛星放送用ＱＰＳＫ復調システムを例にして説明
する。図３は、ディジタル回路によりＡＦＣを構成した
例である。
して、衛星放送用ＱＰＳＫ復調システムを例にして説明
する。図３は、ディジタル回路によりＡＦＣを構成した
例である。
【０００３】入力端子１より供給される第２の中間周波
数（２ｎｄＩＦ）信号は、乗算器２，３の一方の入力と
してそれぞれ供給する。電圧制御発振器（ＶＣＯ）５で
生成された再生キャリアは、９０°移相器４を介し、乗
算器２の他方の入力に対して乗算器３の他方の入力が９
０°の位相遅れを持つように供給し、各乗算出力から直
交検波出力Ｉ，Ｑ出力をそれぞれ得る。
数（２ｎｄＩＦ）信号は、乗算器２，３の一方の入力と
してそれぞれ供給する。電圧制御発振器（ＶＣＯ）５で
生成された再生キャリアは、９０°移相器４を介し、乗
算器２の他方の入力に対して乗算器３の他方の入力が９
０°の位相遅れを持つように供給し、各乗算出力から直
交検波出力Ｉ，Ｑ出力をそれぞれ得る。
【０００４】ここで、ＶＣＯ５の再生キャリア出力は、
任意の分周比の１／Ｎに設定されている分周器６を介し
て、乗算器９とフィルタ１０からなるＰＬＬ回路１１の
乗算器９へ供給する。さらにＰＬＬ回路１１の出力を、
周波数制御電圧としてＶＣＯ５に帰還するようなループ
を構成する。ここで、ＰＬＬ回路１１において、位相精
度のよい基準位相信号源を用いることにより、再生キャ
リアの位相雑音を低減している。
任意の分周比の１／Ｎに設定されている分周器６を介し
て、乗算器９とフィルタ１０からなるＰＬＬ回路１１の
乗算器９へ供給する。さらにＰＬＬ回路１１の出力を、
周波数制御電圧としてＶＣＯ５に帰還するようなループ
を構成する。ここで、ＰＬＬ回路１１において、位相精
度のよい基準位相信号源を用いることにより、再生キャ
リアの位相雑音を低減している。
【０００５】Ｉ，Ｑ出力は、Ａ／Ｄ変換器１７，１８に
よりディジタル信号に変換し、ディジタルＡＦＣ回路１
９に供給する。ディジタルＡＦＣ回路１９は、直交検波
信号の周波数離調分に相当するＡＦＣ制御信号により、
周波数離調を取り除して出力できる。この周波数離調が
除去されたディジタル直交検波出力を、ロールオフフィ
ルタ２０，２１へ供給し、規定のロールオフ率でフィル
タリングされた後、複素乗算器等で構成した復調回路２
２へ出力し、Ｉ軸，Ｑ軸の各ＱＰＳＫ復調データを得る
ことができる。
よりディジタル信号に変換し、ディジタルＡＦＣ回路１
９に供給する。ディジタルＡＦＣ回路１９は、直交検波
信号の周波数離調分に相当するＡＦＣ制御信号により、
周波数離調を取り除して出力できる。この周波数離調が
除去されたディジタル直交検波出力を、ロールオフフィ
ルタ２０，２１へ供給し、規定のロールオフ率でフィル
タリングされた後、複素乗算器等で構成した復調回路２
２へ出力し、Ｉ軸，Ｑ軸の各ＱＰＳＫ復調データを得る
ことができる。
【０００６】ここで、復調データは周波数離調検出回路
２５へそれぞれ供給し、単位時間あたりのビット変化や
位相変化を検出することにより、ＱＰＳＫ検波出力の周
波数離調を検出する。この周波数離調検出出力を、ディ
ジタルＡＦＣ回路１９へ供給することにより、周波数離
調がなくなる方向のＡＦＣループ制御がかかるようにシ
ステムが動作し、ディジタル直交検波出力の周波数離調
分を取り除くことができる。
２５へそれぞれ供給し、単位時間あたりのビット変化や
位相変化を検出することにより、ＱＰＳＫ検波出力の周
波数離調を検出する。この周波数離調検出出力を、ディ
ジタルＡＦＣ回路１９へ供給することにより、周波数離
調がなくなる方向のＡＦＣループ制御がかかるようにシ
ステムが動作し、ディジタル直交検波出力の周波数離調
分を取り除くことができる。
【０００７】一方、安価なディジタルＱＰＳＫ復調器で
は、アナログ回路によるロールオフフィルタを用いるこ
とがある。その場合は、図４のようにアナログ直交検波
部をループに含めるＡＦＣ（アナログＡＦＣ）を用いて
周波数離調を除去する。以下にアナログＡＦＣ回路の構
成について説明する。ただし、ディジタルＡＦＣと同一
機能ブロックには同符号を付し、詳細な説明は省略す
る。
は、アナログ回路によるロールオフフィルタを用いるこ
とがある。その場合は、図４のようにアナログ直交検波
部をループに含めるＡＦＣ（アナログＡＦＣ）を用いて
周波数離調を除去する。以下にアナログＡＦＣ回路の構
成について説明する。ただし、ディジタルＡＦＣと同一
機能ブロックには同符号を付し、詳細な説明は省略す
る。
【０００８】乗算器２，３の一方の入力には２ｎｄＩＦ
信号が、他方の入力には９０°の位相差を持つ再生キャ
リアがそれぞれ供給され、各乗算出力から直交検波出力
Ｉ，Ｑ出力を得る点はディジタルＡＦＣと同様である。
ここで、ＶＣＯ５の発振周波数は、直交検波信号の周波
数離調分に対応する直流制御電圧で可変され、これによ
り再生キャリア周波数を補正し，直交検波出力の周波数
離調を取り除く。
信号が、他方の入力には９０°の位相差を持つ再生キャ
リアがそれぞれ供給され、各乗算出力から直交検波出力
Ｉ，Ｑ出力を得る点はディジタルＡＦＣと同様である。
ここで、ＶＣＯ５の発振周波数は、直交検波信号の周波
数離調分に対応する直流制御電圧で可変され、これによ
り再生キャリア周波数を補正し，直交検波出力の周波数
離調を取り除く。
【０００９】Ｉ，Ｑ出力は、アナログロールオフフィル
タ５０，５１を介した後、Ａ／Ｄ変換器１７，１８によ
りディジタル信号に変換する。ディジタル直交検波信号
は、複素乗算器などで構成された復調回路２２へ出力さ
れ、複素乗算出力としてＩ軸，Ｑ軸の各ＱＰＳＫ復調デ
ータを得ることができる。
タ５０，５１を介した後、Ａ／Ｄ変換器１７，１８によ
りディジタル信号に変換する。ディジタル直交検波信号
は、複素乗算器などで構成された復調回路２２へ出力さ
れ、複素乗算出力としてＩ軸，Ｑ軸の各ＱＰＳＫ復調デ
ータを得ることができる。
【００１０】ここで、復調データは周波数離調検出回路
２５へそれぞれ供給し、上記と同様にＱＰＳＫ検波出力
の周波数離調が検出できる。この周波数離調検出出力
は、Ｄ／Ａ回路２６に供給し、アナログ量の直流電圧
（ＡＦＣ制御電圧）に変換する。これをＶＣＯ５に供給
することで、周波数離調がなくなるようにＶＣＯ５の発
振周波数が変化し、前記アナログ直交検波出力の周波数
離調分を取り除くようなＡＦＣループを構成している。
２５へそれぞれ供給し、上記と同様にＱＰＳＫ検波出力
の周波数離調が検出できる。この周波数離調検出出力
は、Ｄ／Ａ回路２６に供給し、アナログ量の直流電圧
（ＡＦＣ制御電圧）に変換する。これをＶＣＯ５に供給
することで、周波数離調がなくなるようにＶＣＯ５の発
振周波数が変化し、前記アナログ直交検波出力の周波数
離調分を取り除くようなＡＦＣループを構成している。
【００１１】ＱＰＳＫ復調システム等において自動周波
数制御（ＡＦＣ）をかけるのは、ロールオフフィルタの
入力端において周波数離調を取り除くためである。つま
り、ディジタル回路によるＡＦＣを用いた場合、ロール
オフフィルタもデジタルフィルタとして、ＡＦＣループ
内に配置する必要がある。しかし、ディジタル回路で構
成したロールオフフィルタを復調用ディジタルＩＣ等に
内蔵するような場合、素子数や消費電力の増加によるチ
ップやパッケージのコストアップを招き、今後予想され
る伝送レートのＵＰに際しては、ディジタル量への変換
サンプリングクロックの高速化を余儀なくされ、さらに
消費電力面等で不利になる。
数制御（ＡＦＣ）をかけるのは、ロールオフフィルタの
入力端において周波数離調を取り除くためである。つま
り、ディジタル回路によるＡＦＣを用いた場合、ロール
オフフィルタもデジタルフィルタとして、ＡＦＣループ
内に配置する必要がある。しかし、ディジタル回路で構
成したロールオフフィルタを復調用ディジタルＩＣ等に
内蔵するような場合、素子数や消費電力の増加によるチ
ップやパッケージのコストアップを招き、今後予想され
る伝送レートのＵＰに際しては、ディジタル量への変換
サンプリングクロックの高速化を余儀なくされ、さらに
消費電力面等で不利になる。
【００１２】一方アナログＡＦＣ構成の復調システムで
は、ロールオフフィルタはアナログ／ディジタルの別を
問わないため、一般的に安価なアナログフィルタを用い
ることが多い。この場合、再生キャリア発生用ＶＣＯ５
はＡＦＣ制御電圧により制御されるため、別ループとな
るＰＬＬは構成できず、ＶＣＯ５に用いる発振器単体に
おいて、良好な位相雑音特性が要求される。その際、優
れた素子特性を持つ、ディスクリート部品を用いてＶＣ
Ｏ５を構成すれば、所望の位相雑音特性を満足させるこ
とは可能とおもわれる。しかしながら、直交検波回路等
と共にアナログＩＣにＶＣＯ５を内蔵するような場合、
ＩＣに用いられるプロセス性能が飛躍的に向上しない限
り、満足する位相雑音特性を得るのは非常に困難であ
る。
は、ロールオフフィルタはアナログ／ディジタルの別を
問わないため、一般的に安価なアナログフィルタを用い
ることが多い。この場合、再生キャリア発生用ＶＣＯ５
はＡＦＣ制御電圧により制御されるため、別ループとな
るＰＬＬは構成できず、ＶＣＯ５に用いる発振器単体に
おいて、良好な位相雑音特性が要求される。その際、優
れた素子特性を持つ、ディスクリート部品を用いてＶＣ
Ｏ５を構成すれば、所望の位相雑音特性を満足させるこ
とは可能とおもわれる。しかしながら、直交検波回路等
と共にアナログＩＣにＶＣＯ５を内蔵するような場合、
ＩＣに用いられるプロセス性能が飛躍的に向上しない限
り、満足する位相雑音特性を得るのは非常に困難であ
る。
【００１３】
【発明が解決しようとする課題】以上説明したように従
来のＡＦＣ回路では、ディジタル放送で用いられれてい
るディジタルＡＦＣ方式・アナログＡＦＣ方式の両ＡＦ
Ｃ方式とも、コスト面あるいは位相雑音といった特性面
の何れかにおいて課題を抱えている。
来のＡＦＣ回路では、ディジタル放送で用いられれてい
るディジタルＡＦＣ方式・アナログＡＦＣ方式の両ＡＦ
Ｃ方式とも、コスト面あるいは位相雑音といった特性面
の何れかにおいて課題を抱えている。
【００１４】この発明は、ディジタル放送を受信する受
信機における、受信信号の周波数離調を補正するＡＦＣ
回路を提供する。
信機における、受信信号の周波数離調を補正するＡＦＣ
回路を提供する。
【００１５】
【課題を解決するための手段】この発明は上記した課題
を解決するために、受信したディジタル放送の中間周波
数信号の周波数離調を補正するＡＦＣ回路において、前
記中間周波数信号を任意のディジタル復調システムに対
応して周波数変換する検波手段と、前記検波手段の検波
用再生キャリアを生成する発振器の位相同期制御手段
と、前記検波手段で得られた検波出力の周波数離調に応
じて前記位相同期制御手段を制御するよう構成したこと
を特徴とする。
を解決するために、受信したディジタル放送の中間周波
数信号の周波数離調を補正するＡＦＣ回路において、前
記中間周波数信号を任意のディジタル復調システムに対
応して周波数変換する検波手段と、前記検波手段の検波
用再生キャリアを生成する発振器の位相同期制御手段
と、前記検波手段で得られた検波出力の周波数離調に応
じて前記位相同期制御手段を制御するよう構成したこと
を特徴とする。
【００１６】このような構成とすることにより、検波手
段で得られた検波出力の周波数離調に基づき、検波用再
生キャリアを生成する発振器の位相同期制御手段を制御
することで、受信したディジタル放送の中間周波数信号
の周波数離調を補正できるとともに、満足する検波用再
生キャリアの位相雑音特性を得ることができる。
段で得られた検波出力の周波数離調に基づき、検波用再
生キャリアを生成する発振器の位相同期制御手段を制御
することで、受信したディジタル放送の中間周波数信号
の周波数離調を補正できるとともに、満足する検波用再
生キャリアの位相雑音特性を得ることができる。
【００１７】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１はこの
発明の一実施の形態を説明するためのブロック図であ
る。この実施の形態において図３と同一の構成部分には
同一の符号を付し、ここでは異なる部分を中心にして説
明する。
いて、図面を参照しながら詳細に説明する。図１はこの
発明の一実施の形態を説明するためのブロック図であ
る。この実施の形態において図３と同一の構成部分には
同一の符号を付し、ここでは異なる部分を中心にして説
明する。
【００１８】図１において、入力端子１より供給される
第２中間周波数（２ｎｄＩＦ）信号は、乗算器２，３の
一方の入力としてそれぞれ供給する。電圧制御発振器
（ＶＣＯ）５により生成された再生キャリアは、９０°
移相器４を介して乗算器２の他方の入力に対し、乗算器
３の他方の入力が９０°の位相遅れを持つようにそれぞ
れ供給し、各乗算出力から直交検波出力Ｉ，Ｑ出力を得
る。
第２中間周波数（２ｎｄＩＦ）信号は、乗算器２，３の
一方の入力としてそれぞれ供給する。電圧制御発振器
（ＶＣＯ）５により生成された再生キャリアは、９０°
移相器４を介して乗算器２の他方の入力に対し、乗算器
３の他方の入力が９０°の位相遅れを持つようにそれぞ
れ供給し、各乗算出力から直交検波出力Ｉ，Ｑ出力を得
る。
【００１９】ここで、ＶＣＯ５の再生キャリア出力は、
任意の分周比：１／Ｎに設定されている分周器６を介し
て位相比較器９、ループフィルタ１０からなるＰＬＬ回
路１１へ供給し、ＰＬＬ回路１１の出力を周波数制御電
圧としてＶＣＯ５に帰還するようなループを構成する。
任意の分周比：１／Ｎに設定されている分周器６を介し
て位相比較器９、ループフィルタ１０からなるＰＬＬ回
路１１へ供給し、ＰＬＬ回路１１の出力を周波数制御電
圧としてＶＣＯ５に帰還するようなループを構成する。
【００２０】Ｉ，Ｑ出力は、ロールオフフィルタ５０，
５１を介してＡ／Ｄ変換器１７，１８へ供給し、ここで
ディジタル信号に変換する。ディジタル検波出力は、複
素乗算器等で構成される復調器２２へ供給し、演算出力
がＩ軸，Ｑ軸の各ＱＰＳＫ復調データとなる。
５１を介してＡ／Ｄ変換器１７，１８へ供給し、ここで
ディジタル信号に変換する。ディジタル検波出力は、複
素乗算器等で構成される復調器２２へ供給し、演算出力
がＩ軸，Ｑ軸の各ＱＰＳＫ復調データとなる。
【００２１】Ｉ，Ｑ各復調データは、周波数離調検出回
路２５へそれぞ供給し、ここで復調データの単位時間当
たりのビット変化や位相変化を検出すること等により、
ＱＰＳＫ検波出力の周波数離調（Δｆ）データを得るこ
とができる。基準信号発生部２９は、周波数離調データ
に基づいて、周波数ｆなる基準周波数信号を生成する。
これをＰＬＬ回路１１の基準位相比較信号として供給す
れば、ｆは、ＶＣＯ５の発振周波数をｆｏ、分周器６の
分周比をＮとした場合、ｆ＝（ｆｏ＋Δｆ）／Ｎを満足
するような帰還が、システム全体にかかるので、ＱＰＳ
Ｋ検波出力の周波数離調を取り除くことができる。さら
に、基準信号発生部２９にて位相精度のよい基準信号を
生成することで、ＰＬＬ回路１１によりＶＣＯ５の発振
出力である再生キャリアの位相雑音を低減することもで
きる。
路２５へそれぞ供給し、ここで復調データの単位時間当
たりのビット変化や位相変化を検出すること等により、
ＱＰＳＫ検波出力の周波数離調（Δｆ）データを得るこ
とができる。基準信号発生部２９は、周波数離調データ
に基づいて、周波数ｆなる基準周波数信号を生成する。
これをＰＬＬ回路１１の基準位相比較信号として供給す
れば、ｆは、ＶＣＯ５の発振周波数をｆｏ、分周器６の
分周比をＮとした場合、ｆ＝（ｆｏ＋Δｆ）／Ｎを満足
するような帰還が、システム全体にかかるので、ＱＰＳ
Ｋ検波出力の周波数離調を取り除くことができる。さら
に、基準信号発生部２９にて位相精度のよい基準信号を
生成することで、ＰＬＬ回路１１によりＶＣＯ５の発振
出力である再生キャリアの位相雑音を低減することもで
きる。
【００２２】なお、基準信号発生部２９にて位相精度の
よい基準信号を発生する手段としては複数の方法が可能
である。例えばＱＰＳＫディジタル復調部やＡ／Ｄ変換
器用のメインクロックやサンプリングクロックを入力と
し、周波数離調検出回路２５の検出結果に応じたタイミ
ングで、自己リセットするようなカウンタを用いること
により、周波数ｆの周期の基準信号を得ることができ
る。一般的にクロックは、水晶振動子等の安定性に優れ
た振動子を用いた発振器から得るため、これらクロック
から生成した基準信号は位相精度がよく、位相安定度に
優れた再生キャリアを提供できる。
よい基準信号を発生する手段としては複数の方法が可能
である。例えばＱＰＳＫディジタル復調部やＡ／Ｄ変換
器用のメインクロックやサンプリングクロックを入力と
し、周波数離調検出回路２５の検出結果に応じたタイミ
ングで、自己リセットするようなカウンタを用いること
により、周波数ｆの周期の基準信号を得ることができ
る。一般的にクロックは、水晶振動子等の安定性に優れ
た振動子を用いた発振器から得るため、これらクロック
から生成した基準信号は位相精度がよく、位相安定度に
優れた再生キャリアを提供できる。
【００２３】この実施の形態では、ディジタル復調側で
ＡＦＣを構成する場合でも、ＰＬＬ用基準比較信号をデ
ィジタル復調部１０１で生成し、アナログ検波部１００
に供給する必要があるが、以下のような手段によりこれ
は解決できる。
ＡＦＣを構成する場合でも、ＰＬＬ用基準比較信号をデ
ィジタル復調部１０１で生成し、アナログ検波部１００
に供給する必要があるが、以下のような手段によりこれ
は解決できる。
【００２４】ＰＬＬ回路１１用の位相比較基準信号の入
力端１４とは別に第２の入力端１３を設け、端子１４を
増幅器３１を介して入力端１３に接続する。ディジタル
復調側にＡＦＣ機能を持たない場合には、前述と同様に
入力端１４から位相比較基準信号を入力し、ＶＣＯ５の
発振周波数を制御するような構成とすればよい。一方デ
ィジタル復調側にＡＦＣ機能を有している場合には、入
力端１４と第２の入力端１３の間に振動子を挿入し、増
幅器３１とともに発振器として動作するように構成す
る。この構成でも、水晶振動子等の位相安定度に優れた
振動子を用いることで、ＶＣＯ５の位相雑音は抑圧でき
る。
力端１４とは別に第２の入力端１３を設け、端子１４を
増幅器３１を介して入力端１３に接続する。ディジタル
復調側にＡＦＣ機能を持たない場合には、前述と同様に
入力端１４から位相比較基準信号を入力し、ＶＣＯ５の
発振周波数を制御するような構成とすればよい。一方デ
ィジタル復調側にＡＦＣ機能を有している場合には、入
力端１４と第２の入力端１３の間に振動子を挿入し、増
幅器３１とともに発振器として動作するように構成す
る。この構成でも、水晶振動子等の位相安定度に優れた
振動子を用いることで、ＶＣＯ５の位相雑音は抑圧でき
る。
【００２５】以上のような構成とすれば、アナログ検波
部１００をアナログＩＣとして集積化した場合に、ディ
ジタル復調部１０１のＡＦＣ搭載の有無に関わらず対応
することのできる。従って、アナログ型のロールオフフ
ィルタの採用ができることから、回路の集積化が容易に
なり、結果、安価にディジタル放送用復調器が構成でき
る。
部１００をアナログＩＣとして集積化した場合に、ディ
ジタル復調部１０１のＡＦＣ搭載の有無に関わらず対応
することのできる。従って、アナログ型のロールオフフ
ィルタの採用ができることから、回路の集積化が容易に
なり、結果、安価にディジタル放送用復調器が構成でき
る。
【００２６】図２は、この発明の他の実施の形態を説明
するためのブロック図である。この実施の形態は、周波
数離調検出回路２５の検出データを、Ｄ／Ａ変換器３２
等にてアナログ量の制御電圧ΔＶなどに変換してアナロ
グ検波部１００へ帰還する構成部分が、図１の実施の形
態と異なる。
するためのブロック図である。この実施の形態は、周波
数離調検出回路２５の検出データを、Ｄ／Ａ変換器３２
等にてアナログ量の制御電圧ΔＶなどに変換してアナロ
グ検波部１００へ帰還する構成部分が、図１の実施の形
態と異なる。
【００２７】キャリア再生用のＶＣＯ５出力を分周比１
／Ｎの分周器６を介し、位相比較器９及びループフィル
タ１０で構成されるＰＬＬ回路１１へ供給する。ＰＬＬ
回路１１の基準位相比較信号は、水晶振動子等の位相安
定度に優れた振動子Ｘを用いた発振器１２で生成すれ
ば、ＰＬＬ回路１０からＶＣＯ５の位相雑音を抑圧する
ような制御電圧ΔＶｏを得る。制御電圧ΔＶ及びΔＶｏ
を加算器３５にて加算し、これをＶＣＯ５の制御電圧と
すれば、周波数離調及び位相雑音を抑えるような制御
（ＡＦＣ及びＰＬＬ）をＶＣＯ５にかけることができ
る。ここで、制御電圧ΔＶ，ΔＶｏは、ＶＣＯ５の制御
感度や制御の向き（符号）に応じて、適宜ゲインや符号
を合致させてあるか、加算器側でこれと等価な処理（加
算量にオフセットをつける、符号を反転させる等）がな
されているものとする。
／Ｎの分周器６を介し、位相比較器９及びループフィル
タ１０で構成されるＰＬＬ回路１１へ供給する。ＰＬＬ
回路１１の基準位相比較信号は、水晶振動子等の位相安
定度に優れた振動子Ｘを用いた発振器１２で生成すれ
ば、ＰＬＬ回路１０からＶＣＯ５の位相雑音を抑圧する
ような制御電圧ΔＶｏを得る。制御電圧ΔＶ及びΔＶｏ
を加算器３５にて加算し、これをＶＣＯ５の制御電圧と
すれば、周波数離調及び位相雑音を抑えるような制御
（ＡＦＣ及びＰＬＬ）をＶＣＯ５にかけることができ
る。ここで、制御電圧ΔＶ，ΔＶｏは、ＶＣＯ５の制御
感度や制御の向き（符号）に応じて、適宜ゲインや符号
を合致させてあるか、加算器側でこれと等価な処理（加
算量にオフセットをつける、符号を反転させる等）がな
されているものとする。
【００２８】この実施の形態では、図１の実施の形態の
基準信号発生部２９をＱＰＳＫディジタル復調部で構成
する必要がないので、ディジタルＬＳＩとして集積化す
るような場合に規模面で有利になる。また、ＰＬＬ及び
ＡＦＣのループゲインが個別に且つ相関なく設定できる
ので、位相雑音等の復調システム別に要求される諸特性
に対し適用しやすい。
基準信号発生部２９をＱＰＳＫディジタル復調部で構成
する必要がないので、ディジタルＬＳＩとして集積化す
るような場合に規模面で有利になる。また、ＰＬＬ及び
ＡＦＣのループゲインが個別に且つ相関なく設定できる
ので、位相雑音等の復調システム別に要求される諸特性
に対し適用しやすい。
【００２９】
【発明の効果】以上説明したように、この発明のＡＦＣ
回路によれば、集積可能な素子特性を有する素子にてデ
ィジタル復調における検波用再生キャリアの位相精度を
劣化させることなく、検波出力の周波数離調を抑えるこ
とが可能となる。
回路によれば、集積可能な素子特性を有する素子にてデ
ィジタル復調における検波用再生キャリアの位相精度を
劣化させることなく、検波出力の周波数離調を抑えるこ
とが可能となる。
【図１】この発明の一実施の形態を説明するためのブロ
ック図である。
ック図である。
【図２】この発明の他の実施の形態を説明するためのブ
ロック図である。
ロック図である。
【図３】従来のディジタル放送用のＡＦＣ回路として用
いたディジタル回路によるＡＦＣ回路のブロック図。
いたディジタル回路によるＡＦＣ回路のブロック図。
【図４】アナログＡＦＣを用いて周波数離調を除去し
た、従来のＡＦＣ回路のブロッグ図。
た、従来のＡＦＣ回路のブロッグ図。
２，３…乗算器、４…９０°移相器、５…ＶＣＯ、６…
分周器、１１…ＰＬＬ回路、１２…発振器、１７，１８
…Ａ／Ｄ変換器、２２…復調器、２５…周波数離調検出
回路、２９…基準信号発生部、３１…増幅器、３２…Ｄ
／Ａ変換器、３５…加算器、５０，５１…ロールオフフ
ィルタ、１００…アナログ検波部、１０１…デジタル復
調部。
分周器、１１…ＰＬＬ回路、１２…発振器、１７，１８
…Ａ／Ｄ変換器、２２…復調器、２５…周波数離調検出
回路、２９…基準信号発生部、３１…増幅器、３２…Ｄ
／Ａ変換器、３５…加算器、５０，５１…ロールオフフ
ィルタ、１００…アナログ検波部、１０１…デジタル復
調部。
Claims (13)
- 【請求項１】 受信したディジタル放送の中間周波数信
号の周波数離調を補正するＡＦＣ回路において、 前記中間周波数信号を任意のディジタル復調システムに
対応して周波数変換する検波手段と、 前記検波手段の検波用再生キャリアを生成する発振器の
位相同期制御手段と、 前記検波手段で得られた検波出力の周波数離調に応じて
前記位相同期制御手段を制御するよう構成したことを特
徴とするディジタル放送用ＡＦＣ回路。 - 【請求項２】 前記位相同期制御手段は、 一方の入力が前記検波出力の所望周波数との周波数離調
に対応して周波数が変化するような連続波信号である基
準位相比較信号、他方の入力が前記発振器出力を任意の
分周比で分周された分周出力である位相比較手段と、 前記位相比較手段の出力を入力とする低域通過フィルタ
とからなることを特徴とする請求項１記載のＡＦＣ回
路。 - 【請求項３】 前記位相同期制御手段は、 一方の入力が任意の固定周波数信号である基準位相比較
信号、他方の入力が前記発振器出力を任意の分周比で分
周された分周出力である位相比較手段と、 前記位相比較手段の出力を入力とする低域通過フィルタ
と、 一方の入力が前記低域フィルタの出力、他方の入力が前
記検波出力の所望周波数との周波数離調に対応して値が
変化する電圧や電流等で、これらを任意の比及び任意の
符号を付加して加算する加算器とからなることを特徴と
する請求項１記載のＡＦＣ回路。 - 【請求項４】 前記検波手段は、 一方の入力が中間周波数信号である少なくとも２つ以上
の乗算器群と、 検波用再生キャリアをそれぞれ任意の位相関係で分配出
力し、前記乗算器群の他方の入力へ供給する移相手段
と、 前記検波用再生キャリアを任意の分周比で分周し、前記
位相同期制御手段へ供給する分周器とからなることを特
徴とする請求項１記載のＡＦＣ回路。 - 【請求項５】 前記連続波信号の入力端子と、該入力端
子とは別の端子と、前記端子間に振動子を接続すること
で発振可能な第２の発振器とを設け、前記連続波信号が
供給されない場合には前記第２の発振器を発振させ、発
振出力を前記位相同期制御手段の位相比較基準信号とし
て選択可能としてなることを特徴とする請求項２記載の
ＡＦＣ回路。 - 【請求項６】 前記検波出力の所望周波数との周波数離
調に対応して周波数が変化するような連続波信号は、 前記検波出力群を入力とする各フィルタと、 前記フィルタの各出力を所望のデジタル変調方式に対応
して復調し、少なくとも２軸以上の復調データを出力す
るディジタル復調手段と、 前記少なくとも２軸以上の復調データ出力から、現状の
前記検波出力の周波数と所望する同周波数との誤差分あ
るいは誤差方向を検出する周波数離調検出手段と、 ある基準周波数信号に対し、前記検出手段の検出結果に
応じて周波数を増減して出力するオフセット手段とから
生成することを特徴とする請求項２記載のＡＦＣ回路。 - 【請求項７】 前記検波出力の所望周波数との周波数離
調に対応して値が変化する電圧や電流等は、 前記検波出力群を入力とする各フィルタと、 前記フィルタの出力を所望のデジタル変調方式に対応し
て復調し、少なくとも２軸以上の復調データを出力する
ディジタル復調手段と、 前記少なくとも２軸以上の復調データ出力から、現状の
前記検波出力の周波数と所望する同周波数との誤差分あ
るいは誤差方向を検出する周波数離調検出手段と、 ある基準値を有する電圧や電流等に対し、前記検出手段
の検出結果に応じて値を増減して出力するオフセット手
段とから生成することを特徴とする請求項３記載のＡＦ
Ｃ回路。 - 【請求項８】 前記周波数離調検出手段は、周波数誤差
分をデータとして出力し、前記オフセット手段では、前
記出力データに対して１：１対応となるよう増減するこ
とを特徴とする請求項６または７記載のＡＦＣ回路。 - 【請求項９】 前記周波数離調検出手段は、周波数のず
れている符号方向をデータとして出力し、前記オフセッ
ト手段では、任意の一定値を元の各値から前記符号方向
に増減して出力することを特徴とする請求項６または７
記載のＡＦＣ回路。 - 【請求項１０】 前記加算器の入力において、一方の入
力である前記位相同期制御部の出力を他方の入力に比べ
て時定数を小さく設定したことを特徴とする請求項３ま
たは請求項７記載のＡＦＣ回路。 - 【請求項１１】 前記周波数離調検出手段において離調
が検出されていない場合には、検出されている場合に比
べて前記検波用再生キャリアの周波数変化感度を増やす
ことを特徴とする請求項２または６記載のＡＦＣ回路。 - 【請求項１２】 前記連続波信号は、 固定基準周波数をクロックとして任意のカウント値で自
己リセットするカウンタと、 前記周波数離調手段の検出結果により前記自己リセット
されるカウント値を可変する手段と、 前記カウンタ出力を、前記位相同期制御手段の位相比較
基準信号として利用可能な波形に整形する手段とから生
成することを特徴とする請求項６記載のＡＦＣ回路。 - 【請求項１３】 前記カウンタの固定基準周波数のクロ
ックとして、検波出力のＡ／Ｄ用サンプリングクロック
を用いてなることを特徴とする請求項１２記載のＡＦＣ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8009874A JPH09199997A (ja) | 1996-01-24 | 1996-01-24 | Ａｆｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8009874A JPH09199997A (ja) | 1996-01-24 | 1996-01-24 | Ａｆｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199997A true JPH09199997A (ja) | 1997-07-31 |
Family
ID=11732305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8009874A Withdrawn JPH09199997A (ja) | 1996-01-24 | 1996-01-24 | Ａｆｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199997A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000013385A1 (en) * | 1998-08-31 | 2000-03-09 | Kabushiki Kaisha Kenwood | Carrier reproducing circuit |
| US6373314B2 (en) | 2000-01-06 | 2002-04-16 | Nec Corporation | Clock generator and digital or telephone portable terminal using the same |
| JP2007214896A (ja) * | 2006-02-09 | 2007-08-23 | Hitachi Ltd | 電源同期搬送波の生成方法および装置 |
-
1996
- 1996-01-24 JP JP8009874A patent/JPH09199997A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000013385A1 (en) * | 1998-08-31 | 2000-03-09 | Kabushiki Kaisha Kenwood | Carrier reproducing circuit |
| US6947512B1 (en) | 1998-08-31 | 2005-09-20 | Kabushiki Kaisha Kenwood | Carrier reproducing circuit |
| US6373314B2 (en) | 2000-01-06 | 2002-04-16 | Nec Corporation | Clock generator and digital or telephone portable terminal using the same |
| JP2007214896A (ja) * | 2006-02-09 | 2007-08-23 | Hitachi Ltd | 電源同期搬送波の生成方法および装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030401 |