JPH09199999A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
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- JPH09199999A JPH09199999A JP8009827A JP982796A JPH09199999A JP H09199999 A JPH09199999 A JP H09199999A JP 8009827 A JP8009827 A JP 8009827A JP 982796 A JP982796 A JP 982796A JP H09199999 A JPH09199999 A JP H09199999A
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Abstract
(57)【要約】
【目的】 負荷容量回路の占める面積が少なくなるよう
にしたディジタルＰＬＬ回路を提供する。また、遅延回
路に多数の負荷容量回路を備えても高速で動作するディ
ジタルＰＬＬ回路を提供する。 【構成】 ディジタルＰＬＬ回路の可変遅延回路のイン
バータに接続される負荷容量回路のキャパシタをスイッ
チ機能を備えるＭＯＳキャパシタによって構成する。ま
た、負荷容量回路をインバータの出力端に縦列に接続す
るようにし、常にインバータに接続される容量成分を低
く抑えるので、ＰＬＬ回路の基本発振周波数を高く設計
することが可能である。 【効果】 負荷容量回路のキャパシタが従来の略半分以
下のパターン面積となり、可変遅延回路の消費面積を減
少できる。
にしたディジタルＰＬＬ回路を提供する。また、遅延回
路に多数の負荷容量回路を備えても高速で動作するディ
ジタルＰＬＬ回路を提供する。 【構成】 ディジタルＰＬＬ回路の可変遅延回路のイン
バータに接続される負荷容量回路のキャパシタをスイッ
チ機能を備えるＭＯＳキャパシタによって構成する。ま
た、負荷容量回路をインバータの出力端に縦列に接続す
るようにし、常にインバータに接続される容量成分を低
く抑えるので、ＰＬＬ回路の基本発振周波数を高く設計
することが可能である。 【効果】 負荷容量回路のキャパシタが従来の略半分以
下のパターン面積となり、可変遅延回路の消費面積を減
少できる。
Description
【０００１】
【産業上の利用分野】本発明はディジタルＰＬＬ（位相
同期ループ）回路に関し、特に、信号遅延時間の微調整
を行って正確な位相同期を図るようにしたディジタルＰ
ＬＬ回路の改良に関する。
同期ループ）回路に関し、特に、信号遅延時間の微調整
を行って正確な位相同期を図るようにしたディジタルＰ
ＬＬ回路の改良に関する。
【０００２】
【従来の技術】従来のディジタルＰＬＬ回路の例を図７
を参照して説明する。ディジタルＰＬＬ回路は、リング
オシレータ１、位相比較器２、及び遅延制御回路３よっ
て構成される。リングオシレータ１は、環状に接続され
た可変遅延回路１００及びインバータ２００からなり、
一巡伝達関数によって発振周波数が定る。
を参照して説明する。ディジタルＰＬＬ回路は、リング
オシレータ１、位相比較器２、及び遅延制御回路３よっ
て構成される。リングオシレータ１は、環状に接続され
た可変遅延回路１００及びインバータ２００からなり、
一巡伝達関数によって発振周波数が定る。
【０００３】リングオシレータ１の出力信号は位相比較
器２に供給され、外部から供給される基準クロック信号
と位相が比較される。位相比較器２は両信号の差に応じ
た差信号を遅延制御回路３に供給する。遅延制御回路３
は位相差を解消するように、可変遅延回路の信号遅延量
を設定し、リングオシレータ１の出力信号の位相を制御
する。位相が調整された出力信号は位相比較器２に再度
供給され、出力信号が基準クロック信号の位相に一致す
るまで、位相同期ループが動作する。
器２に供給され、外部から供給される基準クロック信号
と位相が比較される。位相比較器２は両信号の差に応じ
た差信号を遅延制御回路３に供給する。遅延制御回路３
は位相差を解消するように、可変遅延回路の信号遅延量
を設定し、リングオシレータ１の出力信号の位相を制御
する。位相が調整された出力信号は位相比較器２に再度
供給され、出力信号が基準クロック信号の位相に一致す
るまで、位相同期ループが動作する。
【０００４】可変遅延回路１００は、通常、直列に接続
された複数の単位遅延回路によって構成され、遅延制御
回路３の出力に応じて単位遅延回路の段数を変えること
によって遅延時間を段階的に設定する。しかし、単位遅
延回路の段数の変更のみでは、遅延時間の刻みが間欠的
で粗い。より正確な位相同期を図るために、更に、単位
遅延回路の出力端のキャパシタを変化することによって
信号の立上がり・立ち下がり特性を調整し、伝送信号の
時間軸を微調整することによって出力信号のジッタ（信
号の時間軸の揺らぎ）の少ないディジタルＰＬＬ回路を
得る。
された複数の単位遅延回路によって構成され、遅延制御
回路３の出力に応じて単位遅延回路の段数を変えること
によって遅延時間を段階的に設定する。しかし、単位遅
延回路の段数の変更のみでは、遅延時間の刻みが間欠的
で粗い。より正確な位相同期を図るために、更に、単位
遅延回路の出力端のキャパシタを変化することによって
信号の立上がり・立ち下がり特性を調整し、伝送信号の
時間軸を微調整することによって出力信号のジッタ（信
号の時間軸の揺らぎ）の少ないディジタルＰＬＬ回路を
得る。
【０００５】図８は、このような例を示しており、可変
遅延回路１００内の複数の単位遅延回路のうちの一段で
ある遅延回路Ｄ1 を示している。遅延回路Ｄ1 は２つ
（あるいは偶数個）のインバータによって構成されてい
る。インバータの出力端Ａと接地間に可変負荷容量回路
を形成するトランスミッションゲートＴＧ（アナログス
イッチ）とキャパシタとが直列に接続されている。トラ
ンスミッションゲートＴＧは遅延制御回路３から供給さ
れるイネーブル信号ＥＮ及びインバータを経たその反転
信号／ＥＮによって開閉する。
遅延回路１００内の複数の単位遅延回路のうちの一段で
ある遅延回路Ｄ1 を示している。遅延回路Ｄ1 は２つ
（あるいは偶数個）のインバータによって構成されてい
る。インバータの出力端Ａと接地間に可変負荷容量回路
を形成するトランスミッションゲートＴＧ（アナログス
イッチ）とキャパシタとが直列に接続されている。トラ
ンスミッションゲートＴＧは遅延制御回路３から供給さ
れるイネーブル信号ＥＮ及びインバータを経たその反転
信号／ＥＮによって開閉する。
【０００６】イネーブル信号ＥＮがトランスミッション
ゲートＴＧに供給されると、図９（ａ）に示すように、
トランスミッションゲートＴＧを介してキャパシタＣが
インバータの出力端に接続される。また、イネーブル信
号ＥＮが供給されない場合には、同図（ｂ）に示される
ように、トランスミッションゲートＴＧは開放状態とな
り、キャパシタＣはインバータの出力端に接続されな
い。
ゲートＴＧに供給されると、図９（ａ）に示すように、
トランスミッションゲートＴＧを介してキャパシタＣが
インバータの出力端に接続される。また、イネーブル信
号ＥＮが供給されない場合には、同図（ｂ）に示される
ように、トランスミッションゲートＴＧは開放状態とな
り、キャパシタＣはインバータの出力端に接続されな
い。
【０００７】遅延回路を構成するインバータの出力端に
接続されるキャパシタの値を更に可変にする場合には、
図１０に示すように、トランスミッションゲートＴＧ及
びキャパシタＣからなる複数の負荷容量回路ＬＣ11〜Ｌ
Ｃnnを可変負荷容量回路としてインバータの出力端Ａに
接続する。遅延制御回路３によって個々の負荷容量回路
のトランスミッションゲートＴＧに与えるイネーブル信
号ＥＮ11〜ＥＮnnを制御して、必要な数だけキャパシタ
をインバータの出力端Ａに接続し、基準クロック信号の
位相にリングオシレータ１の出力信号の位相を一致させ
る。
接続されるキャパシタの値を更に可変にする場合には、
図１０に示すように、トランスミッションゲートＴＧ及
びキャパシタＣからなる複数の負荷容量回路ＬＣ11〜Ｌ
Ｃnnを可変負荷容量回路としてインバータの出力端Ａに
接続する。遅延制御回路３によって個々の負荷容量回路
のトランスミッションゲートＴＧに与えるイネーブル信
号ＥＮ11〜ＥＮnnを制御して、必要な数だけキャパシタ
をインバータの出力端Ａに接続し、基準クロック信号の
位相にリングオシレータ１の出力信号の位相を一致させ
る。
【０００８】
【発明が解決しようとする課題】このように、従来のデ
ィジタルＰＬＬ回路では、リングオシレータの出力信号
の時間軸を微調整するために、インバータの出力端に接
続するトランスミッションゲートＴＧ及びキャパシタＣ
を複数設けている。
ィジタルＰＬＬ回路では、リングオシレータの出力信号
の時間軸を微調整するために、インバータの出力端に接
続するトランスミッションゲートＴＧ及びキャパシタＣ
を複数設けている。
【０００９】しかしながら、ジッタの少ないディジタル
ＰＬＬ回路を構成するためには、通常、トランスミッシ
ョンゲートＴＧ及びキャパシタＣからなる負荷容量回路
を１００個以上付加する必要がある。このため、半導体
チップ上の面積を要し、チップの大型化、コスト高にな
る。
ＰＬＬ回路を構成するためには、通常、トランスミッシ
ョンゲートＴＧ及びキャパシタＣからなる負荷容量回路
を１００個以上付加する必要がある。このため、半導体
チップ上の面積を要し、チップの大型化、コスト高にな
る。
【００１０】また、トランスミッションゲートＴＧの拡
散容量と、インバータの出力端Ａと複数のトランスミッ
ションゲートＴＧを接続する配線容量がインバータの出
力端に固定的に加わるために、リングオシレータの基本
発振周波数を高い周波数に設定することが難しくなると
いう不具合も生ずる。
散容量と、インバータの出力端Ａと複数のトランスミッ
ションゲートＴＧを接続する配線容量がインバータの出
力端に固定的に加わるために、リングオシレータの基本
発振周波数を高い周波数に設定することが難しくなると
いう不具合も生ずる。
【００１１】よって、本発明の第１の目的は、半導体基
板上で負荷容量回路の占める面積が少なくなるようにし
たディジタルＰＬＬ回路を提供する。
板上で負荷容量回路の占める面積が少なくなるようにし
たディジタルＰＬＬ回路を提供する。
【００１２】本発明の第２の目的は、複数の負荷容量回
路を備えて精密な位相調整を確保すると共に高速での動
作を保証し得るディジタルＰＬＬ回路を提供することで
ある。
路を備えて精密な位相調整を確保すると共に高速での動
作を保証し得るディジタルＰＬＬ回路を提供することで
ある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
本発明のディジタルＰＬＬ回路は、出力信号を複数の単
位遅延回路を通過させて出力信号の位相を遅延させる可
変遅延回路を含む発振器と、上記単位遅延回路の出力端
に接続される可変負荷容量回路と、上記出力信号と基準
クロック信号との位相差を出力する位相比較器と、上記
位相差に応じて上記出力信号が通過する上記単位遅延回
路の数及び上記可変負荷容量回路の容量を制御する遅延
制御回路と、を備え、上記可変負荷容量回路は、上記遅
延制御回路によって導通が制御されるＭＯＳトランジス
タキャパシタによって構成される、ことを特徴とする。
本発明のディジタルＰＬＬ回路は、出力信号を複数の単
位遅延回路を通過させて出力信号の位相を遅延させる可
変遅延回路を含む発振器と、上記単位遅延回路の出力端
に接続される可変負荷容量回路と、上記出力信号と基準
クロック信号との位相差を出力する位相比較器と、上記
位相差に応じて上記出力信号が通過する上記単位遅延回
路の数及び上記可変負荷容量回路の容量を制御する遅延
制御回路と、を備え、上記可変負荷容量回路は、上記遅
延制御回路によって導通が制御されるＭＯＳトランジス
タキャパシタによって構成される、ことを特徴とする。
【００１４】また、本発明のディジタルＰＬＬ回路は、
出力信号を複数の単位遅延回路を通過させて出力信号の
位相を遅延させる可変遅延回路を含む発振器と、上記単
位遅延回路の出力端に接続される可変負荷容量回路と、
上記出力信号と基準クロック信号との位相差を出力する
位相比較器と、上記位相差に応じて上記出力信号が通過
する上記単位遅延回路の数及び上記可変負荷容量回路の
接続を制御する遅延制御回路と、を備え、上記可変負荷
容量回路は、互いに直列に接続された複数のスイッチ素
子と、上記スイッチ素子同士の接続点の各々と所定電源
との間に夫々接続される複数のキャパシタとからなり、
各スイッチ素子が上記遅延制御回路によって直列接続の
順番に従って導通制御される、ことを特徴とする。
出力信号を複数の単位遅延回路を通過させて出力信号の
位相を遅延させる可変遅延回路を含む発振器と、上記単
位遅延回路の出力端に接続される可変負荷容量回路と、
上記出力信号と基準クロック信号との位相差を出力する
位相比較器と、上記位相差に応じて上記出力信号が通過
する上記単位遅延回路の数及び上記可変負荷容量回路の
接続を制御する遅延制御回路と、を備え、上記可変負荷
容量回路は、互いに直列に接続された複数のスイッチ素
子と、上記スイッチ素子同士の接続点の各々と所定電源
との間に夫々接続される複数のキャパシタとからなり、
各スイッチ素子が上記遅延制御回路によって直列接続の
順番に従って導通制御される、ことを特徴とする。
【００１５】
【作用】上記構成によれば、ディジタルＰＬＬ回路にお
いて出力信号の遅延時間を微調整する可変負荷容量回路
が、トランスミッションゲートとＭＯＳキャパシタを一
体化したＭＯＳトランジスタキャパシタによって構成さ
れる。これによって、負荷容量回路のサイズが小型化さ
れる。
いて出力信号の遅延時間を微調整する可変負荷容量回路
が、トランスミッションゲートとＭＯＳキャパシタを一
体化したＭＯＳトランジスタキャパシタによって構成さ
れる。これによって、負荷容量回路のサイズが小型化さ
れる。
【００１６】また、単位遅延回路の出力端に直接接続さ
れる負荷容量回路を（１つに）減らすことによって、単
位遅延回路の出力端に直接接続されるトランスミッショ
ンゲート（スイッチ素子）の拡散容量及び配線容量等が
減らされる。
れる負荷容量回路を（１つに）減らすことによって、単
位遅延回路の出力端に直接接続されるトランスミッショ
ンゲート（スイッチ素子）の拡散容量及び配線容量等が
減らされる。
【００１７】
【実施の形態】以下、本発明の実施の形態について図面
を参照して説明する。図１は、本発明の実施の形態を示
しており、図１０に示す回路と対応する部分には、同一
の符号を付し、かかる部分の説明は省略する。
を参照して説明する。図１は、本発明の実施の形態を示
しており、図１０に示す回路と対応する部分には、同一
の符号を付し、かかる部分の説明は省略する。
【００１８】同図において、可変負荷容量回路を形成す
る負荷容量回路ＬＣ11〜ＬＣ1nは、負荷容量回路ＬＣ11
において示されるように、Ｐ−ＭＯＳトランジスタ、Ｎ
−ＭＯＳトランジスタ、及びインバータによって構成さ
れている。Ｐ−ＭＯＳトランジスタ及びＮ−ＭＯＳトラ
ンジスタの各々のソース及びドレインはインバータの出
力端のノードＡに接続されている。負荷容量回路ＬＣ11
には、遅延制御回路３からイネーブル信号が供給され
る。Ｎ−ＭＯＳトランジスタのゲートにはイネーブル信
号ＥＮ11が、Ｐ−ＭＯＳトランジスタのゲートにはイン
バータを介して反転したイネーブル信号／ＥＮ11が印加
される。負荷容量回路ＬＣ21〜ＬＣnnも同様である。な
お、可変負荷容量回路を形成する負荷回路は１つであっ
ても良い。
る負荷容量回路ＬＣ11〜ＬＣ1nは、負荷容量回路ＬＣ11
において示されるように、Ｐ−ＭＯＳトランジスタ、Ｎ
−ＭＯＳトランジスタ、及びインバータによって構成さ
れている。Ｐ−ＭＯＳトランジスタ及びＮ−ＭＯＳトラ
ンジスタの各々のソース及びドレインはインバータの出
力端のノードＡに接続されている。負荷容量回路ＬＣ11
には、遅延制御回路３からイネーブル信号が供給され
る。Ｎ−ＭＯＳトランジスタのゲートにはイネーブル信
号ＥＮ11が、Ｐ−ＭＯＳトランジスタのゲートにはイン
バータを介して反転したイネーブル信号／ＥＮ11が印加
される。負荷容量回路ＬＣ21〜ＬＣnnも同様である。な
お、可変負荷容量回路を形成する負荷回路は１つであっ
ても良い。
【００１９】図２（ａ）に示すように、負荷容量回路に
“Ｈ”レベルのイネーブル信号ＥＮ11が供給されると、
Ｐ−ＭＯＳトランジスタ及びＮ−ＭＯＳトランジスタは
共にゲート下にチャネルを形成し、オン状態になる。ゲ
ート酸化膜は非常に薄いので、チャネルとゲート電極と
はキャパシタ（ＭＯＳトランジスタキャパシタ）として
機能とする。このため、Ｎ−ＭＯＳトランジスタはゲー
トバイアス電源（例えば、５ボルト）とノードＡとの間
に接続されたキャパシタＣn と等価になる。Ｐ−ＭＯＳ
トランジスタはゲートバイアス電源（例えば、接地電
位）とノードＡとの間に接続されたキャパシタＣp と等
価になる。
“Ｈ”レベルのイネーブル信号ＥＮ11が供給されると、
Ｐ−ＭＯＳトランジスタ及びＮ−ＭＯＳトランジスタは
共にゲート下にチャネルを形成し、オン状態になる。ゲ
ート酸化膜は非常に薄いので、チャネルとゲート電極と
はキャパシタ（ＭＯＳトランジスタキャパシタ）として
機能とする。このため、Ｎ−ＭＯＳトランジスタはゲー
トバイアス電源（例えば、５ボルト）とノードＡとの間
に接続されたキャパシタＣn と等価になる。Ｐ−ＭＯＳ
トランジスタはゲートバイアス電源（例えば、接地電
位）とノードＡとの間に接続されたキャパシタＣp と等
価になる。
【００２０】また、図２（ｂ）に示すように、負荷容量
回路に“Ｌ”レベルのイネーブル信号／ＥＮ11が供給さ
れると、Ｎ−ＭＯＳトランジスタ及びＰ−ＭＯＳトラン
ジスタは共にチャネルを形成せず、オフ状態となる。両
トランジスタはキャパシタとして機能しない。
回路に“Ｌ”レベルのイネーブル信号／ＥＮ11が供給さ
れると、Ｎ−ＭＯＳトランジスタ及びＰ−ＭＯＳトラン
ジスタは共にチャネルを形成せず、オフ状態となる。両
トランジスタはキャパシタとして機能しない。
【００２１】図１に示される負荷容量回路の動作は図８
に示される負荷容量回路と同じであるが、トランスミッ
ションゲート及びキャパシタを一体的に構成しているの
で、素子数が半分で済んでいる。
に示される負荷容量回路と同じであるが、トランスミッ
ションゲート及びキャパシタを一体的に構成しているの
で、素子数が半分で済んでいる。
【００２２】なお、図１に示される負荷容量回路は、Ｐ
−ＭＯＳ及びＮ−ＭＯＳトランジスタによって構成され
るＣ−ＭＯＳトランジスタ構成であるが、いずれか一方
のトランジスタのみでもよい。また、一方の極性のトラ
ンジスタをキャパシタとして複数使用する構成でも良
い。
−ＭＯＳ及びＮ−ＭＯＳトランジスタによって構成され
るＣ−ＭＯＳトランジスタ構成であるが、いずれか一方
のトランジスタのみでもよい。また、一方の極性のトラ
ンジスタをキャパシタとして複数使用する構成でも良
い。
【００２３】第２の発明の実施の形態について図３を参
照して説明する。同図において図１０と対応する部分に
は同一符号の説明を付し、かかる部分の説明は省略す
る。
照して説明する。同図において図１０と対応する部分に
は同一符号の説明を付し、かかる部分の説明は省略す
る。
【００２４】この実施例では、第１番目の負荷容量回路
ＬＣ11のみがインバータの出力ノードＡに接続される。
第２番目の負荷容量回路ＬＣ12は、負荷容量回路ＬＣ11
内のトランスミッションゲートＴＧとキャパシタＣの接
続点に接続される。第３番目の負荷容量回路ＬＣ13は、
負荷容量回路ＬＣ12内のトランスミッションゲートＴＧ
とキャパシタＣの接続点に接続される。以下同様にし
て、第４番目〜第ｎ番目の負荷容量回路を縦列に接続す
る。
ＬＣ11のみがインバータの出力ノードＡに接続される。
第２番目の負荷容量回路ＬＣ12は、負荷容量回路ＬＣ11
内のトランスミッションゲートＴＧとキャパシタＣの接
続点に接続される。第３番目の負荷容量回路ＬＣ13は、
負荷容量回路ＬＣ12内のトランスミッションゲートＴＧ
とキャパシタＣの接続点に接続される。以下同様にし
て、第４番目〜第ｎ番目の負荷容量回路を縦列に接続す
る。
【００２５】次に、動作について説明する。例えば、初
期状態において負荷容量回路のイネーブル信号ＥＮ11〜
ＥＮ1nが、遅延制御回路３から全て“Ｌ”レベル信号で
供給されると、各負荷容量回路のトランスミッションゲ
ートはオフ状態となる。このとき、インバータの出力端
に負荷される容量は、次段インバータのゲート容量、第
１番目の負荷容量回路に接続する配線の配線容量、第１
番目の負荷容量回路のトランスミッションゲートの拡散
容量のみである。
期状態において負荷容量回路のイネーブル信号ＥＮ11〜
ＥＮ1nが、遅延制御回路３から全て“Ｌ”レベル信号で
供給されると、各負荷容量回路のトランスミッションゲ
ートはオフ状態となる。このとき、インバータの出力端
に負荷される容量は、次段インバータのゲート容量、第
１番目の負荷容量回路に接続する配線の配線容量、第１
番目の負荷容量回路のトランスミッションゲートの拡散
容量のみである。
【００２６】リングオシレータの出力信号が基準クロッ
クの位相よりも早い場合、遅延制御回路３は位相差に応
じて可変遅延回路１００内のインバータの段数を選択
し、更に、微調整の必要があると、イネーブル信号ＥＮ
11を“Ｈ”レベルにする。これによって、インバータの
出力端には１番目の負荷容量回路ＬＣ11のキャパシタＣ
と、第１番目と第２番目の負荷容量回路を接続する配線
の配線容量と、第２番目の負荷容量回路トランスミッシ
ョンゲートの拡散容量が付加され、インバータを伝送す
る信号は遅延される。
クの位相よりも早い場合、遅延制御回路３は位相差に応
じて可変遅延回路１００内のインバータの段数を選択
し、更に、微調整の必要があると、イネーブル信号ＥＮ
11を“Ｈ”レベルにする。これによって、インバータの
出力端には１番目の負荷容量回路ＬＣ11のキャパシタＣ
と、第１番目と第２番目の負荷容量回路を接続する配線
の配線容量と、第２番目の負荷容量回路トランスミッシ
ョンゲートの拡散容量が付加され、インバータを伝送す
る信号は遅延される。
【００２７】なおも基準クロック信号よりもリングオシ
レータ１の出力信号の位相が早ければ、遅延制御回路３
は、イネーブル信号ＥＮ11に加えて、イネーブル信号Ｅ
Ｎ12を“Ｈ”レベルとする。これによって、インバータ
の出力容量は更に増し、リングオシレータ１の出力信号
は更に遅延する。このようなイネーブル信号ＥＮ11〜Ｅ
Ｎ1nを縦列接続の順番に従って順次“Ｈ”レベルに設定
する動作が基準クロック信号の位相とリングオシレータ
の出力信号の位相とが同期するまで行われる。
レータ１の出力信号の位相が早ければ、遅延制御回路３
は、イネーブル信号ＥＮ11に加えて、イネーブル信号Ｅ
Ｎ12を“Ｈ”レベルとする。これによって、インバータ
の出力容量は更に増し、リングオシレータ１の出力信号
は更に遅延する。このようなイネーブル信号ＥＮ11〜Ｅ
Ｎ1nを縦列接続の順番に従って順次“Ｈ”レベルに設定
する動作が基準クロック信号の位相とリングオシレータ
の出力信号の位相とが同期するまで行われる。
【００２８】次に、基準クロック信号の方がディジタル
ＰＬＬ回路の位相よりも早い場合について説明する。リ
ングオシレータの出力信号が基準クロックの位相よりも
早い場合、遅延制御回路３は位相差に応じて可変遅延回
路１００内のインバータの段数を選択し、更に、微調整
の必要があると、“Ｈ”レベルのイネーブル信号をＥＮ
1nからＥＮ11方向に順番に“Ｌ”レベルにする。例え
ば、イネーブル信号ＥＮ11〜ＥＮ1nが全て“Ｈ”レベル
であるとき、遅延制御回路３はリングオシレータ１の出
力信号の位相を早めるために、イネーブル信号ＥＮ1nを
“Ｌ”レベル信号とし、負荷容量回路ＬＣ1nのキャパシ
タの接続を遮断する。依然としてリングオシレータ１の
出力信号の位相を早める必要があるときは、イネーブル
信号ＥＮ1n-1を“Ｌ”レベル信号とし、負荷容量回路Ｌ
Ｃ1n-1のキャパシタの接続を遮断する。このようなキャ
パシタＣ及び関連する配線容量等を切離す動作がリング
オシレータの出力信号の位相が基準クロック信号の位相
に一致するまで繰返される。
ＰＬＬ回路の位相よりも早い場合について説明する。リ
ングオシレータの出力信号が基準クロックの位相よりも
早い場合、遅延制御回路３は位相差に応じて可変遅延回
路１００内のインバータの段数を選択し、更に、微調整
の必要があると、“Ｈ”レベルのイネーブル信号をＥＮ
1nからＥＮ11方向に順番に“Ｌ”レベルにする。例え
ば、イネーブル信号ＥＮ11〜ＥＮ1nが全て“Ｈ”レベル
であるとき、遅延制御回路３はリングオシレータ１の出
力信号の位相を早めるために、イネーブル信号ＥＮ1nを
“Ｌ”レベル信号とし、負荷容量回路ＬＣ1nのキャパシ
タの接続を遮断する。依然としてリングオシレータ１の
出力信号の位相を早める必要があるときは、イネーブル
信号ＥＮ1n-1を“Ｌ”レベル信号とし、負荷容量回路Ｌ
Ｃ1n-1のキャパシタの接続を遮断する。このようなキャ
パシタＣ及び関連する配線容量等を切離す動作がリング
オシレータの出力信号の位相が基準クロック信号の位相
に一致するまで繰返される。
【００２９】こうしてインバータの出力端のノードＡに
接続される負荷容量が調整され、ジッタの少ないディジ
タルＰＬＬ回路が得られる。従来の構成ではｎ個のトラ
ンスミッションゲートの拡散容量とｎ個の配線容量（ｎ
個の負荷容量回路分）とがインバータの出力端に固定的
に付加されるのに対し、この実施例の構成では、可変遅
延回路のインバータの出力端に直接接続される最小の容
量は、１つのトランスミッションゲートの拡散容量と、
負荷容量回路を接続するための１つの配線との、１つの
負荷容量回路分だけである。この状態から複数のイネー
ブル信号が順次“Ｈ”レベルになる度に、１個のトラン
スミッションゲートの拡散容量、配線容量、キャパシタ
の容量が追加されていく。従って、精密な位相同期とＰ
ＬＬ回路の高速な動作の両方が確保され得る。
接続される負荷容量が調整され、ジッタの少ないディジ
タルＰＬＬ回路が得られる。従来の構成ではｎ個のトラ
ンスミッションゲートの拡散容量とｎ個の配線容量（ｎ
個の負荷容量回路分）とがインバータの出力端に固定的
に付加されるのに対し、この実施例の構成では、可変遅
延回路のインバータの出力端に直接接続される最小の容
量は、１つのトランスミッションゲートの拡散容量と、
負荷容量回路を接続するための１つの配線との、１つの
負荷容量回路分だけである。この状態から複数のイネー
ブル信号が順次“Ｈ”レベルになる度に、１個のトラン
スミッションゲートの拡散容量、配線容量、キャパシタ
の容量が追加されていく。従って、精密な位相同期とＰ
ＬＬ回路の高速な動作の両方が確保され得る。
【００３０】図４は、第２の発明の他の実施の形態を示
している。この実施の形態では、インバータの出力端
に、上述した縦列に接続された負荷容量回路が複数並列
に接続されている。このような構成によれば、より大き
い容量が得られる。
している。この実施の形態では、インバータの出力端
に、上述した縦列に接続された負荷容量回路が複数並列
に接続されている。このような構成によれば、より大き
い容量が得られる。
【００３１】図５は、トランスミッションゲート及びキ
ャパシタを一体に構成した第１の発明を負荷容量回路を
縦列に接続する第２の発明に適用した例を示す。負荷容
量回路ＬＣ11〜ＬＣ1nに順番に供給される、イネーブル
信号Ｅn ，／Ｅn 、Ｅn1，／Ｅn1、Ｅn2，／Ｅn2、…、
Ｅnn，／Ｅnnが１つずつ活性化される度にＭＯＳキャパ
シタが一個ずつ追加的に付加される。
ャパシタを一体に構成した第１の発明を負荷容量回路を
縦列に接続する第２の発明に適用した例を示す。負荷容
量回路ＬＣ11〜ＬＣ1nに順番に供給される、イネーブル
信号Ｅn ，／Ｅn 、Ｅn1，／Ｅn1、Ｅn2，／Ｅn2、…、
Ｅnn，／Ｅnnが１つずつ活性化される度にＭＯＳキャパ
シタが一個ずつ追加的に付加される。
【００３２】図６は、図５に示される縦列に接続された
スイッチング機能を有するＣ−ＭＯＳキャパシタのＬＳ
Ｉパターンの例を示している。同図において、半導体基
板に形成されたＰ−ウェル６１に、Ｎ−ＭＯＳトランジ
スタのドレイン、チャネル、ソースとなるＮ+ 拡散層６
２が形成される。この領域に図示しない絶縁層を介して
ポリシリコンによるＮ−ＭＯＳトランジスタの複数のゲ
ート６３11〜６３1nが形成されている。各ゲートには夫
々イネーブル信号ＥＮ11〜ＥＮ1nが供給される。また、
半導体基板に形成されたＰ−ウェル６５に、Ｐ−ＭＯＳ
トランジスタのドレイン、チャネル、ソースとなるＰ+
拡散層６６が形成される。この領域に図示しない絶縁層
を介してポリシリコンによるＰ−ＭＯＳトランジスタの
複数のゲート６７11〜６７1nが形成されている。各ゲー
トには夫々反転したイネーブル信号／ＥＮ11〜／ＥＮnn
が供給される。Ｎ+ 拡散層及びＰ+ 拡散層は、コンタク
トホール７１、７２を介して図示しないインバータの出
力端ノードＡのアルミ配線８１に接続される。
スイッチング機能を有するＣ−ＭＯＳキャパシタのＬＳ
Ｉパターンの例を示している。同図において、半導体基
板に形成されたＰ−ウェル６１に、Ｎ−ＭＯＳトランジ
スタのドレイン、チャネル、ソースとなるＮ+ 拡散層６
２が形成される。この領域に図示しない絶縁層を介して
ポリシリコンによるＮ−ＭＯＳトランジスタの複数のゲ
ート６３11〜６３1nが形成されている。各ゲートには夫
々イネーブル信号ＥＮ11〜ＥＮ1nが供給される。また、
半導体基板に形成されたＰ−ウェル６５に、Ｐ−ＭＯＳ
トランジスタのドレイン、チャネル、ソースとなるＰ+
拡散層６６が形成される。この領域に図示しない絶縁層
を介してポリシリコンによるＰ−ＭＯＳトランジスタの
複数のゲート６７11〜６７1nが形成されている。各ゲー
トには夫々反転したイネーブル信号／ＥＮ11〜／ＥＮnn
が供給される。Ｎ+ 拡散層及びＰ+ 拡散層は、コンタク
トホール７１、７２を介して図示しないインバータの出
力端ノードＡのアルミ配線８１に接続される。
【００３３】このようなＬＳＩパターンに形成された一
連のＣＭＯＳキャパシタトランジスタからなる負荷容量
回路は、従来のトランスミッションゲート及びキャパシ
タからなる負荷容量回路を複数形成した場合に比べて、
約１／５にパターン面積を減らすことが可能となる。
連のＣＭＯＳキャパシタトランジスタからなる負荷容量
回路は、従来のトランスミッションゲート及びキャパシ
タからなる負荷容量回路を複数形成した場合に比べて、
約１／５にパターン面積を減らすことが可能となる。
【００３４】また、ゲート・アレイ等のマスタースライ
ス方式のＬＳＩ方式でも、実現容易である。よって、多
数のキャパシタを搭載しても消費パターン面積が少ない
ので、チップサイズが少なくて済み、比較的に安価でジ
ッタの少ないディジタルＰＬＬ回路が得られる。
ス方式のＬＳＩ方式でも、実現容易である。よって、多
数のキャパシタを搭載しても消費パターン面積が少ない
ので、チップサイズが少なくて済み、比較的に安価でジ
ッタの少ないディジタルＰＬＬ回路が得られる。
【００３５】
【発明の効果】以上説明したように、本発明のディジタ
ルＰＬＬ回路においては、可変遅延回路のインバータに
接続される負荷容量回路のキャパシタをスイッチ機能を
備えるＭＯＳキャパシタによって構成したので、キャパ
シタが従来の略半分以下のパターン面積となり、可変遅
延回路の消費面積を減少できる。また、負荷容量回路を
インバータの出力端に縦列に接続するようにしたのでＰ
ＬＬ回路の基本発振周波数を高く設計することが可能で
ある。
ルＰＬＬ回路においては、可変遅延回路のインバータに
接続される負荷容量回路のキャパシタをスイッチ機能を
備えるＭＯＳキャパシタによって構成したので、キャパ
シタが従来の略半分以下のパターン面積となり、可変遅
延回路の消費面積を減少できる。また、負荷容量回路を
インバータの出力端に縦列に接続するようにしたのでＰ
ＬＬ回路の基本発振周波数を高く設計することが可能で
ある。
【図１】本発明のディジタルＰＬＬ回路における、可変
遅延回路のインバータに接続される負荷容量回路の例を
示すブロック図である。
遅延回路のインバータに接続される負荷容量回路の例を
示すブロック図である。
【図２】図１に示される負荷容量回路の動作を説明する
説明図である。
説明図である。
【図３】本発明のディジタルＰＬＬ回路における、可変
遅延回路のインバータに接続される負荷容量回路の接続
例を示すブロック図である。
遅延回路のインバータに接続される負荷容量回路の接続
例を示すブロック図である。
【図４】縦列に接続された負荷容量回路を複数並列にイ
ンバータの出力端に接続する例を示すブロック図であ
る。
ンバータの出力端に接続する例を示すブロック図であ
る。
【図５】縦列に接続される負荷容量回路をＭＯＳトラン
ジスタキャパシタによって構成する例を示すブロック図
である。
ジスタキャパシタによって構成する例を示すブロック図
である。
【図６】図５に示される縦列接続された負荷容量回路を
ＣＭＯＳトランジスタキャパシタによって形成する例を
示すＬＳＩ回路パターン図である。
ＣＭＯＳトランジスタキャパシタによって形成する例を
示すＬＳＩ回路パターン図である。
【図７】従来のディジタルＰＬＬ回路の例を示すブロッ
ク図である。
ク図である。
【図８】従来の負荷容量回路の例を示すブロック図であ
る。
る。
【図９】図９（ａ）及び同（ｂ）は、図８に示されるト
ランスミッションゲートの導通及び非導通を説明する説
明図である。
ランスミッションゲートの導通及び非導通を説明する説
明図である。
【図１０】可変遅延回路のインバータに負荷容量回路を
複数接続した例を示すブロック図である。
複数接続した例を示すブロック図である。
１ リングオシレータ回路 ２ 位相比較器 ３ 遅延制御回路 ＴＧ トランスミッションゲート Ｃ キャパシタ ＬＣ 負荷容量回路 ＥＮ イネーブル信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/099 Ｈ０３Ｌ 7/08 Ｆ
Claims (7)
- 【請求項１】出力信号を複数の単位遅延回路を通過させ
て出力信号の位相を遅延させる可変遅延回路を含む発振
器と、 前記単位遅延回路の出力端に接続される可変負荷容量回
路と、 前記出力信号と基準クロック信号との位相差を出力する
位相比較器と、 前記位相差に応じて前記出力信号が通過する前記単位遅
延回路の数及び前記可変負荷容量回路の容量を制御する
遅延制御回路と、 を備え、 前記可変負荷容量回路は、前記遅延制御回路によって導
通制御されるＭＯＳトランジスタキャパシタによって構
成される、 ことを特徴とするディジタルＰＬＬ回路。 - 【請求項２】前記可変負荷容量回路は、各々が互いに直
列に接続されると共に前記遅延制御回路によって直列接
続の順番に従って導通制御される複数のＭＯＳトランジ
スタキャパシタによって構成される、 ことを特徴とする請求項１記載のディジタルＰＬＬ回
路。 - 【請求項３】前記可変負荷容量回路は、各々が互いに直
列に接続されると共に前記遅延制御回路によって直列接
続の順番に従って導通制御される複数のＭＯＳトランジ
スタキャパシタからなる直列回路を複数並列に接続して
構成される、 ことを特徴とする請求項１又は２記載のディジタルＰＬ
Ｌ回路。 - 【請求項４】前記可変負荷容量回路は、Ｃ−ＭＯＳトラ
ンジスタキャパシタによって構成される、 ことを特徴とする請求項１乃至３のいずれかに記載のデ
ィジタルＰＬＬ回路。 - 【請求項５】前記可変負荷容量回路を構成する、互いに
直列に接続された複数のＭＯＳトランジスタキャパシタ
は、半導体基板上の共通の不純物拡散層をソースあるい
はドレインとして形成される、 ことを特徴とする請求項２乃至４のいずれかに記載のデ
ィジタルＰＬＬ回路。 - 【請求項６】出力信号を複数の単位遅延回路を通過させ
て出力信号の位相を遅延させる可変遅延回路を含む発振
器と、 前記単位遅延回路の出力端に接続される可変負荷容量回
路と、 前記出力信号と基準クロック信号との位相差を出力する
位相比較器と、 前記位相差に応じて前記出力信号が通過する前記単位遅
延回路の数及び前記可変負荷容量回路の接続を制御する
遅延制御回路と、 を備え、 前記可変負荷容量回路は、互いに直列に接続された複数
のスイッチ素子と、前記スイッチ素子同士の接続点の各
々と所定電源との間に夫々接続される複数のキャパシタ
とからなり、各スイッチ素子が前記遅延制御回路によっ
て直列接続の順番に従って導通制御される、 ことを特徴とするディジタルＰＬＬ回路。 - 【請求項７】前記スイッチ素子及び前記キャパシタは、
ＭＯＳトランジスタキャパシタによって構成される、 ことを特徴とする請求項６記載のディジタルＰＬＬ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8009827A JPH09199999A (ja) | 1996-01-24 | 1996-01-24 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8009827A JPH09199999A (ja) | 1996-01-24 | 1996-01-24 | ディジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199999A true JPH09199999A (ja) | 1997-07-31 |
Family
ID=11730975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8009827A Pending JPH09199999A (ja) | 1996-01-24 | 1996-01-24 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199999A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076855A (ja) * | 2000-08-29 | 2002-03-15 | Advantest Corp | 遅延回路、試験装置、コンデンサ |
| JP2002135086A (ja) * | 2000-10-27 | 2002-05-10 | Asahi Kasei Microsystems Kk | 発振器 |
| JP2007150820A (ja) * | 2005-11-29 | 2007-06-14 | Fujitsu Ltd | デジタル制御発振器 |
| JP2008219946A (ja) * | 2008-06-02 | 2008-09-18 | Fujitsu Ltd | 半導体装置 |
| JP2011041105A (ja) * | 2009-08-14 | 2011-02-24 | Semiconductor Technology Academic Research Center | 高周波信号生成回路 |
| US7952410B2 (en) | 2003-10-17 | 2011-05-31 | Fujitsu Semiconductor Limited | Semiconductor device and voltage-controlled oscillation circuit |
-
1996
- 1996-01-24 JP JP8009827A patent/JPH09199999A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076855A (ja) * | 2000-08-29 | 2002-03-15 | Advantest Corp | 遅延回路、試験装置、コンデンサ |
| JP2002135086A (ja) * | 2000-10-27 | 2002-05-10 | Asahi Kasei Microsystems Kk | 発振器 |
| US7952410B2 (en) | 2003-10-17 | 2011-05-31 | Fujitsu Semiconductor Limited | Semiconductor device and voltage-controlled oscillation circuit |
| JP2007150820A (ja) * | 2005-11-29 | 2007-06-14 | Fujitsu Ltd | デジタル制御発振器 |
| JP2008219946A (ja) * | 2008-06-02 | 2008-09-18 | Fujitsu Ltd | 半導体装置 |
| JP2011041105A (ja) * | 2009-08-14 | 2011-02-24 | Semiconductor Technology Academic Research Center | 高周波信号生成回路 |
| US8134419B2 (en) | 2009-08-14 | 2012-03-13 | Semiconductor Technology Academic Research Center | Digital high-frequency generator circuit |
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