JPH09200005A - デューティ補正回路およびこれを含む集積回路素子 - Google Patents
デューティ補正回路およびこれを含む集積回路素子Info
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- JPH09200005A JPH09200005A JP956896A JP956896A JPH09200005A JP H09200005 A JPH09200005 A JP H09200005A JP 956896 A JP956896 A JP 956896A JP 956896 A JP956896 A JP 956896A JP H09200005 A JPH09200005 A JP H09200005A
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- 230000001360 synchronised effect Effects 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract description 7
- 239000006185 dispersion Substances 0.000 abstract 2
- 230000003111 delayed effect Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
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- 238000007599 discharging Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 コンデンサの容量値変動等によって出力クロ
ックデューティにばらつきが生ずる等の従来みられた問
題がないデューティ補正回路を提供する。 【解決手段】 出力クロックｈをそのデューティを可変
に出力するクロック発生回路１０と、クロック発生回路
１０を制御する制御回路２０とを有している。クロック
発生回路１０は、生成する出力クロックｈの立ち上がり
エッジ位相には入力クロックａの立ち上がりエッジ位相
を使用する一方、立ち下がりエッジ位相は制御回路２０
からの制御を受けるものである制御回路２０は、クロッ
ク発生回路１０の立ち下がりエッジ位相に関する制御信
号ｂを入力クロックａを第１および第２の可変遅延回路
２１および２２により遅延させて生成するものである。
ックデューティにばらつきが生ずる等の従来みられた問
題がないデューティ補正回路を提供する。 【解決手段】 出力クロックｈをそのデューティを可変
に出力するクロック発生回路１０と、クロック発生回路
１０を制御する制御回路２０とを有している。クロック
発生回路１０は、生成する出力クロックｈの立ち上がり
エッジ位相には入力クロックａの立ち上がりエッジ位相
を使用する一方、立ち下がりエッジ位相は制御回路２０
からの制御を受けるものである制御回路２０は、クロッ
ク発生回路１０の立ち下がりエッジ位相に関する制御信
号ｂを入力クロックａを第１および第２の可変遅延回路
２１および２２により遅延させて生成するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ（大規模集
積回路装置）入力クロックのデューティを自動的に補正
し、クロックを使用する回路に対して常に一定に保たれ
たデューティを持つクロックを供給するためのデューテ
ィ補正回路に関する。
積回路装置）入力クロックのデューティを自動的に補正
し、クロックを使用する回路に対して常に一定に保たれ
たデューティを持つクロックを供給するためのデューテ
ィ補正回路に関する。
【０００２】
【従来の技術】従来、この種のデューティ補正回路は、
例えば、特開平４−２９７１２０号公報にて開示されて
いる。この公報に記載されたデューティ補正回路は、入
力クロック信号の立ち上がりエッジの位相を調整する第
１の可変遅延回路と、第１の可変遅延回路の出力クロッ
ク信号の立ち下がりエッジの位相を調整する第２の可変
遅延回路と、第２の可変遅延回路から出力されるクロッ
ク信号のデューティを監視して第１および第２の可変遅
延回路の遅延値を調整する制御回路とにより構成されて
いる。制御回路は、積分器（インバータとコンデン
サ）、ハイトリップインバータ、およびロウトリップイ
ンバータから成るデューティ劣化検出部と、そのデュー
ティ劣化情報から第１および第２の可変遅延回路の制御
信号を生成するアップ／ダウンカウンタと、アップ／ダ
ウン制御パルス発生回路とにより構成されている。
例えば、特開平４−２９７１２０号公報にて開示されて
いる。この公報に記載されたデューティ補正回路は、入
力クロック信号の立ち上がりエッジの位相を調整する第
１の可変遅延回路と、第１の可変遅延回路の出力クロッ
ク信号の立ち下がりエッジの位相を調整する第２の可変
遅延回路と、第２の可変遅延回路から出力されるクロッ
ク信号のデューティを監視して第１および第２の可変遅
延回路の遅延値を調整する制御回路とにより構成されて
いる。制御回路は、積分器（インバータとコンデン
サ）、ハイトリップインバータ、およびロウトリップイ
ンバータから成るデューティ劣化検出部と、そのデュー
ティ劣化情報から第１および第２の可変遅延回路の制御
信号を生成するアップ／ダウンカウンタと、アップ／ダ
ウン制御パルス発生回路とにより構成されている。
【０００３】そして、このデューティ補正回路は、次の
ようにして、デューティの自動調整を行う。出力クロッ
ク信号にデューティ劣化の無い状態（回路の安定状態）
では、積分器出力電位はハイトリップインバータとロウ
トリップインバータのしきい値間にあり、アップ／ダウ
ンカウンタならびに第１および第２の可変遅延回路は動
作しない。
ようにして、デューティの自動調整を行う。出力クロッ
ク信号にデューティ劣化の無い状態（回路の安定状態）
では、積分器出力電位はハイトリップインバータとロウ
トリップインバータのしきい値間にあり、アップ／ダウ
ンカウンタならびに第１および第２の可変遅延回路は動
作しない。
【０００４】デューティの小さいクロック信号が入力さ
れた場合は、積分器出力電位は上がり、ハイトリップイ
ンバータのしきい値電位に達するとアップ／ダウンカウ
ンタはカウントアップされる。これに伴い、第２の可変
遅延回路は、立ち下がりエッジに付加する遅延を増加さ
せ、デューティを大きくするように動作する。
れた場合は、積分器出力電位は上がり、ハイトリップイ
ンバータのしきい値電位に達するとアップ／ダウンカウ
ンタはカウントアップされる。これに伴い、第２の可変
遅延回路は、立ち下がりエッジに付加する遅延を増加さ
せ、デューティを大きくするように動作する。
【０００５】一方、デューティの大きいクロック信号が
場合は、積分器出力電位は下がり、ロウトリップインバ
ータのしきい値電位に達するとアップ／ダウンカウンタ
はカウントダウンされる。これに伴い、第１の可変遅延
回路は、立ち上がりエッジに付加する遅延を増加させ、
デューティを小さくするように動作する。
場合は、積分器出力電位は下がり、ロウトリップインバ
ータのしきい値電位に達するとアップ／ダウンカウンタ
はカウントダウンされる。これに伴い、第１の可変遅延
回路は、立ち上がりエッジに付加する遅延を増加させ、
デューティを小さくするように動作する。
【０００６】
【発明が解決しようとする課題】前述したような従来の
デューティ補正回路は、その制御回路における積分器の
コンデンサをＬＳＩ内部で構成する場合に、使用できる
プロセスが限定されるという問題点がある。特に、ＣＭ
ＯＳゲートアレイのように、デジタルプロセスによる素
子内に構成することはできない。
デューティ補正回路は、その制御回路における積分器の
コンデンサをＬＳＩ内部で構成する場合に、使用できる
プロセスが限定されるという問題点がある。特に、ＣＭ
ＯＳゲートアレイのように、デジタルプロセスによる素
子内に構成することはできない。
【０００７】また、積分器のコンデンサを充放電するイ
ンバータの消費電力が大きいという問題点がある。
ンバータの消費電力が大きいという問題点がある。
【０００８】さらに、デューティ劣化の検出にアナログ
処理を使用しており、製造されたＬＳＩ素子それぞれの
特性のばらつきによって生じるコンデンサの容量値変動
や、ハイトリップインバータおよびロウトリップインバ
ータのしきい値変動に起因して、調整後の出力クロック
デューティにばらつきが生ずるという問題点がある。
処理を使用しており、製造されたＬＳＩ素子それぞれの
特性のばらつきによって生じるコンデンサの容量値変動
や、ハイトリップインバータおよびロウトリップインバ
ータのしきい値変動に起因して、調整後の出力クロック
デューティにばらつきが生ずるという問題点がある。
【０００９】本発明の課題は、出力クロックデューティ
にばらつきが生じないデューティ補正回路を提供するこ
とである。
にばらつきが生じないデューティ補正回路を提供するこ
とである。
【００１０】本発明の他の課題は、消費電力が小さくて
よいデューティ補正回路を提供することである。
よいデューティ補正回路を提供することである。
【００１１】本発明のさらに他の課題は、回路全体を集
積回路素子内にて構成できるデューティ補正回路を提供
することである。
積回路素子内にて構成できるデューティ補正回路を提供
することである。
【００１２】本発明の他の課題は、上記デューティ補正
回路を含む集積回路素子を提供することである。
回路を含む集積回路素子を提供することである。
【００１３】
【課題を解決するための手段】本発明によれば、入力ク
ロックのデューティを所定の値に補正するデューティ補
正回路において、クロック信号をそのデューティを可変
に出力するクロック発生回路と、前記クロック発生回路
を制御する制御回路とを有し、前記クロック発生回路
は、生成する出力クロック信号の立ち上がりエッジ位相
には入力クロック信号の立ち上がりエッジ位相を使用す
る一方、立ち下がりエッジ位相は前記制御回路からの制
御を受けるものであり、前記制御回路は、前記クロック
発生回路の立ち下がりエッジ位相に関する制御信号を、
入力クロック信号を遅延回路により遅延させることによ
って生成するものであることを特徴とするデューティ補
正回路が得られる。
ロックのデューティを所定の値に補正するデューティ補
正回路において、クロック信号をそのデューティを可変
に出力するクロック発生回路と、前記クロック発生回路
を制御する制御回路とを有し、前記クロック発生回路
は、生成する出力クロック信号の立ち上がりエッジ位相
には入力クロック信号の立ち上がりエッジ位相を使用す
る一方、立ち下がりエッジ位相は前記制御回路からの制
御を受けるものであり、前記制御回路は、前記クロック
発生回路の立ち下がりエッジ位相に関する制御信号を、
入力クロック信号を遅延回路により遅延させることによ
って生成するものであることを特徴とするデューティ補
正回路が得られる。
【００１４】本発明によればまた、前記制御回路は、１
クロック周期分の２個直列に設けた可変遅延回路と、２
個の分周回路と、位相比較器と、アップ／ダウンカウン
タとを備え、入力信号と該２個直列に設けた可変遅延回
路によって１クロック周期分の遅延が付加されたクロッ
ク信号との両位相が同期するように該２個直列に設けた
可変遅延回路を調整する位相同期回路により構成された
前記デューティ補正回路が得られる。
クロック周期分の２個直列に設けた可変遅延回路と、２
個の分周回路と、位相比較器と、アップ／ダウンカウン
タとを備え、入力信号と該２個直列に設けた可変遅延回
路によって１クロック周期分の遅延が付加されたクロッ
ク信号との両位相が同期するように該２個直列に設けた
可変遅延回路を調整する位相同期回路により構成された
前記デューティ補正回路が得られる。
【００１５】本発明によればさらに、前記デューティ補
正回路を含む集積回路素子が得られる。
正回路を含む集積回路素子が得られる。
【００１６】
【発明の実施の形態】以下、図面を参照して、本発明に
よるデューティ補正回路を説明する。
よるデューティ補正回路を説明する。
【００１７】図１は、本発明の実施の一形態によるデュ
ーティ補正回路を示すブロック図である。図２は、図１
に示す本デューティ補正回路のデューティ５０パーセン
トクロック信号時の動作波形図である。
ーティ補正回路を示すブロック図である。図２は、図１
に示す本デューティ補正回路のデューティ５０パーセン
トクロック信号時の動作波形図である。
【００１８】図１および図２を参照して、本デューティ
補正回路は、クロック信号をそのデューティを可変に出
力するクロック発生回路１０と、クロック発生回路１０
を制御する制御回路２０とを有している。
補正回路は、クロック信号をそのデューティを可変に出
力するクロック発生回路１０と、クロック発生回路１０
を制御する制御回路２０とを有している。
【００１９】クロック発生回路１０は、クロック入力端
子から入力される入力クロックａを第１のＤフリップ・
フロップ回路（ＤＦＦ）１１によって２分周した信号ｆ
と、第１のＤフリップ・フロップ回路１１で２分周した
後に制御回路２０からのタイミングを用いて第２のＤフ
リップ・フロップ回路（ＤＦＦ）１２によって遅らせた
信号ｇとの排他的論理和を排他的論理和回路１３によっ
てとることによりクロックを生成し、クロック出力端子
から出力する。
子から入力される入力クロックａを第１のＤフリップ・
フロップ回路（ＤＦＦ）１１によって２分周した信号ｆ
と、第１のＤフリップ・フロップ回路１１で２分周した
後に制御回路２０からのタイミングを用いて第２のＤフ
リップ・フロップ回路（ＤＦＦ）１２によって遅らせた
信号ｇとの排他的論理和を排他的論理和回路１３によっ
てとることによりクロックを生成し、クロック出力端子
から出力する。
【００２０】出力クロックｈのデューティは、第２のＤ
フリップ・フロップ回路１２のクロック入力位相（後述
する第１の可変遅延回路２１の出力ｂ）を調整すること
で可変である。
フリップ・フロップ回路１２のクロック入力位相（後述
する第１の可変遅延回路２１の出力ｂ）を調整すること
で可変である。
【００２１】図２を参照すると、第１の可変遅延回路２
１の出力ｂの位相は、デューティ５０パーセントのクロ
ックを生成するために入力クロックａに対して１／２周
期遅れた位相となっている。
１の出力ｂの位相は、デューティ５０パーセントのクロ
ックを生成するために入力クロックａに対して１／２周
期遅れた位相となっている。
【００２２】制御回路２０は、入力クロックａの約１周
期分の遅延量を持つ２個直列に設けられた第１および第
２の可変遅延回路２１および２２と、第１および第２の
ｎ分周回路２３および２４と、位相比較回路２５と、ア
ップ／ダウンカウンタ２６とを備え、入力クロックａと
２個直列に設けた第１および第２の可変遅延回路２１お
よび２２によって１クロック周期分の遅延が付加された
クロック信号（第２の可変遅延回路２２の出力ｃ）との
両位相が同期するように、第１および第２の可変遅延回
路２１および２２を調整する位相同期回路により構成さ
れている。
期分の遅延量を持つ２個直列に設けられた第１および第
２の可変遅延回路２１および２２と、第１および第２の
ｎ分周回路２３および２４と、位相比較回路２５と、ア
ップ／ダウンカウンタ２６とを備え、入力クロックａと
２個直列に設けた第１および第２の可変遅延回路２１お
よび２２によって１クロック周期分の遅延が付加された
クロック信号（第２の可変遅延回路２２の出力ｃ）との
両位相が同期するように、第１および第２の可変遅延回
路２１および２２を調整する位相同期回路により構成さ
れている。
【００２３】本発明では、２個直列に設けた第１および
第２の可変遅延回路２１および２２の遅延量を入力クロ
ックａのちょうど１周期分の遅れでロックするために、
入力クロックａと第２の可変遅延回路２２の出力ｃとを
直接位相比較するのではなく、第１および第２のｎ分周
回路２３および２４によりｎ分周された信号ｄ、ｅの位
相比較を行う。位相比較器２５による位相比較の結果、
信号ｅが信号ｄよりも位相が進んでいる場合には、アッ
プ／ダウンカウンタ２６はカウントアップを行い、第１
および第２の可変遅延回路２１および２２の遅延量は増
加される。一方、信号ｅが信号ｄよりも位相が遅れてい
る場合には、アップ／ダウンカウンタ２６はカウントダ
ウンを行い、第１および第２の可変遅延回路２１および
２２の遅延量は減少される。制御回路２０は、この動作
を繰り返すことによって位相同期をとり、製造されたＬ
ＳＩ素子それぞれ特性のばらつきや、使用時の電源変
動、温度変動等が生じても、第１および第２の可変遅延
回路２１および２２の遅延量を常に入力クロックａの１
周期分に保つことが可能である。
第２の可変遅延回路２１および２２の遅延量を入力クロ
ックａのちょうど１周期分の遅れでロックするために、
入力クロックａと第２の可変遅延回路２２の出力ｃとを
直接位相比較するのではなく、第１および第２のｎ分周
回路２３および２４によりｎ分周された信号ｄ、ｅの位
相比較を行う。位相比較器２５による位相比較の結果、
信号ｅが信号ｄよりも位相が進んでいる場合には、アッ
プ／ダウンカウンタ２６はカウントアップを行い、第１
および第２の可変遅延回路２１および２２の遅延量は増
加される。一方、信号ｅが信号ｄよりも位相が遅れてい
る場合には、アップ／ダウンカウンタ２６はカウントダ
ウンを行い、第１および第２の可変遅延回路２１および
２２の遅延量は減少される。制御回路２０は、この動作
を繰り返すことによって位相同期をとり、製造されたＬ
ＳＩ素子それぞれ特性のばらつきや、使用時の電源変
動、温度変動等が生じても、第１および第２の可変遅延
回路２１および２２の遅延量を常に入力クロックａの１
周期分に保つことが可能である。
【００２４】そして、本実施の形態のごとく第１および
第２の可変遅延回路２１および２２の制御信号を共通に
した場合には、第１の可変遅延回路２１の出力ｂは入力
クロックａに対して１／２周期遅れた位相が保たれ、こ
の第１の可変遅延回路２１の出力ｂをクロック発生回路
１０の第２のＤフリップ・フロップ回路１２１２のクロ
ック入力に使用することにより、デューティが５０パー
セントに自動補正されたクロックを得ることができる。
第２の可変遅延回路２１および２２の制御信号を共通に
した場合には、第１の可変遅延回路２１の出力ｂは入力
クロックａに対して１／２周期遅れた位相が保たれ、こ
の第１の可変遅延回路２１の出力ｂをクロック発生回路
１０の第２のＤフリップ・フロップ回路１２１２のクロ
ック入力に使用することにより、デューティが５０パー
セントに自動補正されたクロックを得ることができる。
【００２５】また、直列に設けた第１および第２の可変
遅延回路２１および２２の遅延量の比を変えることによ
り、デューティを任意の値に設定できる。
遅延回路２１および２２の遅延量の比を変えることによ
り、デューティを任意の値に設定できる。
【００２６】
【発明の効果】本発明によるデューティ補正回路は、ク
ロック信号をそのデューティを可変に出力するクロック
発生回路と、クロック発生回路を制御する制御回路とを
有し、クロック発生回路が、生成する出力クロック信号
の立ち上がりエッジ位相には入力クロック信号の立ち上
がりエッジ位相を使用する一方、立ち下がりエッジ位相
は前記制御回路からの制御を受けるものであり、制御回
路が、クロック発生回路の立ち下がりエッジ位相に関す
る制御信号を入力クロック信号を遅延回路により遅延さ
せて生成するものであるデジタル処理によるデューティ
自動補正を行うため、従来のようなコンデンサ等の受動
素子が不要であるし、ゲートしきい値の調整が不要であ
る。
ロック信号をそのデューティを可変に出力するクロック
発生回路と、クロック発生回路を制御する制御回路とを
有し、クロック発生回路が、生成する出力クロック信号
の立ち上がりエッジ位相には入力クロック信号の立ち上
がりエッジ位相を使用する一方、立ち下がりエッジ位相
は前記制御回路からの制御を受けるものであり、制御回
路が、クロック発生回路の立ち下がりエッジ位相に関す
る制御信号を入力クロック信号を遅延回路により遅延さ
せて生成するものであるデジタル処理によるデューティ
自動補正を行うため、従来のようなコンデンサ等の受動
素子が不要であるし、ゲートしきい値の調整が不要であ
る。
【００２７】よって、製造されたＬＳＩ素子それぞれの
特性のばらつきによって生じるコンデンサの容量値変動
や、ハイトリップインバータおよびロウトリップインバ
ータのしきい値変動に起因して調整後の出力クロックデ
ューティにばらつきが生ずる等、従来みられた問題がな
い。また、消費電力が小さくてよい。さらに、回路全体
を集積回路素子内にて構成できる。また、このデューテ
ィ補正回路を含む集積回路素子は、製造コストが安い。
特性のばらつきによって生じるコンデンサの容量値変動
や、ハイトリップインバータおよびロウトリップインバ
ータのしきい値変動に起因して調整後の出力クロックデ
ューティにばらつきが生ずる等、従来みられた問題がな
い。また、消費電力が小さくてよい。さらに、回路全体
を集積回路素子内にて構成できる。また、このデューテ
ィ補正回路を含む集積回路素子は、製造コストが安い。
【図１】本発明の実施の一形態によるデューティ補正回
路を示すブロック図である。
路を示すブロック図である。
【図２】図１に示すデューティ補正回路の動作波形図で
ある。
ある。
【符号の説明】 １０ クロック発生回路 １１ 第１のＤフリップ・フロップ回路 １２ 第２のＤフリップ・フロップ回路 １３ 排他的論理和回路 ２０ 制御回路 ２１ 第１の可変遅延回路 ２２ 第２の可変遅延回路 ２３ 第１のｎ分周回路 ２４ 第２のｎ分周回路 ２５ 位相比較器 ２６ アップ／ダウンカウンタ
Claims (3)
- 【請求項１】 入力クロックのデューティを所定の値に
補正するデューティ補正回路において、クロック信号を
そのデューティを可変に出力するクロック発生回路と、
前記クロック発生回路を制御する制御回路とを有し、前
記クロック発生回路は、生成する出力クロック信号の立
ち上がりエッジ位相には入力クロック信号の立ち上がり
エッジ位相を使用する一方、立ち下がりエッジ位相は前
記制御回路からの制御を受けるものであり、前記制御回
路は、前記クロック発生回路の立ち下がりエッジ位相に
関する制御信号を、入力クロック信号を遅延回路により
遅延させることによって生成するものであることを特徴
とするデューティ補正回路。 - 【請求項２】 前記制御回路は、１クロック周期分の２
個直列に設けた可変遅延回路と、２個の分周回路と、位
相比較器と、アップ／ダウンカウンタとを備え、入力信
号と該２個直列に設けた可変遅延回路によって１クロッ
ク周期分の遅延が付加されたクロック信号との両位相が
同期するように該２個直列に設けた可変遅延回路を調整
する位相同期回路により構成された請求項１記載のデュ
ーティ補正回路。 - 【請求項３】 請求項１または２に記載のデューティ補
正回路を含む集積回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP956896A JPH09200005A (ja) | 1996-01-23 | 1996-01-23 | デューティ補正回路およびこれを含む集積回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP956896A JPH09200005A (ja) | 1996-01-23 | 1996-01-23 | デューティ補正回路およびこれを含む集積回路素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09200005A true JPH09200005A (ja) | 1997-07-31 |
Family
ID=11723910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP956896A Withdrawn JPH09200005A (ja) | 1996-01-23 | 1996-01-23 | デューティ補正回路およびこれを含む集積回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09200005A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422349B1 (ko) * | 2001-06-26 | 2004-03-12 | 주식회사 하이닉스반도체 | 클럭신호발생기 |
| KR100520658B1 (ko) * | 1998-06-30 | 2005-11-30 | 주식회사 하이닉스반도체 | 디지털 듀티율 정정 회로 |
-
1996
- 1996-01-23 JP JP956896A patent/JPH09200005A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100520658B1 (ko) * | 1998-06-30 | 2005-11-30 | 주식회사 하이닉스반도체 | 디지털 듀티율 정정 회로 |
| KR100422349B1 (ko) * | 2001-06-26 | 2004-03-12 | 주식회사 하이닉스반도체 | 클럭신호발생기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030401 |