JPH09200014A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09200014A JPH09200014A JP8010175A JP1017596A JPH09200014A JP H09200014 A JPH09200014 A JP H09200014A JP 8010175 A JP8010175 A JP 8010175A JP 1017596 A JP1017596 A JP 1017596A JP H09200014 A JPH09200014 A JP H09200014A
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- circuit
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Abstract
(57)【要約】
【課題】電源電圧の任意の設定に対して特定の入力バッ
ファを自動的に選択することができ、かつ従来同様のバ
ッファ切り替え機能を最小数のＩ／Ｏパッドにて実現で
きる半導体集積回路を提供する。 【解決手段】半導体集積回路内に設けられ、任意に設定
された電源電圧の値に対して自動的に０または１のデジ
タル信号を出力する電圧検出回路４と、各々の入力が一
つのＩ／Ｏパッドに接続された複数の異なる種類の入力
バッファ２，３と、各々の入力がこの複数の入力バッフ
ァ２，３の各々に接続され、電圧検出回路４からの出力
信号に応じて、複数の入力バッファ２，３から１つの入
力バッファを選択する２入力１出力マルチプレクサ５と
を具備する。
ファを自動的に選択することができ、かつ従来同様のバ
ッファ切り替え機能を最小数のＩ／Ｏパッドにて実現で
きる半導体集積回路を提供する。 【解決手段】半導体集積回路内に設けられ、任意に設定
された電源電圧の値に対して自動的に０または１のデジ
タル信号を出力する電圧検出回路４と、各々の入力が一
つのＩ／Ｏパッドに接続された複数の異なる種類の入力
バッファ２，３と、各々の入力がこの複数の入力バッフ
ァ２，３の各々に接続され、電圧検出回路４からの出力
信号に応じて、複数の入力バッファ２，３から１つの入
力バッファを選択する２入力１出力マルチプレクサ５と
を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、半導体集積回路内で電源電圧を任意の値に設
定し、その設定された電圧から自動的にデジタル信号を
作り出す電圧検出回路を使用して、Ｉ／Ｏパッドに接続
されている複数のバッファを自動的に切り替える装置に
関する。
し、特に、半導体集積回路内で電源電圧を任意の値に設
定し、その設定された電圧から自動的にデジタル信号を
作り出す電圧検出回路を使用して、Ｉ／Ｏパッドに接続
されている複数のバッファを自動的に切り替える装置に
関する。
【０００２】
【従来の技術】図１０は従来の半導体集積回路の構成を
示す図であり、Ｉ／Ｏパッド１００は２入力１出力マル
チプレクサ１０４のセレクタ端子に接続されており、Ｉ
／Ｏパッド１０１は入力バッファ１０２、１０３を介し
て前記マルチプレクサ１０４の第１、第２の入力部に各
々接続されている。このような構成において、Ｉ／Ｏパ
ッド１００を介して外部から供給された１または０の選
択信号によって入力バッファ１０２、１０３のうちいず
れかのバッファが選択される。
示す図であり、Ｉ／Ｏパッド１００は２入力１出力マル
チプレクサ１０４のセレクタ端子に接続されており、Ｉ
／Ｏパッド１０１は入力バッファ１０２、１０３を介し
て前記マルチプレクサ１０４の第１、第２の入力部に各
々接続されている。このような構成において、Ｉ／Ｏパ
ッド１００を介して外部から供給された１または０の選
択信号によって入力バッファ１０２、１０３のうちいず
れかのバッファが選択される。
【０００３】図１１は他の従来の半導体集積回路の構成
を示す図であり、Ｉ／Ｏパッド１０５、１０６は４入力
１出力マルチプレクサ１１２の第１、第２のセレクタ端
子に接続されている。また、Ｉ／Ｏパッド１０７は入力
バッファ１０８、１０９、１１０、１１１を介して前記
マルチプレクサ１１２の第１、第２、第３、第４入力部
に各々接続されている。上記した構成において、Ｉ／Ｏ
パッド１０５又は１０６を介して外部から供給された１
又は０の選択信号によって入力バッファ１０８〜１１１
のうちいずれかの入力バッファが選択される。
を示す図であり、Ｉ／Ｏパッド１０５、１０６は４入力
１出力マルチプレクサ１１２の第１、第２のセレクタ端
子に接続されている。また、Ｉ／Ｏパッド１０７は入力
バッファ１０８、１０９、１１０、１１１を介して前記
マルチプレクサ１１２の第１、第２、第３、第４入力部
に各々接続されている。上記した構成において、Ｉ／Ｏ
パッド１０５又は１０６を介して外部から供給された１
又は０の選択信号によって入力バッファ１０８〜１１１
のうちいずれかの入力バッファが選択される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体集積回路においては、外部から選択信号
を供給するために専用のＩ／Ｏパッドを設ける必要があ
り、これによって半導体集積回路内において使用できる
Ｉ／Ｏパッド数が減少してしまう。また、電源電圧を任
意の値に設定した時にその都度目的のバッファを選択す
るためにＩ／Ｏパッドに任意の信号を設定する必要があ
る。
た従来の半導体集積回路においては、外部から選択信号
を供給するために専用のＩ／Ｏパッドを設ける必要があ
り、これによって半導体集積回路内において使用できる
Ｉ／Ｏパッド数が減少してしまう。また、電源電圧を任
意の値に設定した時にその都度目的のバッファを選択す
るためにＩ／Ｏパッドに任意の信号を設定する必要があ
る。
【０００５】本発明の半導体集積回路はこのような課題
に着目してなされたものであり、その目的とするところ
は、電源電圧の任意の設定に対して特定の入力バッファ
を自動的に選択することができ、かつ従来同様のバッフ
ァ切り替え機能を少ないＩ／Ｏパッドにて実現できる半
導体集積回路を提供することにある。
に着目してなされたものであり、その目的とするところ
は、電源電圧の任意の設定に対して特定の入力バッファ
を自動的に選択することができ、かつ従来同様のバッフ
ァ切り替え機能を少ないＩ／Ｏパッドにて実現できる半
導体集積回路を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、第１の発明に係る半導体集積装置は、半導体集積
回路内に設けられ、任意に設定された電源電圧の値に対
して自動的に０または１のデジタル信号を出力する電圧
検出回路と、各々の入力が一つのＩ／Ｏパッドの各々に
接続された複数の異なる種類の入力バッファと、各々の
入力がこの複数の入力バッファに接続され、前記電圧検
出回路からの出力信号に応じて、前記複数の入力バッフ
ァから１つの入力バッファを選択するマルチプレクサと
を具備する。
めに、第１の発明に係る半導体集積装置は、半導体集積
回路内に設けられ、任意に設定された電源電圧の値に対
して自動的に０または１のデジタル信号を出力する電圧
検出回路と、各々の入力が一つのＩ／Ｏパッドの各々に
接続された複数の異なる種類の入力バッファと、各々の
入力がこの複数の入力バッファに接続され、前記電圧検
出回路からの出力信号に応じて、前記複数の入力バッフ
ァから１つの入力バッファを選択するマルチプレクサと
を具備する。
【０００７】また、第２の発明に係る半導体集積回路
は、第１の発明において、前記電圧検出回路は前記半導
体集積回路内に設けられた複数種類の電源電圧の各々に
対応して複数個設けられている。
は、第１の発明において、前記電圧検出回路は前記半導
体集積回路内に設けられた複数種類の電源電圧の各々に
対応して複数個設けられている。
【０００８】また、第３の発明に係る半導体集積回路
は、半導体集積回路内に設けられ、任意に設定された電
源電圧の値に対して自動的に０または１のデジタル信号
を出力する電圧検出回路と、各々の入力が一つのＩ／Ｏ
パッドに接続された複数の異なる種類の入力バッファ
と、前記電圧検出回路からの出力に応じて、前記複数の
入力バッファのうち特定の入力バッファの動作を制御す
るバッファ制御手段とを具備する。
は、半導体集積回路内に設けられ、任意に設定された電
源電圧の値に対して自動的に０または１のデジタル信号
を出力する電圧検出回路と、各々の入力が一つのＩ／Ｏ
パッドに接続された複数の異なる種類の入力バッファ
と、前記電圧検出回路からの出力に応じて、前記複数の
入力バッファのうち特定の入力バッファの動作を制御す
るバッファ制御手段とを具備する。
【０００９】
【発明の実施の形態】以下に図面を参照して本発明の実
施例を詳細に説明する。図１は本発明の実施の第１の形
態の構成を示す図である。同図において、電源電圧が５
Ｖの時にある一定の駆動能力を有する入力バッファ２と
電源電圧が３Ｖの時に入力バッファ２とほぼ同じ駆動能
力を有する入力バッファ３のそれぞれの入力が１つのＩ
／Ｏパッド１に接続され、入力バッファ２、３の各出力
は、２入力１出力マルチプレクサ回路５の別々の入力ｅ
１、ｅ２に接続されている。さらに、電源電圧が５Ｖの
時にはデジタル信号の０を、電源電圧が３Ｖの時にはデ
ジタル信号の１を出力するような電圧検出回路４の出力
ｆ１が２入力１出力マルチプレクサ回路５のセレクタ端
子ｅ５に接続されている。
施例を詳細に説明する。図１は本発明の実施の第１の形
態の構成を示す図である。同図において、電源電圧が５
Ｖの時にある一定の駆動能力を有する入力バッファ２と
電源電圧が３Ｖの時に入力バッファ２とほぼ同じ駆動能
力を有する入力バッファ３のそれぞれの入力が１つのＩ
／Ｏパッド１に接続され、入力バッファ２、３の各出力
は、２入力１出力マルチプレクサ回路５の別々の入力ｅ
１、ｅ２に接続されている。さらに、電源電圧が５Ｖの
時にはデジタル信号の０を、電源電圧が３Ｖの時にはデ
ジタル信号の１を出力するような電圧検出回路４の出力
ｆ１が２入力１出力マルチプレクサ回路５のセレクタ端
子ｅ５に接続されている。
【００１０】図９は上記した電圧検出回路４の構成を示
す図であり、ＰＭＯＳトランジスタＰ１乃至Ｐ４と、Ｎ
ＭＯＳトランジスタＮ１と、インバータＩＮと、抵抗ｒ
１、ｒ２とから構成されている。
す図であり、ＰＭＯＳトランジスタＰ１乃至Ｐ４と、Ｎ
ＭＯＳトランジスタＮ１と、インバータＩＮと、抵抗ｒ
１、ｒ２とから構成されている。
【００１１】以下に電圧検出回路４の動作を説明する。
まず、電源電圧ＶDDが５ＶのときＡ点の電圧は、ＰＭＯ
ＳトランジスタＰ１乃至Ｐ４の各々がドレインソース間
に０．８Ｖの電圧効果を有するため、５Ｖ−０．８Ｖ×
４＝１．８Ｖになる。これによってＮＭＯＳトランジス
タＮ１がＯＮしてＢ点の電圧は０Ｖになるが、インバー
タＩＮによって反転されて出力部ＯＵＴの電圧は５Ｖと
なる。
まず、電源電圧ＶDDが５ＶのときＡ点の電圧は、ＰＭＯ
ＳトランジスタＰ１乃至Ｐ４の各々がドレインソース間
に０．８Ｖの電圧効果を有するため、５Ｖ−０．８Ｖ×
４＝１．８Ｖになる。これによってＮＭＯＳトランジス
タＮ１がＯＮしてＢ点の電圧は０Ｖになるが、インバー
タＩＮによって反転されて出力部ＯＵＴの電圧は５Ｖと
なる。
【００１２】また、電源電圧ＶDDが３ＶのときＡ点の電
圧は、３Ｖ−０．８Ｖ×４＝−０．２Ｖとなる。これに
よってＮＭＯＳトランジスタＮ１がＯＦＦしてＢ点の電
圧は３Ｖになるが、インバータＩＮによって反転されて
出力部ＯＵＴの電圧はＯＶとなる。
圧は、３Ｖ−０．８Ｖ×４＝−０．２Ｖとなる。これに
よってＮＭＯＳトランジスタＮ１がＯＦＦしてＢ点の電
圧は３Ｖになるが、インバータＩＮによって反転されて
出力部ＯＵＴの電圧はＯＶとなる。
【００１３】このように電圧検出回路４は電源電圧ＶDD
が５Ｖのときは５Ｖ（デジタル信号の０）を出力し、３
Ｖのときは０Ｖ（デジタル信号の１）を出力する。マル
チプレクサ回路５は、電圧検出回路４からデジタル信号
の０が供給されたときマルチプレクサ回路５のｅ１に接
続された入力バッファ２を選択し、デジタル信号の１が
供給されたときマルチプレクサ回路５のｅ２に接続され
た入力バッファ３を自動的に選択する。
が５Ｖのときは５Ｖ（デジタル信号の０）を出力し、３
Ｖのときは０Ｖ（デジタル信号の１）を出力する。マル
チプレクサ回路５は、電圧検出回路４からデジタル信号
の０が供給されたときマルチプレクサ回路５のｅ１に接
続された入力バッファ２を選択し、デジタル信号の１が
供給されたときマルチプレクサ回路５のｅ２に接続され
た入力バッファ３を自動的に選択する。
【００１４】図２は図１の変形例を示す図であり、図１
の構成における入力バッファ２、３を種類の異なる入力
バッファ７、８に置き換え、電圧検出回路４からの出力
に応じて２入力１出力マルチプレクサ５を切り替えてい
ずれかの入力バッファを選択するようにした実施例であ
る。
の構成における入力バッファ２、３を種類の異なる入力
バッファ７、８に置き換え、電圧検出回路４からの出力
に応じて２入力１出力マルチプレクサ５を切り替えてい
ずれかの入力バッファを選択するようにした実施例であ
る。
【００１５】また、図３は図１で用いた回路構成を半導
体集積回路内に２つ用意し、それぞれ別の種類の電源
（電源電圧１、電源電圧２）を供給するようにしたもの
である。さらに、図４では、図１で用いた回路構成を半
導体集積回路内に３つ用意し、それぞれ別の種類の電源
（電源電圧１、電源電圧２、電源電圧３）を供給するよ
うにしたものである。
体集積回路内に２つ用意し、それぞれ別の種類の電源
（電源電圧１、電源電圧２）を供給するようにしたもの
である。さらに、図４では、図１で用いた回路構成を半
導体集積回路内に３つ用意し、それぞれ別の種類の電源
（電源電圧１、電源電圧２、電源電圧３）を供給するよ
うにしたものである。
【００１６】図５は本発明の実施の第２の形態の構成を
示す図である。図５では、Ｉ／Ｏパッド１１には反転出
力のバッファ１６の入力と、ＮＡＮＤ回路１４の一方の
入力と、ＮＯＲ回路１５の一方の入力が接続されてい
る。電源に接続された電圧検出回路１２の出力はＮＡＮ
Ｄ回路１４のもう一方の入力と、インバ−タ回路１３の
入力とに接続され、さらにこのインバ−タ回路１３の出
力はＮＯＲ回路１５のもう一方の入力に接続されてい
る。また、ＮＡＮＤ回路１４の出力は、ソ−スが電源に
接続されたＰ型ＭＯＳトランジスタ１７のゲ−トに接続
され、ＮＯＲ回路１５の出力は、ソ−スがグラウンドに
接続されたＮ型ＭＯＳトランジスタ１８のゲ−トにそれ
ぞれ接続されている。Ｐ型ＭＯＳトランジスタ１７及び
Ｎ型ＭＯＳトランジスタ１８のドレインと、反転出力の
バッファ１６の出力は出力端子１９でそれぞれ１つに接
続されている。上記したＰ型ＭＯＳトランジスタ１７と
Ｎ型ＭＯＳトランジスタ１８とは反転出力の第２のバッ
ファを構成している。
示す図である。図５では、Ｉ／Ｏパッド１１には反転出
力のバッファ１６の入力と、ＮＡＮＤ回路１４の一方の
入力と、ＮＯＲ回路１５の一方の入力が接続されてい
る。電源に接続された電圧検出回路１２の出力はＮＡＮ
Ｄ回路１４のもう一方の入力と、インバ−タ回路１３の
入力とに接続され、さらにこのインバ−タ回路１３の出
力はＮＯＲ回路１５のもう一方の入力に接続されてい
る。また、ＮＡＮＤ回路１４の出力は、ソ−スが電源に
接続されたＰ型ＭＯＳトランジスタ１７のゲ−トに接続
され、ＮＯＲ回路１５の出力は、ソ−スがグラウンドに
接続されたＮ型ＭＯＳトランジスタ１８のゲ−トにそれ
ぞれ接続されている。Ｐ型ＭＯＳトランジスタ１７及び
Ｎ型ＭＯＳトランジスタ１８のドレインと、反転出力の
バッファ１６の出力は出力端子１９でそれぞれ１つに接
続されている。上記したＰ型ＭＯＳトランジスタ１７と
Ｎ型ＭＯＳトランジスタ１８とは反転出力の第２のバッ
ファを構成している。
【００１７】上記した構成において、電源電圧の低下が
電圧検出回路１２によって検出されると、インバータ回
路１３とＮＡＮＤ回路１４とＮＯＲ回路１５からなるバ
ッファ制御手段のロジック動作により、第２のバッファ
が動作する。
電圧検出回路１２によって検出されると、インバータ回
路１３とＮＡＮＤ回路１４とＮＯＲ回路１５からなるバ
ッファ制御手段のロジック動作により、第２のバッファ
が動作する。
【００１８】図６は、図５で用いた構成の中のインバ−
タ回路１３の出力をＮＡＮＤ回路１４の入力に接続した
実施例である。通常の状態ではバッファ１６と第２のバ
ッファとが共に動作しているが、電源電圧の低下が電圧
検出回路１２によって検出されると、インバータ回路１
３とＮＡＮＤ回路１４とＮＯＲ回路１５からなるバッフ
ァ制御手段のロジック動作により、第２のバッファがＯ
ＦＦされてバッファ１６のみが動作される。
タ回路１３の出力をＮＡＮＤ回路１４の入力に接続した
実施例である。通常の状態ではバッファ１６と第２のバ
ッファとが共に動作しているが、電源電圧の低下が電圧
検出回路１２によって検出されると、インバータ回路１
３とＮＡＮＤ回路１４とＮＯＲ回路１５からなるバッフ
ァ制御手段のロジック動作により、第２のバッファがＯ
ＦＦされてバッファ１６のみが動作される。
【００１９】図７は上記した第２の形態の変形例を示す
図である。図７において、Ｉ／Ｏパッド１１にはＰ型Ｍ
ＯＳトランジスタ１７とＮ型ＭＯＳトランジスタ１８と
からなる反転出力のバッファ１６の入力と、伝送ゲ−ト
回路２１の入力とが接続されている。電圧検出回路１２
の出力は伝送ゲ−ト回路２１の一方のコントロ−ル端子
ｃ１と、インバ−タ回路２０の入力とに接続され、この
伝送ゲ−ト回路２１の出力はＮ型ＭＯＳトランジスタ２
２のゲ−トと、プルダウン抵抗２３の一方の端子にそれ
ぞれ接続されている。また、インバ−タ回路２０の出力
は伝送ゲ−ト回路２１のもう一方のコントロ−ル端子ｃ
２に接続されている。Ｎ型ＭＯＳトランジスタ２２のド
レインは反転出力のバッファの出力に、ソ−スはグラウ
ンドにそれぞれ接続されている。
図である。図７において、Ｉ／Ｏパッド１１にはＰ型Ｍ
ＯＳトランジスタ１７とＮ型ＭＯＳトランジスタ１８と
からなる反転出力のバッファ１６の入力と、伝送ゲ−ト
回路２１の入力とが接続されている。電圧検出回路１２
の出力は伝送ゲ−ト回路２１の一方のコントロ−ル端子
ｃ１と、インバ−タ回路２０の入力とに接続され、この
伝送ゲ−ト回路２１の出力はＮ型ＭＯＳトランジスタ２
２のゲ−トと、プルダウン抵抗２３の一方の端子にそれ
ぞれ接続されている。また、インバ−タ回路２０の出力
は伝送ゲ−ト回路２１のもう一方のコントロ−ル端子ｃ
２に接続されている。Ｎ型ＭＯＳトランジスタ２２のド
レインは反転出力のバッファの出力に、ソ−スはグラウ
ンドにそれぞれ接続されている。
【００２０】上記した構成において、電圧検出回路１２
が電源電圧の低下を検出すると、伝送ゲート回路２１が
ＯＮすることにより、並列接続されたＮ型ＭＯＳトラン
ジスタ１８、２２が共にＯＮしてＮ型ＭＯＳトランジス
タの駆動能力が増大する。
が電源電圧の低下を検出すると、伝送ゲート回路２１が
ＯＮすることにより、並列接続されたＮ型ＭＯＳトラン
ジスタ１８、２２が共にＯＮしてＮ型ＭＯＳトランジス
タの駆動能力が増大する。
【００２１】また、図１の入力バッファ２をＰ型ＭＯＳ
トランジスタ１７によって構成し、かつ入力バッファ３
を並列接続された２つのＭＯＳトランジスタ１８、２２
によって構成することにより、半導体集積回路内に占め
る面積が小さくなって回路をコンパクトにすることがで
きる。
トランジスタ１７によって構成し、かつ入力バッファ３
を並列接続された２つのＭＯＳトランジスタ１８、２２
によって構成することにより、半導体集積回路内に占め
る面積が小さくなって回路をコンパクトにすることがで
きる。
【００２２】ここで、図７のプルダウン抵抗２３は伝送
ゲート回路２１がＯＦＦしたときに、Ｎ型ＭＯＳトラン
ジスタ２２のゲートがフローテング状態にならないよう
にローレベルに固定する機能をもつ。
ゲート回路２１がＯＦＦしたときに、Ｎ型ＭＯＳトラン
ジスタ２２のゲートがフローテング状態にならないよう
にローレベルに固定する機能をもつ。
【００２３】図８は図７に示す回路の変形例を示す図で
あり、図７で用いた構成の中のＮ型ＭＯＳトランジスタ
２２をＰ型ＭＯＳトランジスタ２５に置き換え、プルダ
ウン抵抗２３をプルアップ抵抗２４に置き換えるととも
に、Ｐ型ＭＯＳトランジスタ２５のソ−スを電源に、ド
レインをＰ型ＭＯＳトランジスタ１７とＮ型ＭＯＳトラ
ンジスタ１８とからなる反転出力のバッファの出力に接
続している。
あり、図７で用いた構成の中のＮ型ＭＯＳトランジスタ
２２をＰ型ＭＯＳトランジスタ２５に置き換え、プルダ
ウン抵抗２３をプルアップ抵抗２４に置き換えるととも
に、Ｐ型ＭＯＳトランジスタ２５のソ−スを電源に、ド
レインをＰ型ＭＯＳトランジスタ１７とＮ型ＭＯＳトラ
ンジスタ１８とからなる反転出力のバッファの出力に接
続している。
【００２４】図８の構成ではＰ型ＭＯＳトランジスタ１
７、２５が並列接続された構成になっているので、Ｐ型
ＭＯＳトランジスタの駆動能力を増大することができ
る。なお、プルアップ抵抗２４の機能は図７のプルダウ
ン抵抗２３の機能と同様である。
７、２５が並列接続された構成になっているので、Ｐ型
ＭＯＳトランジスタの駆動能力を増大することができ
る。なお、プルアップ抵抗２４の機能は図７のプルダウ
ン抵抗２３の機能と同様である。
【００２５】
【発明の効果】本発明によれば、バッファ選択用の選択
信号を供給するためのＩ／Ｏパッドが不要になるので従
来同様のバッファ切り替え機能を最小数のＩ／Ｏパッド
にて実現することができる。同時に、電源電圧の任意の
設定に応じてバッファの選択を自動で行なえるようにな
る。
信号を供給するためのＩ／Ｏパッドが不要になるので従
来同様のバッファ切り替え機能を最小数のＩ／Ｏパッド
にて実現することができる。同時に、電源電圧の任意の
設定に応じてバッファの選択を自動で行なえるようにな
る。
【図１】本発明の実施の第１の形態に係る半導体集積回
路の構成を示す図である。
路の構成を示す図である。
【図２】第１の形態の変形例の構成を示す図である。
【図３】第１の形態の他の変形例を示す図である。
【図４】第１の形態のさらに他の変形例を示す図であ
る。
る。
【図５】本発明の実施の第２の形態に係る半導体集積回
路の構成を示す図である。
路の構成を示す図である。
【図６】第２の形態の変形例の構成を示す図である。
【図７】第２の形態の他の変形例を示す図である。
【図８】第２の形態のさらに他の変形例を示す図であ
る。
る。
【図９】電圧検出回路の構成を示す図である。
【図１０】従来の半導体集積回路の構成を示す図であ
る。
る。
【図１１】従来の他の半導体集積回路の構成を示す図で
ある。
ある。
１，１１…Ｉ／Ｏパッド、２，３，７，８…入力バッフ
ァ、４，１２…電圧検出回路、５…２入力１出力マルチ
プレクサ、６，１９…出力端子、１３…インバータ回
路、１４…ＮＡＮＤ回路、１５…ＮＯＲ回路、１６…反
転出力のバッファ、１７，２５…Ｐ型ＭＯＳトランジス
タ、１８，２２…Ｎ型ＭＯＳトランジスタ、２１…伝送
ゲート回路、２３…プルダウン抵抗、２４…プルアップ
抵抗。
ァ、４，１２…電圧検出回路、５…２入力１出力マルチ
プレクサ、６，１９…出力端子、１３…インバータ回
路、１４…ＮＡＮＤ回路、１５…ＮＯＲ回路、１６…反
転出力のバッファ、１７，２５…Ｐ型ＭＯＳトランジス
タ、１８，２２…Ｎ型ＭＯＳトランジスタ、２１…伝送
ゲート回路、２３…プルダウン抵抗、２４…プルアップ
抵抗。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 Ｈ０３Ｋ 19/00 １０１Ｆ
Claims (3)
- 【請求項１】 半導体集積回路内に設けられ、任意に設
定された電源電圧の値に対して自動的に０または１のデ
ジタル信号を出力する電圧検出回路と、 各々の入力が一つのＩ／Ｏパッドに接続された複数の異
なる種類の入力バッファと、 各々の入力がこの複数の入力バッファの各々に接続さ
れ、前記電圧検出回路からの出力信号に応じて、前記複
数の入力バッファから１つの入力バッファを選択するマ
ルチプレクサと、 を具備したことを特徴とする半導体集積回路。 - 【請求項２】 前記電圧検出回路は前記半導体集積回路
内に設けられた複数種類の電源電圧の各々に対応して複
数個設けられていることを特徴とする請求項１記載の半
導体集積回路。 - 【請求項３】 半導体集積回路内に設けられ、任意に設
定された電源電圧の値に対して自動的に０または１のデ
ジタル信号を出力する電圧検出回路と、 各々の入力が一つのＩ／Ｏパッドに接続された複数の異
なる種類の入力バッファと、 前記電圧検出回路からの出力に応じて、前記複数の入力
バッファのうち特定の入力バッファの動作を制御するバ
ッファ制御手段と、 を具備したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8010175A JPH09200014A (ja) | 1996-01-24 | 1996-01-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8010175A JPH09200014A (ja) | 1996-01-24 | 1996-01-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09200014A true JPH09200014A (ja) | 1997-07-31 |
Family
ID=11742958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8010175A Pending JPH09200014A (ja) | 1996-01-24 | 1996-01-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09200014A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335885B1 (en) | 2000-09-22 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a delay circuit for adjusting the timing of control signals |
| KR100496859B1 (ko) * | 2002-08-13 | 2005-06-22 | 삼성전자주식회사 | 동작모드 설정기능을 가진 반도체 집적회로 |
| KR20190126901A (ko) * | 2017-03-21 | 2019-11-12 | 자일링크스 인코포레이티드 | 회로의 선택을 인에이블링하는 회로 및 방법 |
-
1996
- 1996-01-24 JP JP8010175A patent/JPH09200014A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335885B1 (en) | 2000-09-22 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a delay circuit for adjusting the timing of control signals |
| KR100496859B1 (ko) * | 2002-08-13 | 2005-06-22 | 삼성전자주식회사 | 동작모드 설정기능을 가진 반도체 집적회로 |
| US6949960B2 (en) | 2002-08-13 | 2005-09-27 | Samsung Electronics, Co., Ltd. | Semiconductor integrated circuit comprising functional modes |
| KR20190126901A (ko) * | 2017-03-21 | 2019-11-12 | 자일링크스 인코포레이티드 | 회로의 선택을 인에이블링하는 회로 및 방법 |
| CN110463042A (zh) * | 2017-03-21 | 2019-11-15 | 赛灵思公司 | 能够实现电路选择的电路和方法 |
| JP2020511886A (ja) * | 2017-03-21 | 2020-04-16 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | 回路の選択を可能にする回路および方法 |
| CN110463042B (zh) * | 2017-03-21 | 2024-01-26 | 赛灵思公司 | 能够实现电路选择的电路和方法 |
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