JPH09200019A - オートクリア回路 - Google Patents
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- JPH09200019A JPH09200019A JP8004820A JP482096A JPH09200019A JP H09200019 A JPH09200019 A JP H09200019A JP 8004820 A JP8004820 A JP 8004820A JP 482096 A JP482096 A JP 482096A JP H09200019 A JPH09200019 A JP H09200019A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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Abstract
(57)【要約】
【課題】 電源電圧の上昇が緩慢な場合にはオートクリ
アが不能な場合があり、また電源電圧端子と接地端子と
の間に不要な電流が流れていた。 【解決手段】 電源電圧Ｖcc端子と第１、第２のノード
との間に接続されたスイッチ手段１１、第１のノードと
接地端子との間に接続され第１のノードの電位を分割し
た第１の電位を出力する電位分割手段１２、第２のノー
ドと接地端子との間に接続され電位分割手段１２が出力
した第１の電位に基づいて第２のノードを充電又は放電
する充放電手段１３、第２のノードの電位を保持して信
号を出力端子１５より出力すると共に信号をスイッチ手
段１１に与えて開閉動作を制御するラッチ手段１４を備
える。
アが不能な場合があり、また電源電圧端子と接地端子と
の間に不要な電流が流れていた。 【解決手段】 電源電圧Ｖcc端子と第１、第２のノード
との間に接続されたスイッチ手段１１、第１のノードと
接地端子との間に接続され第１のノードの電位を分割し
た第１の電位を出力する電位分割手段１２、第２のノー
ドと接地端子との間に接続され電位分割手段１２が出力
した第１の電位に基づいて第２のノードを充電又は放電
する充放電手段１３、第２のノードの電位を保持して信
号を出力端子１５より出力すると共に信号をスイッチ手
段１１に与えて開閉動作を制御するラッチ手段１４を備
える。
Description
【０００１】
【発明の属する技術分野】本発明は、電源を投入したと
きに集積回路を初期化するためのリセット信号を発生す
るオートクリア回路に関する。
きに集積回路を初期化するためのリセット信号を発生す
るオートクリア回路に関する。
【０００２】
【従来の技術】電卓や時計等の集積回路は、電源を投入
したときに回路を初期化する必要がある。そこで、電源
が投入されたことを検知してパルスを発生し、このパル
スを用いて集積回路の状態を所定の状態に設定するため
に、オートクリア回路が用いられている。
したときに回路を初期化する必要がある。そこで、電源
が投入されたことを検知してパルスを発生し、このパル
スを用いて集積回路の状態を所定の状態に設定するため
に、オートクリア回路が用いられている。
【０００３】図５に、従来のオートクリア回路の構成を
示す。電源電圧Ｖcc端子と接地端子との間に、コンデン
サＣ１、ＮチャネルトランジスタＮ３１、ダイオードＤ
１のそれぞれの両端が直列に接続され、トランジスタＮ
３１のゲートには電源電圧Ｖccが印加されている。電源
電圧Ｖcc端子と接地端子との間に、Ｐチャネルトランジ
スタＰ３１とコンデンサＣ２のそれぞれの両端が直列に
接続されており、トランジスタＰ３１のゲートはコンデ
ンサＣ１とＮチャネルトランジスタＮ３１のドレインと
を接続するノードＮＸに接続されている。Ｐチャネルト
ランジスタＰ３１のソースとコンデンサＣ２の一端とを
接続するノードＮＹには、インバータＩｎｖ３１の入力
端子が接続され、インバータＩｎｖ３１の出力ノードＮ
Ｚは出力端子３１に接続されている。
示す。電源電圧Ｖcc端子と接地端子との間に、コンデン
サＣ１、ＮチャネルトランジスタＮ３１、ダイオードＤ
１のそれぞれの両端が直列に接続され、トランジスタＮ
３１のゲートには電源電圧Ｖccが印加されている。電源
電圧Ｖcc端子と接地端子との間に、Ｐチャネルトランジ
スタＰ３１とコンデンサＣ２のそれぞれの両端が直列に
接続されており、トランジスタＰ３１のゲートはコンデ
ンサＣ１とＮチャネルトランジスタＮ３１のドレインと
を接続するノードＮＸに接続されている。Ｐチャネルト
ランジスタＰ３１のソースとコンデンサＣ２の一端とを
接続するノードＮＹには、インバータＩｎｖ３１の入力
端子が接続され、インバータＩｎｖ３１の出力ノードＮ
Ｚは出力端子３１に接続されている。
【０００４】図６に示されたように、電源電圧Ｖccの立
ち上がりが急峻な場合は、コンデンサＣ１が充電されて
接続ノードＮＸはＮチャネルトランジスタの閾値電圧Ｖ
thnまで上昇する。この後、ノードＮＸの電位は徐々に
下降していき、電源電圧ＶccからＰチャネルトランジス
タの閾値電圧Ｖthp の絶対値｜Ｖthp ｜よりも低くなる
と、この電位をゲートに入力されるＰチャネルトランジ
スタＰ３１がオンする。これにより、ノードＮＹが充電
されて電位が上昇していく。インバータＩｎｖ３１は、
電源電圧Ｖccが上昇して閾値Ｖthp の絶対値｜Ｖthp ｜
に到達してからノードＮＹが閾値電圧Ｖthp の絶対値｜
Ｖthp ｜に到達するまでの間、ハイレベルの信号を出力
する。
ち上がりが急峻な場合は、コンデンサＣ１が充電されて
接続ノードＮＸはＮチャネルトランジスタの閾値電圧Ｖ
thnまで上昇する。この後、ノードＮＸの電位は徐々に
下降していき、電源電圧ＶccからＰチャネルトランジス
タの閾値電圧Ｖthp の絶対値｜Ｖthp ｜よりも低くなる
と、この電位をゲートに入力されるＰチャネルトランジ
スタＰ３１がオンする。これにより、ノードＮＹが充電
されて電位が上昇していく。インバータＩｎｖ３１は、
電源電圧Ｖccが上昇して閾値Ｖthp の絶対値｜Ｖthp ｜
に到達してからノードＮＹが閾値電圧Ｖthp の絶対値｜
Ｖthp ｜に到達するまでの間、ハイレベルの信号を出力
する。
【０００５】このように、電源電圧Ｖccの立ち上がりが
急峻な場合は、出力端子３１からは図示されたような明
瞭な矩形のパルスが出力される。このパルスが出力端子
３１に接続された後段の集積回路に与えられて初期設定
が行われる。
急峻な場合は、出力端子３１からは図示されたような明
瞭な矩形のパルスが出力される。このパルスが出力端子
３１に接続された後段の集積回路に与えられて初期設定
が行われる。
【０００６】ところが、電源電圧Ｖccの立ち上がりが図
７のように緩慢な場合は、明瞭な矩形のパルスが出力さ
れない場合があった。電源電圧Ｖccが徐々に上昇してい
くと、ノードＮＸも同様な勾配で上昇していき、閾値電
圧Ｖthn まで到達した後下降していき、閾値電圧Ｖthp
の絶対値｜Ｖthp ｜分下降した時点からノードＮＹが上
昇していく。出力端子１５の電位、即ちノードＮＺの電
位は、電源電圧Ｖccが上昇して閾値電圧Ｖthp の絶対値
｜Ｖthp ｜に到達した時点から、ノードＮＹが閾値電圧
Ｖthn に到達した時点までの間、上昇する。電源電圧Ｖ
ccの上昇が緩慢であると、図示されたように矩形のパル
スが出力されず、場合によっては殆どパルスが出力され
ない場合もある。
７のように緩慢な場合は、明瞭な矩形のパルスが出力さ
れない場合があった。電源電圧Ｖccが徐々に上昇してい
くと、ノードＮＸも同様な勾配で上昇していき、閾値電
圧Ｖthn まで到達した後下降していき、閾値電圧Ｖthp
の絶対値｜Ｖthp ｜分下降した時点からノードＮＹが上
昇していく。出力端子１５の電位、即ちノードＮＺの電
位は、電源電圧Ｖccが上昇して閾値電圧Ｖthp の絶対値
｜Ｖthp ｜に到達した時点から、ノードＮＹが閾値電圧
Ｖthn に到達した時点までの間、上昇する。電源電圧Ｖ
ccの上昇が緩慢であると、図示されたように矩形のパル
スが出力されず、場合によっては殆どパルスが出力され
ない場合もある。
【０００７】
【発明が解決しようとする課題】上述したように、従来
のオートクリア回路には、電源電圧の立ち上がりが緩慢
な場合はパルスが得られず初期設定が不能となることが
あった。
のオートクリア回路には、電源電圧の立ち上がりが緩慢
な場合はパルスが得られず初期設定が不能となることが
あった。
【０００８】本発明は上記事情に鑑みてなされたもの
で、電源電圧の立ち上がり速度に拘わらず、初期設定に
必要な信号を安定して発生することが可能なオートクリ
ア回路を提供することを目的とする。
で、電源電圧の立ち上がり速度に拘わらず、初期設定に
必要な信号を安定して発生することが可能なオートクリ
ア回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明のオートクリア回
路は、電源電圧端子と第１、第２のノードとの間に接続
されたスイッチ手段と、前記第１のノードと接地端子と
の間に接続され、前記第１のノードの電位を分割した第
１の電位を出力する電位分割手段と、前記第２のノード
と接地端子との間に接続され、前記電位分割手段が出力
した前記第１の電位に基づいて前記第２のノードを充電
又は放電する充放電手段と、前記第２のノードの電位を
保持して信号を出力端子より出力すると共に、前記信号
を前記スイッチ手段に与えて開閉動作を制御するラッチ
手段とを備えたことを特徴とする。
路は、電源電圧端子と第１、第２のノードとの間に接続
されたスイッチ手段と、前記第１のノードと接地端子と
の間に接続され、前記第１のノードの電位を分割した第
１の電位を出力する電位分割手段と、前記第２のノード
と接地端子との間に接続され、前記電位分割手段が出力
した前記第１の電位に基づいて前記第２のノードを充電
又は放電する充放電手段と、前記第２のノードの電位を
保持して信号を出力端子より出力すると共に、前記信号
を前記スイッチ手段に与えて開閉動作を制御するラッチ
手段とを備えたことを特徴とする。
【００１０】ここで、前記電位分割手段は、前記スイッ
チ手段が閉じている間、前記スイッチ手段が出力した電
位を前記第１のノードを介して与えられて前記第１の電
位を出力し、前記充放電手段は、前記スイッチ手段が閉
じている間であって、前記第１の電位が第１の所定電位
に到達しない間は前記第２のノードを充電し、前記第１
の電位が前記第１の所定電位に到達すると前記第２のノ
ードを放電し、前記ラッチ手段は、前記第２のノードの
電位が第２の所定電位を越えるとラッチして前記信号を
出力し、前記スイッチ手段は、前記信号が第３の所定電
位に到達しない間は閉じており、前記信号が前記第３の
所定電位に到達すると開くものであってもよい。
チ手段が閉じている間、前記スイッチ手段が出力した電
位を前記第１のノードを介して与えられて前記第１の電
位を出力し、前記充放電手段は、前記スイッチ手段が閉
じている間であって、前記第１の電位が第１の所定電位
に到達しない間は前記第２のノードを充電し、前記第１
の電位が前記第１の所定電位に到達すると前記第２のノ
ードを放電し、前記ラッチ手段は、前記第２のノードの
電位が第２の所定電位を越えるとラッチして前記信号を
出力し、前記スイッチ手段は、前記信号が第３の所定電
位に到達しない間は閉じており、前記信号が前記第３の
所定電位に到達すると開くものであってもよい。
【００１１】また、前記スイッチ手段は、電源電圧端子
と前記第１のノードとの間に両端を接続され、前記ラッ
チ手段が出力する前記信号をゲートに入力される第１の
Ｐチャネルトランジスタと、電源電圧端子と前記第２の
ノードとの間に両端を接続され、前記ラッチ手段が出力
する前記信号をゲートに入力される第２のＰチャネルト
ランジスタとを有し、前記電位分割手段は、前記第１の
ノードと接地端子との間に直列に接続された複数の抵抗
を有し、前記抵抗の接続点から前記第１の電位を出力
し、前記充放電手段は、前記第２のノードと接地端子と
の間に両端を接続され、前記第１の電位をゲートに入力
される第１のＮチャネルトランジスタを有し、前記ラッ
チ手段は、前記第２のノードに入力側を接続され前記出
力端子に出力側を接続された第１のインバータと、前記
出力端子に入力側を接続され前記入力端子に出力側を接
続された第２のインバータとを有するものであってもよ
い。
と前記第１のノードとの間に両端を接続され、前記ラッ
チ手段が出力する前記信号をゲートに入力される第１の
Ｐチャネルトランジスタと、電源電圧端子と前記第２の
ノードとの間に両端を接続され、前記ラッチ手段が出力
する前記信号をゲートに入力される第２のＰチャネルト
ランジスタとを有し、前記電位分割手段は、前記第１の
ノードと接地端子との間に直列に接続された複数の抵抗
を有し、前記抵抗の接続点から前記第１の電位を出力
し、前記充放電手段は、前記第２のノードと接地端子と
の間に両端を接続され、前記第１の電位をゲートに入力
される第１のＮチャネルトランジスタを有し、前記ラッ
チ手段は、前記第２のノードに入力側を接続され前記出
力端子に出力側を接続された第１のインバータと、前記
出力端子に入力側を接続され前記入力端子に出力側を接
続された第２のインバータとを有するものであってもよ
い。
【００１２】前記第１のインバータは、電源電圧端子と
接地端子との間に直列にそれぞれ両端が接続された第３
のＰチャネルトランジスタ及び第２のＮチャネルトラン
ジスタを有し、前記第３のＰチャネルトランジスタ及び
前記第２のＮチャネルトランジスタのゲートは前記第２
のノードに共通接続され、前記第３のＰチャネルトラン
ジスタのドレインと前記第２のＮチャネルトランジスタ
のドレインとは前記出力端子に共通接続され、前記第２
のインバータは、電源電圧端子と接地端子との間に直列
に両端がそれぞれ接続された第４のＰチャネルトランジ
スタ及び第３のＮチャネルトランジスタを有し、前記第
４のＰチャネルトランジスタ及び前記第３のＮチャネル
トランジスタのゲートは前記出力端子に共通接続され、
前記第４のＰチャネルトランジスタのドレインと前記第
３のＮチャネルトランジスタのドレインとは前記第２の
ノードに共通接続されており、前記第４のＰチャネルト
ランジスタは、前記第３のＰチャネルトランジスタより
もコンダクタンスが大きく設定されていてもよい。
接地端子との間に直列にそれぞれ両端が接続された第３
のＰチャネルトランジスタ及び第２のＮチャネルトラン
ジスタを有し、前記第３のＰチャネルトランジスタ及び
前記第２のＮチャネルトランジスタのゲートは前記第２
のノードに共通接続され、前記第３のＰチャネルトラン
ジスタのドレインと前記第２のＮチャネルトランジスタ
のドレインとは前記出力端子に共通接続され、前記第２
のインバータは、電源電圧端子と接地端子との間に直列
に両端がそれぞれ接続された第４のＰチャネルトランジ
スタ及び第３のＮチャネルトランジスタを有し、前記第
４のＰチャネルトランジスタ及び前記第３のＮチャネル
トランジスタのゲートは前記出力端子に共通接続され、
前記第４のＰチャネルトランジスタのドレインと前記第
３のＮチャネルトランジスタのドレインとは前記第２の
ノードに共通接続されており、前記第４のＰチャネルト
ランジスタは、前記第３のＰチャネルトランジスタより
もコンダクタンスが大きく設定されていてもよい。
【００１３】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。第１の実施の形態による
オートクリア回路の構成を図１に示す。電源電圧Ｖcc端
子にスイッチ手段１１の入力端子が接続され、一方の出
力端子と接地端子との間に電位分割手段１２が接続さ
れ、他方の出力端子と接地端子との間に充放電手段１３
が接続されている。充放電手段１３は、電位分割手段１
２からの出力により、スイッチ手段１１の他方の出力端
子を充放電する動作を制御される。このスイッチ手段１
１の出力端子の電位はラッチ手段１４により保持され
て、出力端子１５から信号が出力される。スイッチ手段
１１は、ラッチ手段１４から出力される信号により開閉
動作を制御される。
いて図面を参照して説明する。第１の実施の形態による
オートクリア回路の構成を図１に示す。電源電圧Ｖcc端
子にスイッチ手段１１の入力端子が接続され、一方の出
力端子と接地端子との間に電位分割手段１２が接続さ
れ、他方の出力端子と接地端子との間に充放電手段１３
が接続されている。充放電手段１３は、電位分割手段１
２からの出力により、スイッチ手段１１の他方の出力端
子を充放電する動作を制御される。このスイッチ手段１
１の出力端子の電位はラッチ手段１４により保持され
て、出力端子１５から信号が出力される。スイッチ手段
１１は、ラッチ手段１４から出力される信号により開閉
動作を制御される。
【００１４】スイッチ手段１１は、電源電圧Ｖccが接地
レベルにあるときはオフしているが、上昇を開始すると
オンする。電位分割手段１２は、スイッチ手段１１がオ
ンしたことで、電源電圧Ｖccを供給され、これを所定の
割合で分割した電位を充放電手段１３に出力する。充放
電手段１３は、スイッチ手段１１がオンしている間、電
位分割手段１２の出力に応じてスイッチ手段１１の他方
の出力端子を充放電する。この充放電手段１３の動作に
伴い変化するスイッチ手段１１の他方の出力端子の電位
がラッチ手段１４により保持され、リセット信号が出力
端子１５より内部回路に出力されて、初期設定が行われ
る。さらに、出力端子１５の電位がスイッチ手段１１に
与えられ、出力端子１５の電位が所定電位に到達すると
スイッチ手段１１がオフする。これにより、電位分割手
段１２及び充放電手段１３には電源電圧Ｖccは供給され
なくなり、消費電力が低減される。
レベルにあるときはオフしているが、上昇を開始すると
オンする。電位分割手段１２は、スイッチ手段１１がオ
ンしたことで、電源電圧Ｖccを供給され、これを所定の
割合で分割した電位を充放電手段１３に出力する。充放
電手段１３は、スイッチ手段１１がオンしている間、電
位分割手段１２の出力に応じてスイッチ手段１１の他方
の出力端子を充放電する。この充放電手段１３の動作に
伴い変化するスイッチ手段１１の他方の出力端子の電位
がラッチ手段１４により保持され、リセット信号が出力
端子１５より内部回路に出力されて、初期設定が行われ
る。さらに、出力端子１５の電位がスイッチ手段１１に
与えられ、出力端子１５の電位が所定電位に到達すると
スイッチ手段１１がオフする。これにより、電位分割手
段１２及び充放電手段１３には電源電圧Ｖccは供給され
なくなり、消費電力が低減される。
【００１５】本発明の第２の実施の形態によるオートク
リア回路の構成を図２に示す。電源電圧Ｖcc端子と接地
端子との間に、ＰチャネルトランジスタＰ１の両端と、
抵抗ＲＡ及びＲＢが直列に接続されている。また、電源
電圧Ｖcc端子と接地端子との間に、Ｐチャネルトランジ
スタＰ２とＮチャネルトランジスタＮ１とが直列に接続
されている。ＰチャネルトランジスタＰ１及びＰ２のゲ
ートは、出力端子１５に接続されたノードＮＣに接続さ
れている。ＮチャネルトランジスタＮ１のゲートは、抵
抗ＲＡと抵抗ＲＢとを接続するノードＮＡに接続されて
いる。ＰチャネルトランジスタＰ２のドレインとＮチャ
ネルトランジスタＮ１のドレインとを接続するノードＮ
ＢとノードＮＣとの間には、インバータＩｎｖ１及びＩ
ｎｖ２から成るラッチ回路ＬＡ１が接続されている。
リア回路の構成を図２に示す。電源電圧Ｖcc端子と接地
端子との間に、ＰチャネルトランジスタＰ１の両端と、
抵抗ＲＡ及びＲＢが直列に接続されている。また、電源
電圧Ｖcc端子と接地端子との間に、Ｐチャネルトランジ
スタＰ２とＮチャネルトランジスタＮ１とが直列に接続
されている。ＰチャネルトランジスタＰ１及びＰ２のゲ
ートは、出力端子１５に接続されたノードＮＣに接続さ
れている。ＮチャネルトランジスタＮ１のゲートは、抵
抗ＲＡと抵抗ＲＢとを接続するノードＮＡに接続されて
いる。ＰチャネルトランジスタＰ２のドレインとＮチャ
ネルトランジスタＮ１のドレインとを接続するノードＮ
ＢとノードＮＣとの間には、インバータＩｎｖ１及びＩ
ｎｖ２から成るラッチ回路ＬＡ１が接続されている。
【００１６】ラッチ回路ＬＡ１は、図３に示されるよう
な構成を有している。ノードＮＢとノードＮＣとの間
に、ＰチャネルトランジスタＰ１１及びＮチャネルトラ
ンジスタＮ１１から成るインバータＩｎｖ１と、Ｐチャ
ネルトランジスタＰ１２及びＮチャネルトランジスタＮ
１２から成るインバータＩｎｖ２とが設けられている。
な構成を有している。ノードＮＢとノードＮＣとの間
に、ＰチャネルトランジスタＰ１１及びＮチャネルトラ
ンジスタＮ１１から成るインバータＩｎｖ１と、Ｐチャ
ネルトランジスタＰ１２及びＮチャネルトランジスタＮ
１２から成るインバータＩｎｖ２とが設けられている。
【００１７】この回路は第１の実施の形態との関係にお
いて、ＰチャネルトランジスタＰ１及びＰ２はスイッチ
手段１１、抵抗ＲＡ及びＲＢは電位分割手段１２、Ｎチ
ャネルトランジスタＮ１は充放電手段１３、ラッチ回路
ＬＡ１はラッチ手段１４にそれぞれ対応している。
いて、ＰチャネルトランジスタＰ１及びＰ２はスイッチ
手段１１、抵抗ＲＡ及びＲＢは電位分割手段１２、Ｎチ
ャネルトランジスタＮ１は充放電手段１３、ラッチ回路
ＬＡ１はラッチ手段１４にそれぞれ対応している。
【００１８】第２の実施の形態は、電源電圧Ｖccの上昇
に伴い次のように動作する。電源電圧Ｖcc、ノードＮ
Ａ、ＮＢ及びＮＣのそれぞれの電位を図４に示す。電源
電圧Ｖccが上昇を開始する前の期間（ａ）は、トランジ
スタＰ１及びＰ２は共にオフしており、ノードＮＡは接
地電位にある。この電位をゲートに入力されるトランジ
スタＮ１もオフ状態にある。ノードＮＢは、トランジス
タＮ１がオフしているためフローティング状態にある
が、トランジスタＰ２もオフしていて電源電圧の供給も
なく、リーク電流によって接地電位で安定する。このノ
ードＮＢの電位を入力されるラッチ回路ＬＡ１の出力ノ
ードＮＣの電位も接地電位にある。
に伴い次のように動作する。電源電圧Ｖcc、ノードＮ
Ａ、ＮＢ及びＮＣのそれぞれの電位を図４に示す。電源
電圧Ｖccが上昇を開始する前の期間（ａ）は、トランジ
スタＰ１及びＰ２は共にオフしており、ノードＮＡは接
地電位にある。この電位をゲートに入力されるトランジ
スタＮ１もオフ状態にある。ノードＮＢは、トランジス
タＮ１がオフしているためフローティング状態にある
が、トランジスタＰ２もオフしていて電源電圧の供給も
なく、リーク電流によって接地電位で安定する。このノ
ードＮＢの電位を入力されるラッチ回路ＬＡ１の出力ノ
ードＮＣの電位も接地電位にある。
【００１９】電源電圧Ｖccが上昇し始めてからＰチャネ
ルトランジスタＰ１及びＰ２の閾値電圧Ｖthp の絶対値
｜Ｖthp ｜に到達する前の期間（ｂ）は、ノードＮＡ、
ＮＢ及びＮＣの電位は全て接地電位にある。
ルトランジスタＰ１及びＰ２の閾値電圧Ｖthp の絶対値
｜Ｖthp ｜に到達する前の期間（ｂ）は、ノードＮＡ、
ＮＢ及びＮＣの電位は全て接地電位にある。
【００２０】電源電圧Ｖccが閾値電圧Ｖthp の絶対値｜
Ｖthp ｜に到達した後の期間（ｃ）では、ノードＮＢの
電位はインバータＩｎｖ２により上昇しようとし、ノー
ドＮＣの電位はインバータＩｎｖ１によって上昇しよう
とする。ここで、インバータＩｎｖ２に含まれるＰチャ
ネルトランジスタのコンダクタンスｇｍは、インバータ
Ｉｎｖ１に含まれるＰチャネルトランジスタのコンダク
タンスｇｍよりも大きく設定されている。これにより、
ノードＮＢの電位の方が上昇していき、ノードＮＣは接
地電位で安定した状態になる。このノードＮＣの電位が
ＰチャネルトランジスタＰ１及びＰ２のゲートに入力さ
れて、オン状態を維持する。ノードＮＡには、電源電圧
が抵抗ＲＡと抵抗ＲＢとで抵抗分割された電位が生じ
る。ノードＮＡの電位がＮチャネルトランジスタＮ１の
閾値電圧Ｖthn に到達すると、この電位をゲートに入力
されたＮチャネルトランジスタＮ１がオンし、ノードＮ
Ｂが接地される。電源電圧ＶccがＰチャネルトランジス
タの閾値電圧Ｖthp の絶対値｜Ｖthp ｜に到達してか
ら、ノードＮＡの電位がＮチャネルトランジスタの閾値
電圧Ｖthn に到達するまでの間を、期間（ｃ）とする。
この期間（ｃ）において、｜Ｖthp ｜＝Ｖthn 、あるい
は｜Ｖthp ｜＞Ｖthn の関係が成立する時は、出力端子
１５に接続された集積回路が平常に動作する状態とな
る。よって、この期間（ｃ）におけるノードＮＣの接地
電位を、オートクリアに用いられるリセット信号とみな
すことができる。そして、期間（ｃ）をリセット期間と
する。
Ｖthp ｜に到達した後の期間（ｃ）では、ノードＮＢの
電位はインバータＩｎｖ２により上昇しようとし、ノー
ドＮＣの電位はインバータＩｎｖ１によって上昇しよう
とする。ここで、インバータＩｎｖ２に含まれるＰチャ
ネルトランジスタのコンダクタンスｇｍは、インバータ
Ｉｎｖ１に含まれるＰチャネルトランジスタのコンダク
タンスｇｍよりも大きく設定されている。これにより、
ノードＮＢの電位の方が上昇していき、ノードＮＣは接
地電位で安定した状態になる。このノードＮＣの電位が
ＰチャネルトランジスタＰ１及びＰ２のゲートに入力さ
れて、オン状態を維持する。ノードＮＡには、電源電圧
が抵抗ＲＡと抵抗ＲＢとで抵抗分割された電位が生じ
る。ノードＮＡの電位がＮチャネルトランジスタＮ１の
閾値電圧Ｖthn に到達すると、この電位をゲートに入力
されたＮチャネルトランジスタＮ１がオンし、ノードＮ
Ｂが接地される。電源電圧ＶccがＰチャネルトランジス
タの閾値電圧Ｖthp の絶対値｜Ｖthp ｜に到達してか
ら、ノードＮＡの電位がＮチャネルトランジスタの閾値
電圧Ｖthn に到達するまでの間を、期間（ｃ）とする。
この期間（ｃ）において、｜Ｖthp ｜＝Ｖthn 、あるい
は｜Ｖthp ｜＞Ｖthn の関係が成立する時は、出力端子
１５に接続された集積回路が平常に動作する状態とな
る。よって、この期間（ｃ）におけるノードＮＣの接地
電位を、オートクリアに用いられるリセット信号とみな
すことができる。そして、期間（ｃ）をリセット期間と
する。
【００２１】ノードＮＡの電位がＮチャネルトランジス
タの閾値電圧Ｖthn に到達し、ノードＮＢの電位とノー
ドＮＡの電位が共に接地電位に下降する期間（ｄ）にな
ると、ノードＮＢの接地電位がインバータＩｎｖ１によ
り反転されて、ノードＮＣが電源電圧Ｖccの電位まで上
昇して安定する。このノードＮＣの電位をゲートに入力
されたＰチャネルトランジスタＰ１及びＰ２はオフし、
ノードＮＡ及びＮＢには電源電圧は供給されなくなる。
これによって、リセット期間に対応する期間（ｃ）が終
了した後は、電源電圧Ｖcc端子と接地端子との間に電流
経路が形成されなくなり、不要な電流の消費が防止され
る。
タの閾値電圧Ｖthn に到達し、ノードＮＢの電位とノー
ドＮＡの電位が共に接地電位に下降する期間（ｄ）にな
ると、ノードＮＢの接地電位がインバータＩｎｖ１によ
り反転されて、ノードＮＣが電源電圧Ｖccの電位まで上
昇して安定する。このノードＮＣの電位をゲートに入力
されたＰチャネルトランジスタＰ１及びＰ２はオフし、
ノードＮＡ及びＮＢには電源電圧は供給されなくなる。
これによって、リセット期間に対応する期間（ｃ）が終
了した後は、電源電圧Ｖcc端子と接地端子との間に電流
経路が形成されなくなり、不要な電流の消費が防止され
る。
【００２２】また、期間（ｃ）を図４のように期間
（ｅ）と期間（ｆ）とに分ける。期間（ｅ）は、Ｐチャ
ネルトランジスタの閾値電圧Ｖthp の絶対値｜Ｖthp ｜
とＮチャネルトランジスタの閾値電圧Ｖthn が、プロセ
スの変動等によってばらついて、リセット開始電圧に変
動がある期間とする。｜Ｖthp ｜＞Ｖthn の場合は、電
源電圧が閾値電圧Ｖthn を越えて、｜Ｖthp ｜に到達し
た時から、リセット期間に入る。｜Ｖthp ｜＜Ｖthn の
場合は、電源電圧が閾値電圧｜Ｖthp ｜を越えて、Ｖth
n に到達した時から、リセット期間に入る。
（ｅ）と期間（ｆ）とに分ける。期間（ｅ）は、Ｐチャ
ネルトランジスタの閾値電圧Ｖthp の絶対値｜Ｖthp ｜
とＮチャネルトランジスタの閾値電圧Ｖthn が、プロセ
スの変動等によってばらついて、リセット開始電圧に変
動がある期間とする。｜Ｖthp ｜＞Ｖthn の場合は、電
源電圧が閾値電圧Ｖthn を越えて、｜Ｖthp ｜に到達し
た時から、リセット期間に入る。｜Ｖthp ｜＜Ｖthn の
場合は、電源電圧が閾値電圧｜Ｖthp ｜を越えて、Ｖth
n に到達した時から、リセット期間に入る。
【００２３】期間（ｆ）は、Ｐチャネルトランジスタの
閾値電圧Ｖthp とＮチャネルトランジスタの閾値電圧Ｖ
thn との間に、｜Ｖthp ｜＜Ｖthn が成立する場合にお
けるリセット期間に相当する。
閾値電圧Ｖthp とＮチャネルトランジスタの閾値電圧Ｖ
thn との間に、｜Ｖthp ｜＜Ｖthn が成立する場合にお
けるリセット期間に相当する。
【００２４】このように、リセット期間の開始時期は、
電源電圧Ｖccが、Ｐチャネルトランジスタの閾値電圧Ｖ
thp の絶対値｜Ｖthp ｜とＮチャネルトランジスタの閾
値電圧Ｖthn のうち、高い方に到達した時となる。
電源電圧Ｖccが、Ｐチャネルトランジスタの閾値電圧Ｖ
thp の絶対値｜Ｖthp ｜とＮチャネルトランジスタの閾
値電圧Ｖthn のうち、高い方に到達した時となる。
【００２５】ここで、リセット期間（ｃ）がどのような
電源電圧Ｖccの範囲で存在し得るのかを以下に考察す
る。Ｐチャネルトランジスタの閾値電圧Ｖthp の絶対値
｜Ｖthp ｜の標準値を０．８Ｖ、ばらつきを±０．２Ｖ
とし、Ｎチャネルトランジスタの閾値電圧Ｖthn の標準
値を０．８Ｖでばらつきを±０．２Ｖとする。抵抗ＲＡ
と抵抗ＲＢの抵抗値の比率を、ＲＡ＝２＊ＲＢとする。
電源電圧Ｖccの範囲で存在し得るのかを以下に考察す
る。Ｐチャネルトランジスタの閾値電圧Ｖthp の絶対値
｜Ｖthp ｜の標準値を０．８Ｖ、ばらつきを±０．２Ｖ
とし、Ｎチャネルトランジスタの閾値電圧Ｖthn の標準
値を０．８Ｖでばらつきを±０．２Ｖとする。抵抗ＲＡ
と抵抗ＲＢの抵抗値の比率を、ＲＡ＝２＊ＲＢとする。
【００２６】リセット期間（ｃ）が開始するときの電源
電圧Ｖccの電位は、Ｐチャネルトランジスタの閾値電圧
Ｖthp の絶対値｜Ｖthp ｜とＮチャネルトランジスタの
閾値電圧Ｖthn の高い方となる。よって、リセットが開
始するときの電源電圧Ｖccの電位は、０．６Ｖから１．
０Ｖの範囲内にある。
電圧Ｖccの電位は、Ｐチャネルトランジスタの閾値電圧
Ｖthp の絶対値｜Ｖthp ｜とＮチャネルトランジスタの
閾値電圧Ｖthn の高い方となる。よって、リセットが開
始するときの電源電圧Ｖccの電位は、０．６Ｖから１．
０Ｖの範囲内にある。
【００２７】リセット期間（ｃ）が終了する時期は、電
源電圧Ｖccが、ノードＮＡの電位がＮチャネルトランジ
スタの閾値電圧Ｖthn に到達した時となる。これは、電
源電圧Ｖccが３＊Ｖthn に到達した時点に一致し、１．
８Ｖから３．０Ｖの範囲に対応する。
源電圧Ｖccが、ノードＮＡの電位がＮチャネルトランジ
スタの閾値電圧Ｖthn に到達した時となる。これは、電
源電圧Ｖccが３＊Ｖthn に到達した時点に一致し、１．
８Ｖから３．０Ｖの範囲に対応する。
【００２８】よって、最もリセット期間（ｃ）が短かく
なるのは、電源電圧Ｖccが１．０Ｖに到達した時点から
リセット期間（ｃ）が開始し、１．８Ｖまで上昇した時
点で終了することになるが、０．８Ｖの電位幅があるの
で確実なリセットが可能となる。
なるのは、電源電圧Ｖccが１．０Ｖに到達した時点から
リセット期間（ｃ）が開始し、１．８Ｖまで上昇した時
点で終了することになるが、０．８Ｖの電位幅があるの
で確実なリセットが可能となる。
【００２９】このような第２の実施の形態によれば、図
４に示されたように、リセット期間（ｃ）において電源
電圧Ｖccの立ち上がり速度に拘わらずノードＮＣからは
安定した接地電位が出力される。このため、電源電圧Ｖ
ccの立ち上がりが緩慢な場合にも確実に後続の内部回路
の初期設定を行うことができる。また、リセット期間
（ｃ）が終了した後は、ＰチャネルトランジスタＰ１及
びＰ２が共にオフして、電源電圧端子と接地端子との間
に不要な電流が流れることが防止され、消費電流が低減
される。
４に示されたように、リセット期間（ｃ）において電源
電圧Ｖccの立ち上がり速度に拘わらずノードＮＣからは
安定した接地電位が出力される。このため、電源電圧Ｖ
ccの立ち上がりが緩慢な場合にも確実に後続の内部回路
の初期設定を行うことができる。また、リセット期間
（ｃ）が終了した後は、ＰチャネルトランジスタＰ１及
びＰ２が共にオフして、電源電圧端子と接地端子との間
に不要な電流が流れることが防止され、消費電流が低減
される。
【００３０】上述した実施例はいずれも一例であり、本
発明を限定するものではない。例えば、第２の実施の形
態では期間（ｃ）におけるノードＮＣの接地電位をリセ
ットに用いる信号としているが、ノードＮＢの出力電位
をリセット信号として用いることもできる。電位分割手
段では、複数の抵抗素子を用いずに、ゲートをドレイン
に接続した複数のＭＯＳ型トランジスタを直列に接続し
て電位を分割してもよい。第２の実施の形態によるラッ
チ手段は、充放電手段の出力を反転して出力している
が、反転することなく同電位を出力するものであっても
よい。
発明を限定するものではない。例えば、第２の実施の形
態では期間（ｃ）におけるノードＮＣの接地電位をリセ
ットに用いる信号としているが、ノードＮＢの出力電位
をリセット信号として用いることもできる。電位分割手
段では、複数の抵抗素子を用いずに、ゲートをドレイン
に接続した複数のＭＯＳ型トランジスタを直列に接続し
て電位を分割してもよい。第２の実施の形態によるラッ
チ手段は、充放電手段の出力を反転して出力している
が、反転することなく同電位を出力するものであっても
よい。
【００３１】
【発明の効果】以上説明したように、本発明のオートク
リア回路は、電位分割手段が電源電圧を分割して出力し
た第１の電位に基づいて充放電手段が充放電動作を行
い、その結果出力した電位をラッチ手段が保持して信号
を出力することで、電源電圧の立ち上がり速度が遅い場
合にもこの信号を用いて内部回路を確実にリセットする
ことが可能で、またこの信号を用いてスイッチ手段の開
閉を制御することで、リセット終了後には電位分割手段
及び充放電手段には電源電圧を供給しないようにするこ
とができ、消費電流の低減が可能である。
リア回路は、電位分割手段が電源電圧を分割して出力し
た第１の電位に基づいて充放電手段が充放電動作を行
い、その結果出力した電位をラッチ手段が保持して信号
を出力することで、電源電圧の立ち上がり速度が遅い場
合にもこの信号を用いて内部回路を確実にリセットする
ことが可能で、またこの信号を用いてスイッチ手段の開
閉を制御することで、リセット終了後には電位分割手段
及び充放電手段には電源電圧を供給しないようにするこ
とができ、消費電流の低減が可能である。
【図１】本発明の第１の実施の形態によるオートクリア
回路の構成を示した回路図。
回路の構成を示した回路図。
【図２】本発明の第２の実施の形態によるオートクリア
回路の構成を示した回路図。
回路の構成を示した回路図。
【図３】同第２の実施の形態によるオートクリア回路に
おけるラッチ回路の構成を示した回路図。
おけるラッチ回路の構成を示した回路図。
【図４】同第２の実施の形態によるオートクリア回路に
おける各ノードの出力波形の変化を示したタイムチャー
ト。
おける各ノードの出力波形の変化を示したタイムチャー
ト。
【図５】従来のオートクリア回路の構成を示した回路
図。
図。
【図６】同オートクリア回路において電源電圧の上昇速
度が速い場合における各ノードの出力波形の変化を示し
たタイムチャート。
度が速い場合における各ノードの出力波形の変化を示し
たタイムチャート。
【図７】同オートクリア回路において電源電圧の上昇速
度が遅い場合における各ノードの出力波形の変化を示し
たタイムチャート。
度が遅い場合における各ノードの出力波形の変化を示し
たタイムチャート。
１１ スイッチ手段 １２ 電位分割手段 １３ 充放電手段 １４ ラッチ手段 １５ 出力端子 Ｐ１、Ｐ２ Ｐ１１、Ｐ１２ Ｐチャネルトランジスタ Ｎ１、Ｎ１１、Ｎ１２ Ｎチャネルトランジスタ ＲＡ、ＲＢ 抵抗 ＬＡ１ ラッチ回路 Ｉｎｖ１、Ｉｎｖ２ インバータ ＮＡ、ＮＢ、ＮＣ ノード
Claims (4)
- 【請求項１】電源電圧端子と第１、第２のノードとの間
に接続されたスイッチ手段と、 前記第１のノードと接地端子との間に接続され、前記第
１のノードの電位を分割した第１の電位を出力する電位
分割手段と、 前記第２のノードと接地端子との間に接続され、前記電
位分割手段が出力した前記第１の電位に基づいて前記第
２のノードを充電又は放電する充放電手段と、 前記第２のノードの電位を保持して信号を出力端子より
出力すると共に、前記信号を前記スイッチ手段に与えて
開閉動作を制御するラッチ手段と、 を備えたことを特徴とするオートクリア回路。 - 【請求項２】前記電位分割手段は、前記スイッチ手段が
閉じている間、前記スイッチ手段が出力した電位を前記
第１のノードを介して与えられて前記第１の電位を出力
し、 前記充放電手段は、前記スイッチ手段が閉じている間で
あって、前記第１の電位が第１の所定電位に到達しない
間は前記第２のノードを充電し、前記第１の電位が前記
第１の所定電位に到達すると前記第２のノードを放電
し、 前記ラッチ手段は、前記第２のノードの電位が第２の所
定電位を越えるとラッチして前記信号を出力し、 前記スイッチ手段は、前記信号が第３の所定電位に到達
しない間は閉じており、前記信号が前記第３の所定電位
に到達すると開くことを特徴とする請求項１記載のオー
トクリア回路。 - 【請求項３】前記スイッチ手段は、電源電圧端子と前記
第１のノードとの間に両端を接続され、前記ラッチ手段
が出力する前記信号をゲートに入力される第１のＰチャ
ネルトランジスタと、電源電圧端子と前記第２のノード
との間に両端を接続され、前記ラッチ手段が出力する前
記信号をゲートに入力される第２のＰチャネルトランジ
スタとを有し、 前記電位分割手段は、前記第１のノードと接地端子との
間に直列に接続された複数の抵抗を有し、前記抵抗の接
続点から前記第１の電位を出力し、 前記充放電手段は、前記第２のノードと接地端子との間
に両端を接続され、前記第１の電位をゲートに入力され
る第１のＮチャネルトランジスタを有し、 前記ラッチ手段は、前記第２のノードに入力側を接続さ
れ前記出力端子に出力側を接続された第１のインバータ
と、前記出力端子に入力側を接続され前記入力端子に出
力側を接続された第２のインバータとを有することを特
徴とする請求項１又は２記載のオートクリア回路。 - 【請求項４】前記第１のインバータは、電源電圧端子と
接地端子との間に直列にそれぞれ両端が接続された第３
のＰチャネルトランジスタ及び第２のＮチャネルトラン
ジスタを有し、前記第３のＰチャネルトランジスタ及び
前記第２のＮチャネルトランジスタのゲートは前記第２
のノードに共通接続され、前記第３のＰチャネルトラン
ジスタのドレインと前記第２のＮチャネルトランジスタ
のドレインとは前記出力端子に共通接続され、 前記第２のインバータは、電源電圧端子と接地端子との
間に直列に両端がそれぞれ接続された第４のＰチャネル
トランジスタ及び第３のＮチャネルトランジスタを有
し、前記第４のＰチャネルトランジスタ及び前記第３の
Ｎチャネルトランジスタのゲートは前記出力端子に共通
接続され、前記第４のＰチャネルトランジスタのドレイ
ンと前記第３のＮチャネルトランジスタのドレインとは
前記第２のノードに共通接続されており、 前記第４のＰチャネルトランジスタは、前記第３のＰチ
ャネルトランジスタよりもコンダクタンスが大きく設定
されていることを特徴とする請求項３記載のオートクリ
ア回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00482096A JP3319559B2 (ja) | 1996-01-16 | 1996-01-16 | オートクリア回路 |
| US08/778,743 US5825220A (en) | 1996-01-16 | 1997-01-02 | Auto-clear circuit and integrated circuit including an auto-clear circuit for initialization based on a power supply voltage |
| DE69720566T DE69720566T2 (de) | 1996-01-16 | 1997-01-09 | Einschalt-Rücksetzschaltung und integrierte Schaltung mit solcher Rücksetzschaltung |
| EP97100265A EP0785626B1 (en) | 1996-01-16 | 1997-01-09 | Auto-clear circuit and integrated circuit including auto-clear circuit |
| TW086100368A TW455755B (en) | 1996-01-16 | 1997-01-15 | Automatic clearing circuit |
| KR1019970001103A KR100279168B1 (ko) | 1996-01-16 | 1997-01-16 | 오토클리어회로 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00482096A JP3319559B2 (ja) | 1996-01-16 | 1996-01-16 | オートクリア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09200019A true JPH09200019A (ja) | 1997-07-31 |
| JP3319559B2 JP3319559B2 (ja) | 2002-09-03 |
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ID=11594363
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00482096A Expired - Fee Related JP3319559B2 (ja) | 1996-01-16 | 1996-01-16 | オートクリア回路 |
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| Country | Link |
|---|---|
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| EP (1) | EP0785626B1 (ja) |
| JP (1) | JP3319559B2 (ja) |
| KR (1) | KR100279168B1 (ja) |
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| TW (1) | TW455755B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012248995A (ja) * | 2011-05-26 | 2012-12-13 | Kawasaki Microelectronics Inc | スタートアップ回路 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3288249B2 (ja) * | 1997-03-31 | 2002-06-04 | 東芝マイクロエレクトロニクス株式会社 | パワーオンリセット回路 |
| US5929662A (en) * | 1997-11-04 | 1999-07-27 | Motorola, Inc. | Analog comparator and method |
| KR100476703B1 (ko) * | 2002-07-19 | 2005-03-16 | 주식회사 하이닉스반도체 | 파워 업 회로 |
| JP4021283B2 (ja) * | 2002-08-28 | 2007-12-12 | 富士通株式会社 | 半導体装置 |
| KR100535114B1 (ko) * | 2003-03-28 | 2005-12-07 | 주식회사 하이닉스반도체 | 파워 업 검출 장치 |
| DE10354534A1 (de) * | 2003-11-12 | 2005-07-14 | Atmel Germany Gmbh | Schaltungsanordnung zur Spannungserfassung |
| US7208987B2 (en) * | 2003-12-18 | 2007-04-24 | Stmicroelectronics, Inc. | Reset initialization |
| KR100614645B1 (ko) * | 2004-06-03 | 2006-08-22 | 삼성전자주식회사 | 파워-온 리셋회로 |
| US7142024B2 (en) * | 2004-11-01 | 2006-11-28 | Stmicroelectronics, Inc. | Power on reset circuit |
| US7551021B2 (en) * | 2005-06-22 | 2009-06-23 | Qualcomm Incorporated | Low-leakage current sources and active circuits |
| DE102009042388B4 (de) * | 2009-09-21 | 2011-06-01 | Texas Instruments Deutschland Gmbh | Elektronische Vorrichtung zur Einschaltrücksetzung |
| KR20120109850A (ko) * | 2011-03-28 | 2012-10-09 | 에스케이하이닉스 주식회사 | 반도체 장치의 파워 업 신호 발생 회로 |
| CN105811941B (zh) * | 2016-04-08 | 2017-05-17 | 厦门新页微电子技术有限公司 | 一种上电复位电路 |
| KR102786946B1 (ko) * | 2019-11-29 | 2025-03-26 | 에스케이하이닉스 주식회사 | 파워 온 리셋 신호 생성 장치 |
| CN115800983A (zh) * | 2022-11-29 | 2023-03-14 | 艾体威尔电子技术(北京)有限公司 | 一种用于电子设备的上电自动开机电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4581552A (en) * | 1984-02-17 | 1986-04-08 | Texas Instruments Incorporated | Power-up clear circuitry having two thresholds |
| US4634904A (en) * | 1985-04-03 | 1987-01-06 | Lsi Logic Corporation | CMOS power-on reset circuit |
| JPS6394714A (ja) * | 1986-10-09 | 1988-04-25 | Toshiba Corp | 制御パルス信号発生回路 |
| US5039875A (en) * | 1989-11-28 | 1991-08-13 | Samsung Semiconductor | CMOS power-on reset circuit |
| JP2563215B2 (ja) * | 1990-06-20 | 1996-12-11 | セイコー電子工業株式会社 | 半導体集積回路装置 |
| US5323067A (en) * | 1993-04-14 | 1994-06-21 | National Semiconductor Corporation | Self-disabling power-up detection circuit |
-
1996
- 1996-01-16 JP JP00482096A patent/JP3319559B2/ja not_active Expired - Fee Related
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- 1997-01-02 US US08/778,743 patent/US5825220A/en not_active Expired - Lifetime
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012248995A (ja) * | 2011-05-26 | 2012-12-13 | Kawasaki Microelectronics Inc | スタートアップ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
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