JPH09200021A - 集積回路 - Google Patents
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- JPH09200021A JPH09200021A JP8008046A JP804696A JPH09200021A JP H09200021 A JPH09200021 A JP H09200021A JP 8008046 A JP8008046 A JP 8008046A JP 804696 A JP804696 A JP 804696A JP H09200021 A JPH09200021 A JP H09200021A
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
- H04B1/40—Circuits
- H04B1/44—Transmit/receive switching
- H04B1/48—Transmit/receive switching in circuits for connecting transmitter and receiver to a common transmission path, e.g. by energy of transmitter
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
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Abstract
(57)【要約】
【課題】 低電圧の電源電圧を用いた場合においても、
ＳＰＤＴスイッチの挿入損失特性、及びＳＰＤＴスイッ
チと受信用可変減衰器との間におけるアイソレーション
特性に優れた集積回路を提供することを課題とする。 【解決手段】 ＳＰＤＴスイッチ４ａの受信側スイッチ
部４ｃのＦＥＴ７１のゲート電極に送信時に印加する低
電圧の制御信号として、接地電位よりも低い低電圧を供
給する構成とした。
ＳＰＤＴスイッチの挿入損失特性、及びＳＰＤＴスイッ
チと受信用可変減衰器との間におけるアイソレーション
特性に優れた集積回路を提供することを課題とする。 【解決手段】 ＳＰＤＴスイッチ４ａの受信側スイッチ
部４ｃのＦＥＴ７１のゲート電極に送信時に印加する低
電圧の制御信号として、接地電位よりも低い低電圧を供
給する構成とした。
Description
【０００１】
【発明の属する技術分野】この発明は、集積回路に関
し、特にトランシーバ，携帯電話機等の送受一体型の通
信機に用いられる集積回路に関するものである。
し、特にトランシーバ，携帯電話機等の送受一体型の通
信機に用いられる集積回路に関するものである。
【０００２】
【従来の技術】近年、超小型携帯電話機の普及によりア
ナログ変調方式やディジタル変調方式を用いた移動体通
信の市場が急速に成長しつつある。この小型携帯電話機
においては、チップサイズの小型化及び機能の集積化が
重要な課題である。
ナログ変調方式やディジタル変調方式を用いた移動体通
信の市場が急速に成長しつつある。この小型携帯電話機
においては、チップサイズの小型化及び機能の集積化が
重要な課題である。
【０００３】特にＲＦフロントエンド部に用いられるＧ
ａＡｓＩＣチップ，即ちＧａＡｓ基板を用いた集積回路
チップは他の部分の回路に比べて集積化が遅れており、
その集積化による小型化が強く望まれている。
ａＡｓＩＣチップ，即ちＧａＡｓ基板を用いた集積回路
チップは他の部分の回路に比べて集積化が遅れており、
その集積化による小型化が強く望まれている。
【０００４】図１３は従来の携帯電話機のＲＦフロント
エンド部の構造を摸式的に示すブロック図であり、図に
おいて、８ａ，８ｂはミキサ（周波数変換器：以下、Ｍ
ＩＸと称す）、１は送信用可変減衰器（以下、ＴＸ−Ａ
ＴＴと称す）、６は受信用可変減衰器（以下、ＲＸ−Ａ
ＴＴと称す）、２はＧａＡｓ電界効果型トランジスタ
（以下、ＦＥＴと称す）を用いた電力増幅器（以下、Ｐ
Ａと称す）、３ａはバンドパスフィルタ（以下、ＢＰＦ
と称す）、４はＳＰＤＴ（Single Pole Double Throw：
単極二投）型のスイッチ（以下、ＳＷと称す），即ち、
３端子を有するとともに、一つの端子からの入力を他の
２つの端子から選択的に出力可能なスイッチである。７
は受信用低雑音増幅器（以下、ＬＮＡと称す）、９は負
電圧発生回路（以下、ＮＶＧと称す）で、この負電圧発
生回路９は、ＧａＡｓＦＥＴからなる増幅器２が一般に
負のゲートバイアス電圧を必要とするものであるため、
この増幅器２に負電圧ＶGBを供給する目的で設けられて
いる。１０はＴＸ−ＡＴＴ１やＲＸ−ＡＴＴ６，ＳＷ４
の動作を制御信号（以下、ＣＯＮＴと称す）に基づいて
切り換えるための制御回路（Control Logic Circuit ）
で、通常、このような携帯型の送受信器においては単一
の電源電圧ＶDDを用いるため、この制御回路１０から出
力される制御信号には、高電位（以下、“Ｈ”と称す）
として電源電圧ＶDDを、低電位（以下、“Ｌ”と称す）
として接地（以下、ＧＮＤと称す）である０Ｖを用いて
いる。１１は送信ＲＦ信号ポート（以下、ＴＸ−ＩＮと
称す）、１４は受信ＲＦ信号ポート（以下、ＲＸ−ＯＵ
Ｔと称す）、５はアンテナ５ａと接続される入出力ポー
トであるアンテナポート（以下、ＡＮＴと称す）、１２
はＮＶＧ９の出力電圧を制御する信号ＶNVG が入力され
るＶNVG 入力ポート（以下、ＶNVG −ＩＮと称す）で、
ＶNVG としては電源電圧ＶDDを用いている。１３は制御
回路１０の動作を制御する制御信号ＣＯＮＴが入力され
る制御信号ポート（ＣＯＮＴ−ＩＮ）である。なお、制
御回路１０はＳｉからなるベースバンドＩＣ（Integrat
ed Circuit: 集積回路）（図示せず）の一部を構成して
おり、制御回路１０はベースバンドＩＣの制御回路１０
以外の回路から出力される制御信号ＣＯＮＴにより制御
されている。
エンド部の構造を摸式的に示すブロック図であり、図に
おいて、８ａ，８ｂはミキサ（周波数変換器：以下、Ｍ
ＩＸと称す）、１は送信用可変減衰器（以下、ＴＸ−Ａ
ＴＴと称す）、６は受信用可変減衰器（以下、ＲＸ−Ａ
ＴＴと称す）、２はＧａＡｓ電界効果型トランジスタ
（以下、ＦＥＴと称す）を用いた電力増幅器（以下、Ｐ
Ａと称す）、３ａはバンドパスフィルタ（以下、ＢＰＦ
と称す）、４はＳＰＤＴ（Single Pole Double Throw：
単極二投）型のスイッチ（以下、ＳＷと称す），即ち、
３端子を有するとともに、一つの端子からの入力を他の
２つの端子から選択的に出力可能なスイッチである。７
は受信用低雑音増幅器（以下、ＬＮＡと称す）、９は負
電圧発生回路（以下、ＮＶＧと称す）で、この負電圧発
生回路９は、ＧａＡｓＦＥＴからなる増幅器２が一般に
負のゲートバイアス電圧を必要とするものであるため、
この増幅器２に負電圧ＶGBを供給する目的で設けられて
いる。１０はＴＸ−ＡＴＴ１やＲＸ−ＡＴＴ６，ＳＷ４
の動作を制御信号（以下、ＣＯＮＴと称す）に基づいて
切り換えるための制御回路（Control Logic Circuit ）
で、通常、このような携帯型の送受信器においては単一
の電源電圧ＶDDを用いるため、この制御回路１０から出
力される制御信号には、高電位（以下、“Ｈ”と称す）
として電源電圧ＶDDを、低電位（以下、“Ｌ”と称す）
として接地（以下、ＧＮＤと称す）である０Ｖを用いて
いる。１１は送信ＲＦ信号ポート（以下、ＴＸ−ＩＮと
称す）、１４は受信ＲＦ信号ポート（以下、ＲＸ−ＯＵ
Ｔと称す）、５はアンテナ５ａと接続される入出力ポー
トであるアンテナポート（以下、ＡＮＴと称す）、１２
はＮＶＧ９の出力電圧を制御する信号ＶNVG が入力され
るＶNVG 入力ポート（以下、ＶNVG −ＩＮと称す）で、
ＶNVG としては電源電圧ＶDDを用いている。１３は制御
回路１０の動作を制御する制御信号ＣＯＮＴが入力され
る制御信号ポート（ＣＯＮＴ−ＩＮ）である。なお、制
御回路１０はＳｉからなるベースバンドＩＣ（Integrat
ed Circuit: 集積回路）（図示せず）の一部を構成して
おり、制御回路１０はベースバンドＩＣの制御回路１０
以外の回路から出力される制御信号ＣＯＮＴにより制御
されている。
【０００５】次に動作について説明する。ＳＷ４は受信
時と送信時において、ＡＮＴ５とＴＸ−ＩＮ１１，また
はＲＸ−ＯＵＴ１４との接続を切り換える動作を行い、
制御回路１０は、このＳＷ４の切換えを制御するととも
に、ＴＸ−ＡＴＴ１、ＲＸ−ＡＴＴ６の動作を制御して
いる。また、ＮＶＧ９は、送信時に、この回路に供給さ
れる正の電源電圧から負電圧ＶGBを生成し、これをゲー
トバイアス電圧としてＰＡ２に供給している。
時と送信時において、ＡＮＴ５とＴＸ−ＩＮ１１，また
はＲＸ−ＯＵＴ１４との接続を切り換える動作を行い、
制御回路１０は、このＳＷ４の切換えを制御するととも
に、ＴＸ−ＡＴＴ１、ＲＸ−ＡＴＴ６の動作を制御して
いる。また、ＮＶＧ９は、送信時に、この回路に供給さ
れる正の電源電圧から負電圧ＶGBを生成し、これをゲー
トバイアス電圧としてＰＡ２に供給している。
【０００６】そして、送信時においては、まず、ＴＸ−
ＩＮ１１に入力されたＲＦ信号は、ＭＩＸ８ａにより周
波数変換されてＴＸ−ＡＴＴ１に出力され、ＴＸ−ＡＴ
Ｔ１において入力される信号の強弱に合わせ必要に応じ
て減衰され、ＰＡ２で増幅された後、ＢＰＦ３ａにおい
て不要な周波数を除去されて、ＳＷ４に入力され、ＳＷ
４からＡＮＴ５を経てアンテナ５ａから信号が出力され
る。
ＩＮ１１に入力されたＲＦ信号は、ＭＩＸ８ａにより周
波数変換されてＴＸ−ＡＴＴ１に出力され、ＴＸ−ＡＴ
Ｔ１において入力される信号の強弱に合わせ必要に応じ
て減衰され、ＰＡ２で増幅された後、ＢＰＦ３ａにおい
て不要な周波数を除去されて、ＳＷ４に入力され、ＳＷ
４からＡＮＴ５を経てアンテナ５ａから信号が出力され
る。
【０００７】また、受信時においては、アンテナ５ａか
ら受信されたＲＦ信号が、ＡＮＴ５を経てＳＷ４に入力
され、ＳＷ４からＲＸ−ＡＴＴ６に出力され、ＲＸ−Ａ
ＴＴ６において入力される信号の強弱に合わせて必要に
応じて減衰される。そして、減衰された信号から、ＢＰ
Ｆ６により不要な周波数を取り除き、ＬＮＡ７により増
幅され、ＭＩＸ８ｂにより周波数変換されてＲＸ−ＯＵ
Ｔ１４から取り出される。
ら受信されたＲＦ信号が、ＡＮＴ５を経てＳＷ４に入力
され、ＳＷ４からＲＸ−ＡＴＴ６に出力され、ＲＸ−Ａ
ＴＴ６において入力される信号の強弱に合わせて必要に
応じて減衰される。そして、減衰された信号から、ＢＰ
Ｆ６により不要な周波数を取り除き、ＬＮＡ７により増
幅され、ＭＩＸ８ｂにより周波数変換されてＲＸ−ＯＵ
Ｔ１４から取り出される。
【０００８】この図１３に示す回路において、ＭＩＸ８
ａ，８ｂ、ＴＸ−ＡＴＴ１、ＰＡ２、ＳＷ４、ＲＸ−Ａ
ＴＴ、及びＬＮＡは一つのＧａＡｓ基板（図示せず）上
に集積化されて形成されている。これに対して、ＮＶＧ
９及び制御回路１０はそれぞれ、外部に設けられてい
た。例えば、ＮＶＧ９は専用のＳｉ基板からなるＩＣに
よって構成され、Ｓｉ基板からなるベースバンドＩＣに
よって構成されていた。このため、トランシーバＩＣと
しての部品点数が増加して製造工程が複雑化したり、ま
た小型化を図ることができないという問題があった。
ａ，８ｂ、ＴＸ−ＡＴＴ１、ＰＡ２、ＳＷ４、ＲＸ−Ａ
ＴＴ、及びＬＮＡは一つのＧａＡｓ基板（図示せず）上
に集積化されて形成されている。これに対して、ＮＶＧ
９及び制御回路１０はそれぞれ、外部に設けられてい
た。例えば、ＮＶＧ９は専用のＳｉ基板からなるＩＣに
よって構成され、Ｓｉ基板からなるベースバンドＩＣに
よって構成されていた。このため、トランシーバＩＣと
しての部品点数が増加して製造工程が複雑化したり、ま
た小型化を図ることができないという問題があった。
【０００９】このような問題を解決するために、ＭＩＸ
８ａ，８ｂ、ＴＸ−ＡＴＴ１、ＰＡ２、ＬＮＡ７、ＳＷ
４、ＲＸ−ＡＴＴ６に加えて、ＮＶＧ９、及びＳＷ４，
ＴＸ−ＡＴＴ１，及びＲＸ−ＡＴＴ６等の切り換え制御
を行う制御回路１０を一つのＧａＡｓ基板上に集積化す
るとともに、簡易な構成のスイッチや減衰器を使用する
ことが考えられる。ここで、これらの回路を集積化する
とともに、さらにチップの小型化を図るために簡易な構
成のスイッチや減衰器を使用した場合に発生する，スイ
ッチや減衰器の送受信特性に与える問題点と、その解決
手段について述べる。
８ａ，８ｂ、ＴＸ−ＡＴＴ１、ＰＡ２、ＬＮＡ７、ＳＷ
４、ＲＸ−ＡＴＴ６に加えて、ＮＶＧ９、及びＳＷ４，
ＴＸ−ＡＴＴ１，及びＲＸ−ＡＴＴ６等の切り換え制御
を行う制御回路１０を一つのＧａＡｓ基板上に集積化す
るとともに、簡易な構成のスイッチや減衰器を使用する
ことが考えられる。ここで、これらの回路を集積化する
とともに、さらにチップの小型化を図るために簡易な構
成のスイッチや減衰器を使用した場合に発生する，スイ
ッチや減衰器の送受信特性に与える問題点と、その解決
手段について述べる。
【００１０】図１４は、図１３に示す回路等のＳＰＤＴ
スイッチ４として一般的に用いられる直並列型スイッチ
の一例を示す回路図であり、図において、５１〜５４は
デプレッション型電界効果トランジスタ（以下、Ｄ−Ｆ
ＥＴと称す）、５５〜６０はバイアス電圧印加用高抵
抗、６１はＦＥＴ５２及びＦＥＴ５４のソース電極をＡ
Ｃ的に接地するための容量で、その一端が接地（ＧＮ
Ｄ）となっている。６２は送信側入力ポート（以下、Ｓ
Ｗ−ＴＸと称す），６３は受信側出力ポート（以下、Ｓ
Ｗ−ＲＸと称す）、５はアンテナポート、６４及び６５
は制御信号入力ポートで、図１０に示した制御回路１０
と接続されており、該制御回路１０から制御信号が入力
されるようになっている。また、制御信号入力ポートに
入力される制御信号は、制御信号入力ポート６５に入力
される制御信号の反転した信号が入力されるようになっ
ている。この制御信号としては、上述したように、
“Ｈ”として電源電圧ＶDDが、また、“Ｌ”として接地
（以下、ＧＮＤと称す）である０Ｖが用いられる。６６
は制御信号入力ポートに入力される電源電圧ＶDDと０Ｖ
とにより、トランジスタ５１，５３が動作可能となるよ
うに、伝送線路の電位，つまりトランジスタ５１，５３
のソース，ドレインの電位を吊り上げるための電源電圧
ポートである。
スイッチ４として一般的に用いられる直並列型スイッチ
の一例を示す回路図であり、図において、５１〜５４は
デプレッション型電界効果トランジスタ（以下、Ｄ−Ｆ
ＥＴと称す）、５５〜６０はバイアス電圧印加用高抵
抗、６１はＦＥＴ５２及びＦＥＴ５４のソース電極をＡ
Ｃ的に接地するための容量で、その一端が接地（ＧＮ
Ｄ）となっている。６２は送信側入力ポート（以下、Ｓ
Ｗ−ＴＸと称す），６３は受信側出力ポート（以下、Ｓ
Ｗ−ＲＸと称す）、５はアンテナポート、６４及び６５
は制御信号入力ポートで、図１０に示した制御回路１０
と接続されており、該制御回路１０から制御信号が入力
されるようになっている。また、制御信号入力ポートに
入力される制御信号は、制御信号入力ポート６５に入力
される制御信号の反転した信号が入力されるようになっ
ている。この制御信号としては、上述したように、
“Ｈ”として電源電圧ＶDDが、また、“Ｌ”として接地
（以下、ＧＮＤと称す）である０Ｖが用いられる。６６
は制御信号入力ポートに入力される電源電圧ＶDDと０Ｖ
とにより、トランジスタ５１，５３が動作可能となるよ
うに、伝送線路の電位，つまりトランジスタ５１，５３
のソース，ドレインの電位を吊り上げるための電源電圧
ポートである。
【００１１】次に動作について説明する。送信時には、
制御信号入力ポート６４に“Ｈ”（≒Ｖdd）が、また、
制御信号入力ポート６５に“Ｌ”（≒０Ｖ）が印加さ
れ、ＦＥＴ５２，５３がオンし、ＦＥＴ５１，５４がオ
フし、ＳＷ−ＴＸ６２から入力されたＲＦ信号がＡＮＴ
５から出力される。このとき、ＦＥＴ５１がオフされて
いるのでＳＷ−ＲＸ６３からはＲＦ信号が出力されず、
また、ＦＥＴ５１から信号がもれた場合にも、ＦＥＴ５
２がオンしていることにより、信号が反射されてＳＷ−
ＲＸ６３からの信号のもれが抑えられる。
制御信号入力ポート６４に“Ｈ”（≒Ｖdd）が、また、
制御信号入力ポート６５に“Ｌ”（≒０Ｖ）が印加さ
れ、ＦＥＴ５２，５３がオンし、ＦＥＴ５１，５４がオ
フし、ＳＷ−ＴＸ６２から入力されたＲＦ信号がＡＮＴ
５から出力される。このとき、ＦＥＴ５１がオフされて
いるのでＳＷ−ＲＸ６３からはＲＦ信号が出力されず、
また、ＦＥＴ５１から信号がもれた場合にも、ＦＥＴ５
２がオンしていることにより、信号が反射されてＳＷ−
ＲＸ６３からの信号のもれが抑えられる。
【００１２】また、受信時には、制御電圧ポート６５に
“Ｈ”（≒Ｖdd）が、制御電圧ポート６４には“Ｌ”
（≒０Ｖ）が印加され、ＦＥＴ５１，５４がオンし、Ｆ
ＥＴ５２，５３がオフし、アンテナポート５から入力さ
れたＲＦ信号が受信側ＲＦ信号出力ポート６３から出力
される。このとき、ＦＥＴ５３がオフされているので送
信側ＲＦ信号入力ポート６２へはＲＦ信号が出力され
ず、また、ＦＥＴ５３から信号がもれた場合にも、ＦＥ
Ｔ５４がオンしていることにより、信号が反射されて、
送信側ＲＦ信号入力ポート６２からの信号のもれが抑え
られる。
“Ｈ”（≒Ｖdd）が、制御電圧ポート６４には“Ｌ”
（≒０Ｖ）が印加され、ＦＥＴ５１，５４がオンし、Ｆ
ＥＴ５２，５３がオフし、アンテナポート５から入力さ
れたＲＦ信号が受信側ＲＦ信号出力ポート６３から出力
される。このとき、ＦＥＴ５３がオフされているので送
信側ＲＦ信号入力ポート６２へはＲＦ信号が出力され
ず、また、ＦＥＴ５３から信号がもれた場合にも、ＦＥ
Ｔ５４がオンしていることにより、信号が反射されて、
送信側ＲＦ信号入力ポート６２からの信号のもれが抑え
られる。
【００１３】このような直並列型のＳＰＤＴスイッチ
は、挿入損失を低く抑えることができるとともに、アイ
ソレーションが高いという利点を有する。最近では、２
種類のピンチオフ電圧を持つＦＥＴを使ったり、或いは
デュアルゲートＦＥＴを使ったりした回路的な工夫によ
り、制御電圧を３または０Ｖ，あるいは０または−３Ｖ
という低い動作電圧で、２４ｄＢｍ〜３０ｄＢｍ以上の
送信時の高い出力電力を扱うことができるＳＰＤＴスイ
ッチが、信学技報 MW93-157 (1994年２月）“対称構造
MESFETを用いた PHP用3V単一電源動作SPDT T/R MMIC ス
イッチ”や、ISSCC95 TA 8.5”A3V MMIC Chip Set for
1.9GHz Mobile Communication Systems"等に報告されて
いる。
は、挿入損失を低く抑えることができるとともに、アイ
ソレーションが高いという利点を有する。最近では、２
種類のピンチオフ電圧を持つＦＥＴを使ったり、或いは
デュアルゲートＦＥＴを使ったりした回路的な工夫によ
り、制御電圧を３または０Ｖ，あるいは０または−３Ｖ
という低い動作電圧で、２４ｄＢｍ〜３０ｄＢｍ以上の
送信時の高い出力電力を扱うことができるＳＰＤＴスイ
ッチが、信学技報 MW93-157 (1994年２月）“対称構造
MESFETを用いた PHP用3V単一電源動作SPDT T/R MMIC ス
イッチ”や、ISSCC95 TA 8.5”A3V MMIC Chip Set for
1.9GHz Mobile Communication Systems"等に報告されて
いる。
【００１４】しかし、上記のような直並列型のＳＰＤＴ
スイッチの構成は、一般にチップサイズとして１ｍｍ角
程度の大きさを有するものであるため、集積回路に用い
た場合においては、集積回路全体のチップサイズが大き
くなってしまうという問題があった。
スイッチの構成は、一般にチップサイズとして１ｍｍ角
程度の大きさを有するものであるため、集積回路に用い
た場合においては、集積回路全体のチップサイズが大き
くなってしまうという問題があった。
【００１５】さらにＶDDとＧＮＤ，即ち０Ｖとの単一電
源動作を実現するために、図１０に示すように、容量６
１を用いてＤＣ的に開放（ＡＣ的に短絡）となるように
する必要があるが、この容量は一般にＧＨｚ帯動作に対
して十数ｐＦ以上を要し、このような十数ｐＦ以上の素
子は広い面積を占めるため、チップサイズの増大を招く
という問題があった。
源動作を実現するために、図１０に示すように、容量６
１を用いてＤＣ的に開放（ＡＣ的に短絡）となるように
する必要があるが、この容量は一般にＧＨｚ帯動作に対
して十数ｐＦ以上を要し、このような十数ｐＦ以上の素
子は広い面積を占めるため、チップサイズの増大を招く
という問題があった。
【００１６】図１２は、このような問題点を解消する従
来の他のＳＰＤＴスイッチの構成を示す回路図であり、
集積回路に用いた際のチップサイズの小型化のためにＦ
ＥＴを２つとしてＦＥＴの数を減らすとともに容量を無
くすことにより、回路構成を簡略化したものである。図
において、図１０と同一符号は同一または相当する部分
を示しており、４ａはＳＰＤＴスイッチ、７０，７１は
Ｄ−ＦＥＴ、７２〜７５はバイアス印加用の抵抗、７６
は電源電圧Ｖddにより伝送線路の電位，つまりトランジ
スタ５１，５３のソース，ドレインの電位をつり上げる
ための抵抗である。
来の他のＳＰＤＴスイッチの構成を示す回路図であり、
集積回路に用いた際のチップサイズの小型化のためにＦ
ＥＴを２つとしてＦＥＴの数を減らすとともに容量を無
くすことにより、回路構成を簡略化したものである。図
において、図１０と同一符号は同一または相当する部分
を示しており、４ａはＳＰＤＴスイッチ、７０，７１は
Ｄ−ＦＥＴ、７２〜７５はバイアス印加用の抵抗、７６
は電源電圧Ｖddにより伝送線路の電位，つまりトランジ
スタ５１，５３のソース，ドレインの電位をつり上げる
ための抵抗である。
【００１７】次に動作について説明する。送信時には、
制御信号入力ポート６４に“Ｈ”（≒Ｖdd）が、また、
制御信号入力ポート６５に“Ｌ”（≒０Ｖ）が印加さ
れ、ＦＥＴ７０がオンし、ＦＥＴ７１がオフし、ＳＷ−
ＴＸ６２から入力されたＲＦ信号がアンテナポート５か
ら出力される。このとき、ＦＥＴ７１がオフされている
のでＳＸ−ＲＸ６３からはＲＦ信号が出力されない。
制御信号入力ポート６４に“Ｈ”（≒Ｖdd）が、また、
制御信号入力ポート６５に“Ｌ”（≒０Ｖ）が印加さ
れ、ＦＥＴ７０がオンし、ＦＥＴ７１がオフし、ＳＷ−
ＴＸ６２から入力されたＲＦ信号がアンテナポート５か
ら出力される。このとき、ＦＥＴ７１がオフされている
のでＳＸ−ＲＸ６３からはＲＦ信号が出力されない。
【００１８】また、受信時には、制御信号入力ポート６
５に“Ｈ”（≒Ｖdd）が、制御信号入力ポート６４には
“Ｌ”（≒０Ｖ）が印加され、ＦＥＴ７１がオンし、Ｆ
ＥＴ７０がオフし、アンテナポート５から入力されたＲ
Ｆ信号がＳＷ−ＲＸ６３から出力される。このとき、Ｆ
ＥＴ７０がオフされているのでＳＷ−ＴＸ６２へはＲＦ
信号が出力されない。
５に“Ｈ”（≒Ｖdd）が、制御信号入力ポート６４には
“Ｌ”（≒０Ｖ）が印加され、ＦＥＴ７１がオンし、Ｆ
ＥＴ７０がオフし、アンテナポート５から入力されたＲ
Ｆ信号がＳＷ−ＲＸ６３から出力される。このとき、Ｆ
ＥＴ７０がオフされているのでＳＷ−ＴＸ６２へはＲＦ
信号が出力されない。
【００１９】このような簡易な構成のＳＰＤＴスイッチ
はチップサイズの低減には有利であるが、以下に述べる
ように特性上の問題点がある。即ち、図１２に示した簡
易な構成のＳＰＤＴスイッチ４ａにおいては、ＦＥＴ７
０がオン状態で、かつＦＥＴ７１がオフ状態のとき、送
信状態となるが、このとき、ＦＥＴ７１のゲート・ソー
ス間（ゲート・ドレイン間）電圧が小さいと、ＦＥＴ７
１のオフ状態が十分でなくなり、ＦＥＴ７１のピンチオ
フ状態を大きい電力に対して保てなくなる。そのため、
送信側ＲＦ信号入力ポート６２に入力された送信入力電
力が大きくなるに従い、ＡＮＴ５ではなくＳＷ−ＲＸ６
３側に信号電力が漏洩する。例えば、近年、携帯型の送
受信器としては電源電圧を３Ｖ前後とした単一電源を使
用するものが多いが、このような３Ｖ前後の低い電源電
圧を用いた場合においては、伝送線路の電位をつり上げ
る電圧がＶDD＝３Ｖとなるため、オフ状態のＦＥＴ７１
のゲート電圧とソース電圧（又はドレイン電圧）との差
が、ＧＮＤ（＝０Ｖ）−ＶDD（＝３Ｖ）＝−３Ｖと小さ
くなってしまい、送信入力電力が大きい場合にＳＷ−Ｒ
Ｘ６３側への信号の漏洩を十分に防ぐことができなくな
る。そして、その結果、ＳＰＤＴスイッチ４ａの挿入損
失が大きくなったり、ＳＰＤＴスイッチ４ａとＲＸ−Ａ
ＴＴ６との間のアイソレーション特性が劣化したりして
いた。
はチップサイズの低減には有利であるが、以下に述べる
ように特性上の問題点がある。即ち、図１２に示した簡
易な構成のＳＰＤＴスイッチ４ａにおいては、ＦＥＴ７
０がオン状態で、かつＦＥＴ７１がオフ状態のとき、送
信状態となるが、このとき、ＦＥＴ７１のゲート・ソー
ス間（ゲート・ドレイン間）電圧が小さいと、ＦＥＴ７
１のオフ状態が十分でなくなり、ＦＥＴ７１のピンチオ
フ状態を大きい電力に対して保てなくなる。そのため、
送信側ＲＦ信号入力ポート６２に入力された送信入力電
力が大きくなるに従い、ＡＮＴ５ではなくＳＷ−ＲＸ６
３側に信号電力が漏洩する。例えば、近年、携帯型の送
受信器としては電源電圧を３Ｖ前後とした単一電源を使
用するものが多いが、このような３Ｖ前後の低い電源電
圧を用いた場合においては、伝送線路の電位をつり上げ
る電圧がＶDD＝３Ｖとなるため、オフ状態のＦＥＴ７１
のゲート電圧とソース電圧（又はドレイン電圧）との差
が、ＧＮＤ（＝０Ｖ）−ＶDD（＝３Ｖ）＝−３Ｖと小さ
くなってしまい、送信入力電力が大きい場合にＳＷ−Ｒ
Ｘ６３側への信号の漏洩を十分に防ぐことができなくな
る。そして、その結果、ＳＰＤＴスイッチ４ａの挿入損
失が大きくなったり、ＳＰＤＴスイッチ４ａとＲＸ−Ａ
ＴＴ６との間のアイソレーション特性が劣化したりして
いた。
【００２０】
【発明が解決しようとする課題】以上説明したように、
従来のチップサイズの小型化を図るために簡易構成のＳ
ＰＤＴスイッチを備えた，単一電源を用いて動作させる
集積回路においては、高電位“Ｈ”としては電源電圧Ｖ
DDを，また、低電位“Ｌ”としては接地（≒０Ｖ）を用
いる構成としていたため、例えば３Ｖという低電圧の単
一電源を用いて３または０Ｖの制御信号を使って動作さ
せる場合においては、送信電力が高くなるとＳＰＤＴス
イッチの挿入損失特性、およびＳＰＤＴスイッチとＲＸ
−ＡＴＴとの間のアイソレーション特性が共に劣化す
る、という問題があった。
従来のチップサイズの小型化を図るために簡易構成のＳ
ＰＤＴスイッチを備えた，単一電源を用いて動作させる
集積回路においては、高電位“Ｈ”としては電源電圧Ｖ
DDを，また、低電位“Ｌ”としては接地（≒０Ｖ）を用
いる構成としていたため、例えば３Ｖという低電圧の単
一電源を用いて３または０Ｖの制御信号を使って動作さ
せる場合においては、送信電力が高くなるとＳＰＤＴス
イッチの挿入損失特性、およびＳＰＤＴスイッチとＲＸ
−ＡＴＴとの間のアイソレーション特性が共に劣化す
る、という問題があった。
【００２１】この発明は、上記のような問題点を解消す
るためになされたものであり、低電圧の電源電圧を用い
た場合においても、ＳＰＤＴスイッチの挿入損失特性、
およびＳＰＤＴスイッチと受信用可変減衰器との間にお
けるアイソレーション特性に優れた集積回路を提供する
ことを目的とする。
るためになされたものであり、低電圧の電源電圧を用い
た場合においても、ＳＰＤＴスイッチの挿入損失特性、
およびＳＰＤＴスイッチと受信用可変減衰器との間にお
けるアイソレーション特性に優れた集積回路を提供する
ことを目的とする。
【００２２】
【課題を解決するための手段】本発明に係る集積回路
は、送受信ポートと、受信ポートと、送信ポートと、電
界効果型トランジスタを有し，該電界効果型トランジス
タのゲートに印加される正の電源電圧により上記送信ポ
ートと送受信ポートとを導通させる，上記送信ポートと
送受信ポート間に設けられた送信側スイッチ部と、電界
効果型トランジスタを有し，該電界効果型トランジスタ
のゲートに印加される正の電源電圧により上記受信ポー
トと送受信ポートとを導通させる，上記受信ポートと送
受信ポート間に設けられた受信側スイッチ部とからなる
ＳＰＤＴ（Single Pole Double Throw）スイッチと、上
記送信側スイッチ部の電界効果型トランジスタのゲート
に電源電圧が印加される時に、上記受信側スイッチ部の
電界効果型トランジスタのゲートに接地電位よりも低い
電位を印加する手段とを備えたものである。
は、送受信ポートと、受信ポートと、送信ポートと、電
界効果型トランジスタを有し，該電界効果型トランジス
タのゲートに印加される正の電源電圧により上記送信ポ
ートと送受信ポートとを導通させる，上記送信ポートと
送受信ポート間に設けられた送信側スイッチ部と、電界
効果型トランジスタを有し，該電界効果型トランジスタ
のゲートに印加される正の電源電圧により上記受信ポー
トと送受信ポートとを導通させる，上記受信ポートと送
受信ポート間に設けられた受信側スイッチ部とからなる
ＳＰＤＴ（Single Pole Double Throw）スイッチと、上
記送信側スイッチ部の電界効果型トランジスタのゲート
に電源電圧が印加される時に、上記受信側スイッチ部の
電界効果型トランジスタのゲートに接地電位よりも低い
電位を印加する手段とを備えたものである。
【００２３】また、上記集積回路において、上記受信側
ポートは、電界効果型トランジスタを有し、該電界効果
型トランジスタのゲートに印加される電源電圧により非
減衰状態となり、ゲートに印加される電源電圧より低い
電圧により減衰状態となる受信側減衰回路と接続されて
おり、上記送信側スイッチ部の電界効果型トランジスタ
のゲートに電源電圧が印加される時に、上記受信側減衰
回路の電界効果型トランジスタのゲートに接地電位より
も低い電位を印加して上記受信側減衰回路を減衰状態と
する手段を備えたものである。
ポートは、電界効果型トランジスタを有し、該電界効果
型トランジスタのゲートに印加される電源電圧により非
減衰状態となり、ゲートに印加される電源電圧より低い
電圧により減衰状態となる受信側減衰回路と接続されて
おり、上記送信側スイッチ部の電界効果型トランジスタ
のゲートに電源電圧が印加される時に、上記受信側減衰
回路の電界効果型トランジスタのゲートに接地電位より
も低い電位を印加して上記受信側減衰回路を減衰状態と
する手段を備えたものである。
【００２４】また、この発明に係る集積回路は、送受信
ポートと、受信ポートと、送信ポートと、電界効果型ト
ランジスタを有し，該電界効果型トランジスタのゲート
に印加される正の電源電圧により上記送信ポートと送受
信ポートとを導通させる，上記送信ポートと送受信ポー
ト間に設けられた送信側スイッチ部と、電界効果型トラ
ンジスタを有し，該電界効果型トランジスタのゲートに
印加される正の電源電圧により上記受信ポートと送受信
ポートとを導通させる，上記受信ポートと送受信ポート
間に設けられた受信側スイッチ部とからなるＳＰＤＴス
イッチと、上記送信側スイッチ部の電界効果型トランジ
スタを導通とする時に、上記受信側スイッチ部の電界効
果型トランジスタのゲートに接地電位を印加するととも
に、上記受信側スイッチ部の電界効果型トランジスタの
ソース、及びドレインに電源電圧よりも高い電圧を印加
する手段とを備えたものである。
ポートと、受信ポートと、送信ポートと、電界効果型ト
ランジスタを有し，該電界効果型トランジスタのゲート
に印加される正の電源電圧により上記送信ポートと送受
信ポートとを導通させる，上記送信ポートと送受信ポー
ト間に設けられた送信側スイッチ部と、電界効果型トラ
ンジスタを有し，該電界効果型トランジスタのゲートに
印加される正の電源電圧により上記受信ポートと送受信
ポートとを導通させる，上記受信ポートと送受信ポート
間に設けられた受信側スイッチ部とからなるＳＰＤＴス
イッチと、上記送信側スイッチ部の電界効果型トランジ
スタを導通とする時に、上記受信側スイッチ部の電界効
果型トランジスタのゲートに接地電位を印加するととも
に、上記受信側スイッチ部の電界効果型トランジスタの
ソース、及びドレインに電源電圧よりも高い電圧を印加
する手段とを備えたものである。
【００２５】また、この発明に係る集積回路は、送受信
ポートと、受信ポートと、送信ポートと、電界効果型ト
ランジスタを有し，該電界効果型トランジスタのゲート
に印加される正の電源電圧により上記送信ポートと送受
信ポートとを導通させる，上記送信ポートと送受信ポー
ト間に設けられた送信側スイッチ部と、電界効果型トラ
ンジスタを有し，該電界効果型トランジスタのゲートに
印加される正の電源電圧により上記受信ポートと送受信
ポートとを導通させる，上記受信ポートと送受信ポート
間に設けられた受信側スイッチ部とからなるＳＰＤＴス
イッチと、上記送信側スイッチ部の電界効果型トランジ
スタを導通とする時に、上記受信側スイッチ部の電界効
果型トランジスタのゲートに接地電位よりも低い電圧を
印加するとともに、上記受信側スイッチ部の電界効果型
トランジスタのソース、及びドレインに電源電圧よりも
高い電圧を印加する手段とを備えたものである。
ポートと、受信ポートと、送信ポートと、電界効果型ト
ランジスタを有し，該電界効果型トランジスタのゲート
に印加される正の電源電圧により上記送信ポートと送受
信ポートとを導通させる，上記送信ポートと送受信ポー
ト間に設けられた送信側スイッチ部と、電界効果型トラ
ンジスタを有し，該電界効果型トランジスタのゲートに
印加される正の電源電圧により上記受信ポートと送受信
ポートとを導通させる，上記受信ポートと送受信ポート
間に設けられた受信側スイッチ部とからなるＳＰＤＴス
イッチと、上記送信側スイッチ部の電界効果型トランジ
スタを導通とする時に、上記受信側スイッチ部の電界効
果型トランジスタのゲートに接地電位よりも低い電圧を
印加するとともに、上記受信側スイッチ部の電界効果型
トランジスタのソース、及びドレインに電源電圧よりも
高い電圧を印加する手段とを備えたものである。
【００２６】
実施の形態１．この発明の実施の形態１に係る集積回路
は、図２によれば、送受信ポート（５）と、受信ポート
（６３）と、送信ポート（６２）と、電界効果型トラン
ジスタ（７０）を有し，該電界効果型トランジスタ（７
０）のゲートに印加される正の電源電圧により上記送信
ポート（６２）と送受信ポート（５）とを導通させる，
上記送信ポート（６２）及び送受信ポート（５）間に設
けられた送信側スイッチ部（４ｂ）と、電界効果型トラ
ンジスタ（７１）を有し，該電界効果型トランジスタ
（７１）のゲートに印加される正の電源電圧により上記
受信ポート（６３）と送受信ポート（５）とを導通させ
る，上記受信ポート（６３）及び送受信ポート（５）間
に設けられた受信側スイッチ部（４ｃ）とからなるＳＰ
ＤＴスイッチ（４ａ）と、上記送信側スイッチ部（４
ｂ）の電界効果型トランジスタ（７０）のゲートに電源
電圧が印加される時に、上記受信側スイッチ部（４ｃ）
の電界効果型トランジスタ（７１）のゲートに接地電位
よりも低い電位を印加する手段（１０ａ，９）とを備え
た構成としたものであり、これにより、非導通状態の受
信側スイッチ部（４ｃ）の電界効果型トランジスタ（７
１）のゲート・ソース間、及びゲート・ドレイン間の電
位差を、電源電圧と接地電位よりも低い電圧との差とし
て、電源電圧と接地電位との電位差よりも大きくするこ
とができ、低電圧の電源電圧を用いた場合においても、
ＳＰＤＴスイッチ（４ａ）の挿入損失特性，及びＳＰＤ
Ｔスイッチ（４ａ）と受信用可変減衰器（６）との間の
アイソレーション特性に優れた、耐電力特性を向上させ
た集積回路を得られる作用効果がある。
は、図２によれば、送受信ポート（５）と、受信ポート
（６３）と、送信ポート（６２）と、電界効果型トラン
ジスタ（７０）を有し，該電界効果型トランジスタ（７
０）のゲートに印加される正の電源電圧により上記送信
ポート（６２）と送受信ポート（５）とを導通させる，
上記送信ポート（６２）及び送受信ポート（５）間に設
けられた送信側スイッチ部（４ｂ）と、電界効果型トラ
ンジスタ（７１）を有し，該電界効果型トランジスタ
（７１）のゲートに印加される正の電源電圧により上記
受信ポート（６３）と送受信ポート（５）とを導通させ
る，上記受信ポート（６３）及び送受信ポート（５）間
に設けられた受信側スイッチ部（４ｃ）とからなるＳＰ
ＤＴスイッチ（４ａ）と、上記送信側スイッチ部（４
ｂ）の電界効果型トランジスタ（７０）のゲートに電源
電圧が印加される時に、上記受信側スイッチ部（４ｃ）
の電界効果型トランジスタ（７１）のゲートに接地電位
よりも低い電位を印加する手段（１０ａ，９）とを備え
た構成としたものであり、これにより、非導通状態の受
信側スイッチ部（４ｃ）の電界効果型トランジスタ（７
１）のゲート・ソース間、及びゲート・ドレイン間の電
位差を、電源電圧と接地電位よりも低い電圧との差とし
て、電源電圧と接地電位との電位差よりも大きくするこ
とができ、低電圧の電源電圧を用いた場合においても、
ＳＰＤＴスイッチ（４ａ）の挿入損失特性，及びＳＰＤ
Ｔスイッチ（４ａ）と受信用可変減衰器（６）との間の
アイソレーション特性に優れた、耐電力特性を向上させ
た集積回路を得られる作用効果がある。
【００２７】実施の形態２．この発明の実施の形態２に
係る集積回路は、図４及び図８によれば、上記集積回路
において、上記受信側ポート（６３）は、電界効果型ト
ランジスタ（３１）を有し、該電界効果型トランジスタ
（３１）のゲートに印加される電源電圧により非減衰状
態となり、ゲートに印加される電源電圧より低い電圧に
より減衰状態となる受信側減衰回路（６）と接続されて
おり、上記送信側スイッチ部（４ｂ）の電界効果型トラ
ンジスタ（７１）のゲートに電源電圧が印加される時
に、上記受信側減衰回路（６）の電界効果型トランジス
タ（３１）のゲートに接地電位よりも低い電位を印加し
て上記受信側減衰回路（６）を減衰状態とする手段１０
ａ，９）を備えた構成としたものであり、これにより、
受信側スイッチ部（４ｃ）が非導通状態の時の、受信側
減衰回路（６）の電界効果型トランジスタ（３１）のゲ
ート・ソース間、及びゲート・ドレイン間の電位差を、
電源電圧と接地電位よりも低い電圧との差として、電源
電圧と接地電位との電位差よりも大きくすることがで
き、低電圧の電源電圧を用いた場合においても、ＳＰＤ
Ｔスイッチ（４ａ）と受信用可変減衰器（６）との間に
おけるアイソレーション特性により優れた、耐電力特性
を向上させた集積回路を得られる作用効果がある。
係る集積回路は、図４及び図８によれば、上記集積回路
において、上記受信側ポート（６３）は、電界効果型ト
ランジスタ（３１）を有し、該電界効果型トランジスタ
（３１）のゲートに印加される電源電圧により非減衰状
態となり、ゲートに印加される電源電圧より低い電圧に
より減衰状態となる受信側減衰回路（６）と接続されて
おり、上記送信側スイッチ部（４ｂ）の電界効果型トラ
ンジスタ（７１）のゲートに電源電圧が印加される時
に、上記受信側減衰回路（６）の電界効果型トランジス
タ（３１）のゲートに接地電位よりも低い電位を印加し
て上記受信側減衰回路（６）を減衰状態とする手段１０
ａ，９）を備えた構成としたものであり、これにより、
受信側スイッチ部（４ｃ）が非導通状態の時の、受信側
減衰回路（６）の電界効果型トランジスタ（３１）のゲ
ート・ソース間、及びゲート・ドレイン間の電位差を、
電源電圧と接地電位よりも低い電圧との差として、電源
電圧と接地電位との電位差よりも大きくすることがで
き、低電圧の電源電圧を用いた場合においても、ＳＰＤ
Ｔスイッチ（４ａ）と受信用可変減衰器（６）との間に
おけるアイソレーション特性により優れた、耐電力特性
を向上させた集積回路を得られる作用効果がある。
【００２８】実施の形態３．この発明の実施の形態３に
係る集積回路は、図９によれば、送受信ポート（５）
と、受信ポート（６２）と、送信ポート（６３）と、電
界効果型トランジスタ（３１）を有し，該電界効果型ト
ランジスタ（３１）のゲートに印加される正の電源電圧
により上記送信ポート（６２）と送受信ポート（５）と
を導通させる，上記送信ポート（６２）及び送受信ポー
ト（５）間に設けられた送信側スイッチ部（４ｂ）と、
電界効果型トランジスタ（７１）を有し，該電界効果型
トランジスタ（７１）のゲートに印加される正の電源電
圧により上記受信ポート（６３）と送受信ポート（５）
とを導通させる，上記受信ポート（６３）及び送受信ポ
ート（５）間に設けられた受信側スイッチ部（４ｃ）と
からなるＳＰＤＴスイッチ（４ａ）と、上記送信側スイ
ッチ部４ｂの電界効果型トランジスタ（７０）を導通と
する時に、上記受信側スイッチ部（４ｃ）の電界効果型
トランジスタ（７１）のゲートに接地電位を印加すると
ともに、上記受信側スイッチ部の電界効果型トランジス
タ（７１）のソース、及びドレインに電源電圧よりも高
い電圧を印加する手段（９ａ，１０ａ）とを備える構成
としたものであり、これにより、非導通状態の受信側ス
イッチ部（４ｃ）の電界効果型トランジスタ（７１）の
ゲート・ソース間、及びゲート・ドレイン間の電位差
を、電源電圧よりも高い電圧と接地電位との差として、
電源電圧と接地電位との電位差よりも大きくすることが
でき、低電圧の電源電圧を用いた場合においても、ＳＰ
ＤＴスイッチ（４ａ）の挿入損失特性，及びＳＰＤＴス
イッチ（４ａ）と受信用可変減衰器（６）との間のアイ
ソレーション特性に優れた、耐電力特性を向上させた集
積回路を得られる作用効果がある。
係る集積回路は、図９によれば、送受信ポート（５）
と、受信ポート（６２）と、送信ポート（６３）と、電
界効果型トランジスタ（３１）を有し，該電界効果型ト
ランジスタ（３１）のゲートに印加される正の電源電圧
により上記送信ポート（６２）と送受信ポート（５）と
を導通させる，上記送信ポート（６２）及び送受信ポー
ト（５）間に設けられた送信側スイッチ部（４ｂ）と、
電界効果型トランジスタ（７１）を有し，該電界効果型
トランジスタ（７１）のゲートに印加される正の電源電
圧により上記受信ポート（６３）と送受信ポート（５）
とを導通させる，上記受信ポート（６３）及び送受信ポ
ート（５）間に設けられた受信側スイッチ部（４ｃ）と
からなるＳＰＤＴスイッチ（４ａ）と、上記送信側スイ
ッチ部４ｂの電界効果型トランジスタ（７０）を導通と
する時に、上記受信側スイッチ部（４ｃ）の電界効果型
トランジスタ（７１）のゲートに接地電位を印加すると
ともに、上記受信側スイッチ部の電界効果型トランジス
タ（７１）のソース、及びドレインに電源電圧よりも高
い電圧を印加する手段（９ａ，１０ａ）とを備える構成
としたものであり、これにより、非導通状態の受信側ス
イッチ部（４ｃ）の電界効果型トランジスタ（７１）の
ゲート・ソース間、及びゲート・ドレイン間の電位差
を、電源電圧よりも高い電圧と接地電位との差として、
電源電圧と接地電位との電位差よりも大きくすることが
でき、低電圧の電源電圧を用いた場合においても、ＳＰ
ＤＴスイッチ（４ａ）の挿入損失特性，及びＳＰＤＴス
イッチ（４ａ）と受信用可変減衰器（６）との間のアイ
ソレーション特性に優れた、耐電力特性を向上させた集
積回路を得られる作用効果がある。
【００２９】実施の形態４．この発明の実施の形態４に
係る集積回路は、図１２によれば、また、この発明に係
る集積回路は、送受信ポート（５）と、受信ポート（６
２）と、送信ポート（６３）と、電界効果型トランジス
タ（３１）を有し，該電界効果型トランジスタ（３１）
のゲートに印加される正の電源電圧により上記送信ポー
ト（６２）と送受信ポート（５）とを導通させる，上記
送信ポート（６２）及び送受信ポート（５）間に設けら
れた送信側スイッチ部（４ｂ）と、電界効果型トランジ
スタ（７１）を有し，該電界効果型トランジスタ（７
１）のゲートに印加される正の電源電圧により上記受信
ポート（６３）と送受信ポート（５）とを導通させる，
上記受信ポート（６３）及び送受信ポート（５）間に設
けられた受信側スイッチ部（４ｃ）とからなるＳＰＤＴ
スイッチ（４ａ）と、上記送信側スイッチ部４ｂの電界
効果型トランジスタ（７０）を導通とする時に、上記受
信側スイッチ部（４ｃ）の電界効果型トランジスタ（７
１）のゲートに接地電位よりも低い電圧を印加するとと
もに、上記受信側スイッチ部の電界効果型トランジスタ
（７１）のソース、及びドレインに電源電圧よりも高い
電圧を印加する手段（９ａ，１０ａ）とを備える構成と
したものであり、これにより、非導通状態の受信側スイ
ッチ部（４ｃ）の電界効果型トランジスタ（７１）のゲ
ート・ソース間、及びゲート・ドレイン間の電位差を、
電源電圧よりも高い電圧と接地電位よりも低い電圧との
差として、電源電圧と接地電位との電位差よりもさらに
大きくすることができ、低電圧の電源電圧を用いた場合
においても、ＳＰＤＴスイッチ（４ａ）の挿入損失特
性，及びＳＰＤＴスイッチ（４ａ）と受信用可変減衰器
（６）との間のアイソレーション特性により優れた、耐
電力特性を向上させた集積回路を得られる作用効果があ
る。
係る集積回路は、図１２によれば、また、この発明に係
る集積回路は、送受信ポート（５）と、受信ポート（６
２）と、送信ポート（６３）と、電界効果型トランジス
タ（３１）を有し，該電界効果型トランジスタ（３１）
のゲートに印加される正の電源電圧により上記送信ポー
ト（６２）と送受信ポート（５）とを導通させる，上記
送信ポート（６２）及び送受信ポート（５）間に設けら
れた送信側スイッチ部（４ｂ）と、電界効果型トランジ
スタ（７１）を有し，該電界効果型トランジスタ（７
１）のゲートに印加される正の電源電圧により上記受信
ポート（６３）と送受信ポート（５）とを導通させる，
上記受信ポート（６３）及び送受信ポート（５）間に設
けられた受信側スイッチ部（４ｃ）とからなるＳＰＤＴ
スイッチ（４ａ）と、上記送信側スイッチ部４ｂの電界
効果型トランジスタ（７０）を導通とする時に、上記受
信側スイッチ部（４ｃ）の電界効果型トランジスタ（７
１）のゲートに接地電位よりも低い電圧を印加するとと
もに、上記受信側スイッチ部の電界効果型トランジスタ
（７１）のソース、及びドレインに電源電圧よりも高い
電圧を印加する手段（９ａ，１０ａ）とを備える構成と
したものであり、これにより、非導通状態の受信側スイ
ッチ部（４ｃ）の電界効果型トランジスタ（７１）のゲ
ート・ソース間、及びゲート・ドレイン間の電位差を、
電源電圧よりも高い電圧と接地電位よりも低い電圧との
差として、電源電圧と接地電位との電位差よりもさらに
大きくすることができ、低電圧の電源電圧を用いた場合
においても、ＳＰＤＴスイッチ（４ａ）の挿入損失特
性，及びＳＰＤＴスイッチ（４ａ）と受信用可変減衰器
（６）との間のアイソレーション特性により優れた、耐
電力特性を向上させた集積回路を得られる作用効果があ
る。
【００３０】
実施例１．図１は本発明の実施例１による集積回路の構
造を摸式的に示すブロック図であり、図において、１０
０は同一基板上に形成された集積回路、１は送信用可変
減衰器（以下、ＴＸ−ＡＴＴと称す）、６は受信用可変
減衰器（以下、ＲＸ−ＡＴＴと称す）、２はＧａＡｓ電
界効果型トランジスタ（以下、ＦＥＴと称す）を用いた
電力増幅器（以下、ＰＡと称す）、４ａはＳＰＤＴ（Si
ngle Pole Double Throw）型のスイッチ（以下、ＳＷと
称す）、７は受信用低雑音増幅器（以下、ＬＮＡと称
す）、１０はＴＸ−ＡＴＴ１，ＲＸ−ＡＴＴ６やＳＷ４
ａの動作を制御信号（以下、ＣＯＮＴと称す）によって
切り換えるための制御回路（Control Logic Circuit
）、９は負電圧発生回路（以下、ＮＶＧと称す）で、
この負電圧発生回路９は、ＧａＡｓＦＥＴからなる増幅
器２が一般に負のゲートバイアス電圧を必要とするもの
であるため、この増幅器２に負電圧ＶGBを供給する目的
で設けられている。なお、本実施例１においては、この
ＮＶＧ９において負電圧ＶGBを生成する中間段階で生成
される負電圧ＶSSを、制御回路１０に対して供給するよ
うにしている。１１は集積回路１００の送信ＲＦ信号ポ
ート（以下、ＴＸ−ＩＮと称す）、１４は集積回路１０
０の受信ＲＦ信号ポート（以下、ＲＸ−ＯＵＴと称
す）、５は集積回路１００の外部に設けられたアンテナ
５ａと接続されるアンテナポート（以下、ＡＮＴと称
す）、１２はＮＶＧ９の出力電圧を制御する正電源Ｖ
NVG が入力されるＶNVG 入力ポート（以下、ＶNVG −Ｉ
Ｎと称す）で、この正電源ＶNVG としてはこの集積回路
１００に供給される電源電圧ＶDDが用いられる。１３は
制御回路１０を制御する制御信号（以下、ＣＯＮＴと称
す）が入力される制御信号ポート（以下、ＣＯＮＴ−Ｉ
Ｎと称す）で、この制御信号ＣＯＮＴは、集積回路１０
０の外部に設けられたベースバンドＩＣ等から供給され
る。３ａ，３ｂは集積回路１００の外部に設けられたバ
ンドパスフィルタ（以下、ＢＰＦと称す）である。
造を摸式的に示すブロック図であり、図において、１０
０は同一基板上に形成された集積回路、１は送信用可変
減衰器（以下、ＴＸ−ＡＴＴと称す）、６は受信用可変
減衰器（以下、ＲＸ−ＡＴＴと称す）、２はＧａＡｓ電
界効果型トランジスタ（以下、ＦＥＴと称す）を用いた
電力増幅器（以下、ＰＡと称す）、４ａはＳＰＤＴ（Si
ngle Pole Double Throw）型のスイッチ（以下、ＳＷと
称す）、７は受信用低雑音増幅器（以下、ＬＮＡと称
す）、１０はＴＸ−ＡＴＴ１，ＲＸ−ＡＴＴ６やＳＷ４
ａの動作を制御信号（以下、ＣＯＮＴと称す）によって
切り換えるための制御回路（Control Logic Circuit
）、９は負電圧発生回路（以下、ＮＶＧと称す）で、
この負電圧発生回路９は、ＧａＡｓＦＥＴからなる増幅
器２が一般に負のゲートバイアス電圧を必要とするもの
であるため、この増幅器２に負電圧ＶGBを供給する目的
で設けられている。なお、本実施例１においては、この
ＮＶＧ９において負電圧ＶGBを生成する中間段階で生成
される負電圧ＶSSを、制御回路１０に対して供給するよ
うにしている。１１は集積回路１００の送信ＲＦ信号ポ
ート（以下、ＴＸ−ＩＮと称す）、１４は集積回路１０
０の受信ＲＦ信号ポート（以下、ＲＸ−ＯＵＴと称
す）、５は集積回路１００の外部に設けられたアンテナ
５ａと接続されるアンテナポート（以下、ＡＮＴと称
す）、１２はＮＶＧ９の出力電圧を制御する正電源Ｖ
NVG が入力されるＶNVG 入力ポート（以下、ＶNVG −Ｉ
Ｎと称す）で、この正電源ＶNVG としてはこの集積回路
１００に供給される電源電圧ＶDDが用いられる。１３は
制御回路１０を制御する制御信号（以下、ＣＯＮＴと称
す）が入力される制御信号ポート（以下、ＣＯＮＴ−Ｉ
Ｎと称す）で、この制御信号ＣＯＮＴは、集積回路１０
０の外部に設けられたベースバンドＩＣ等から供給され
る。３ａ，３ｂは集積回路１００の外部に設けられたバ
ンドパスフィルタ（以下、ＢＰＦと称す）である。
【００３１】図２は、図１においてＡで示した本実施例
１の集積回路の主要部の構造、即ち、ＳＷ４ａ及びＲＸ
−ＡＴＴ６と，これらを制御する制御回路１０のインタ
ーフェース部分，並びにＮＶＧ９の構造を摸式的に示す
ブロック図であり、図において、図１と同一符号は同一
又は相当する部分を示しており、４ｂはＳＷ４ａの送信
側スイッチ部、４ｃはＳＷ４ａの受信側スイッチ部、１
０ａは制御回路１０の出力側近傍部、７０，７１はデプ
レッション型電界効果トランジスタ（以下，Ｄ−ＦＥＴ
と称す）、７２〜７５はバイアス印加用の抵抗、７６は
集積回路に供給される電源電圧ＶDDにより伝送線路の電
位，即ち、Ｄ−ＦＥＴ７０，７１のソース，ドレイン電
位をつり上げるための抵抗、６２，６３はスイッチ４ａ
の送信側入力ポート（以下、ＳＷ−ＴＸと称す），及び
受信側出力ポート（以下、ＳＷ−ＲＸと称す）、６４，
６５はスイッチ４ａの制御信号入力ポート、６６はスイ
ッチ４ａの高電圧印加用ポート、６ａはＲＸ−ＡＴＴ６
の信号出力ポート、１８ａ，１８ｂはそれぞれ、スイッ
チ４ａの制御信号入力ポート６４，６５に制御信号
ＶG1，ＶG2を供給する出力バッファ（Output Buffer)、
１９はＲＸ−ＡＴＴ６に制御信号ＶG3と、その反転信号
である／ＶG3を供給する出力バッファ（Output Buffe
r)、１５は出力バッファ１８ａ，１８ｂ，１９に高電圧
ＶH を供給する高電圧ポートで、このポート１５は電源
と接続されており、ＶH ＝ＶDDとなっている。１６ａ〜
１６ｃは出力バッファ１８ａ，１８ｂ，１９を制御する
出力バッファ制御信号ＶC1〜ＶC3を入力するための出力
バッファ制御ポートで、これらのバッファ制御信号ＶC1
〜ＶC3は制御回路１０の出力側近傍部１０ａ以外の部分
から供給される。１７ａ，１７ｃは出力バッファ１８
ａ，１８ｂ，１９のそれぞれに低電圧ＶL1，ＶL2，ＶL3
を供給するための低電圧ポートで、低電圧ポート１７
ａ，１７ｃは接地（ＧＮＤ）されて、ＶL1，ＶL3として
約０Ｖが供給されている。また、低電圧ポート１７ｂに
はＶL2として０Ｖよりも低い負電位ＶSSがＮＶＧ９より
供給されている。
１の集積回路の主要部の構造、即ち、ＳＷ４ａ及びＲＸ
−ＡＴＴ６と，これらを制御する制御回路１０のインタ
ーフェース部分，並びにＮＶＧ９の構造を摸式的に示す
ブロック図であり、図において、図１と同一符号は同一
又は相当する部分を示しており、４ｂはＳＷ４ａの送信
側スイッチ部、４ｃはＳＷ４ａの受信側スイッチ部、１
０ａは制御回路１０の出力側近傍部、７０，７１はデプ
レッション型電界効果トランジスタ（以下，Ｄ−ＦＥＴ
と称す）、７２〜７５はバイアス印加用の抵抗、７６は
集積回路に供給される電源電圧ＶDDにより伝送線路の電
位，即ち、Ｄ−ＦＥＴ７０，７１のソース，ドレイン電
位をつり上げるための抵抗、６２，６３はスイッチ４ａ
の送信側入力ポート（以下、ＳＷ−ＴＸと称す），及び
受信側出力ポート（以下、ＳＷ−ＲＸと称す）、６４，
６５はスイッチ４ａの制御信号入力ポート、６６はスイ
ッチ４ａの高電圧印加用ポート、６ａはＲＸ−ＡＴＴ６
の信号出力ポート、１８ａ，１８ｂはそれぞれ、スイッ
チ４ａの制御信号入力ポート６４，６５に制御信号
ＶG1，ＶG2を供給する出力バッファ（Output Buffer)、
１９はＲＸ−ＡＴＴ６に制御信号ＶG3と、その反転信号
である／ＶG3を供給する出力バッファ（Output Buffe
r)、１５は出力バッファ１８ａ，１８ｂ，１９に高電圧
ＶH を供給する高電圧ポートで、このポート１５は電源
と接続されており、ＶH ＝ＶDDとなっている。１６ａ〜
１６ｃは出力バッファ１８ａ，１８ｂ，１９を制御する
出力バッファ制御信号ＶC1〜ＶC3を入力するための出力
バッファ制御ポートで、これらのバッファ制御信号ＶC1
〜ＶC3は制御回路１０の出力側近傍部１０ａ以外の部分
から供給される。１７ａ，１７ｃは出力バッファ１８
ａ，１８ｂ，１９のそれぞれに低電圧ＶL1，ＶL2，ＶL3
を供給するための低電圧ポートで、低電圧ポート１７
ａ，１７ｃは接地（ＧＮＤ）されて、ＶL1，ＶL3として
約０Ｖが供給されている。また、低電圧ポート１７ｂに
はＶL2として０Ｖよりも低い負電位ＶSSがＮＶＧ９より
供給されている。
【００３２】図３は図２に示した出力バッファの構成の
一例を示す回路図であり、図３(a)は出力バッファ１８
ａ，１８ｂの回路構成を示し、図３(b) は出力バッファ
１９の回路構成を示している。図において、８０〜８
５，９７はエンハンスメント型電界効果トランジスタ
（以下，Ｅ−ＦＥＴと称す）、８６〜８９，９８はＤ−
ＦＥＴ、９０ａ〜９０ｃ，９１ａ，９１ｂはダイオー
ド、９２、９２ａは抵抗、９２ｂは高周波通過用キャパ
シタ、９３は出力バッファ制御信号ＶC1〜ＶC3が入力さ
れる出力バッファ制御ポート、９４は制御信号ＶG1，Ｖ
G2，ＶG3をスイッチ４ａやＲＸ−ＡＴＴ６に出力する制
御信号出力ポート、９６は高電圧印加用ポートで、高電
圧ポート１５と接続されて高電圧ＶH が供給されてい
る。また、１７は低電圧ＶL1，ＶL2，ＶL3を供給するた
めの低電圧ポートで、図２において示した低電圧ポート
１７ａ〜１７ｃに対応している。また、９４ａは制御信
号ＶG3の反転信号／ＶG3をＲＸ−ＡＴＴ６に出力する制
御信号出力ポートである。
一例を示す回路図であり、図３(a)は出力バッファ１８
ａ，１８ｂの回路構成を示し、図３(b) は出力バッファ
１９の回路構成を示している。図において、８０〜８
５，９７はエンハンスメント型電界効果トランジスタ
（以下，Ｅ−ＦＥＴと称す）、８６〜８９，９８はＤ−
ＦＥＴ、９０ａ〜９０ｃ，９１ａ，９１ｂはダイオー
ド、９２、９２ａは抵抗、９２ｂは高周波通過用キャパ
シタ、９３は出力バッファ制御信号ＶC1〜ＶC3が入力さ
れる出力バッファ制御ポート、９４は制御信号ＶG1，Ｖ
G2，ＶG3をスイッチ４ａやＲＸ−ＡＴＴ６に出力する制
御信号出力ポート、９６は高電圧印加用ポートで、高電
圧ポート１５と接続されて高電圧ＶH が供給されてい
る。また、１７は低電圧ＶL1，ＶL2，ＶL3を供給するた
めの低電圧ポートで、図２において示した低電圧ポート
１７ａ〜１７ｃに対応している。また、９４ａは制御信
号ＶG3の反転信号／ＶG3をＲＸ−ＡＴＴ６に出力する制
御信号出力ポートである。
【００３３】図４は、図７に示すＴＸ−ＡＴＴ１及びＲ
Ｘ−ＡＴＴ６の一例である、π型のステップ切換型減衰
器の構造を示す回路図である。図において、３１〜３３
はデプレッション型ＦＥＴ（以下、Ｄ−ＦＥＴと称
す）、３４〜３６は減衰値を決定する抵抗、３７〜４２
はバイアス電圧印加用の高抵抗で、４４は信号入力ポー
ト、４５は信号出力ポート、４６及び４７は制御信号入
力ポートで、図２に示した制御回路１０の出力バッファ
１９と接続されており、該制御回路１０から制御信号Ｖ
G3およびＶG3の反転信号である／ＶG3が入力されるよう
になっている。４８は電源電圧ＶDDを印加するための電
源電圧ポート、４３はＦＥＴ３２及びＦＥＴ３３を抵抗
３５及び抵抗３６を介してＡＣ的に接地するための容量
である。
Ｘ−ＡＴＴ６の一例である、π型のステップ切換型減衰
器の構造を示す回路図である。図において、３１〜３３
はデプレッション型ＦＥＴ（以下、Ｄ−ＦＥＴと称
す）、３４〜３６は減衰値を決定する抵抗、３７〜４２
はバイアス電圧印加用の高抵抗で、４４は信号入力ポー
ト、４５は信号出力ポート、４６及び４７は制御信号入
力ポートで、図２に示した制御回路１０の出力バッファ
１９と接続されており、該制御回路１０から制御信号Ｖ
G3およびＶG3の反転信号である／ＶG3が入力されるよう
になっている。４８は電源電圧ＶDDを印加するための電
源電圧ポート、４３はＦＥＴ３２及びＦＥＴ３３を抵抗
３５及び抵抗３６を介してＡＣ的に接地するための容量
である。
【００３４】図５は、図１において示した、負電圧発生
回路９の一般的な構造を示すブロック図であり、図にお
いて、図１と同一符号は同一または相当する部分を示し
ており、２１は発振器で、この発振器２１の代わりに外
部から入力された小信号を次段に伝達するための外部入
力信号用バッファを用いるようにしてもよい。２２は発
振器２１の出力を適当な出力振幅まで増幅するドライブ
回路、２３は該負電圧発生回路９に入力される正電圧、
即ちＶNVG を負電圧ＶSSに変換するチャージポンプ回
路、２４は負電圧ＶSSを適当なゲートバイアス電圧ＶGB
（ＶSS＜ＶGB＜０Ｖ）にレベル変換するレベル制御回
路、２５はチャージポンプ２３から出力された負電圧Ｖ
SSを取り出すためのＶSS出力ポートである。また、図示
していないが、各ブロックにはＶNVG 入力ポート１２か
ら入力された正電圧ＶNVG が印加されるような構成とな
っており、この正電圧ＶNVG としては電源電圧ＶDDが用
いられている。また、２５は負電圧ＶSSを取り出すため
のＶSS出力ポートで、このポート２５は制御回路１０の
出力バッファ１８ｂの低電圧ポート１７ｂに接続されて
いる。この負電圧発生回路９はチャージポンプ方式のＤ
Ｃ−ＤＣコンバータを構成している。
回路９の一般的な構造を示すブロック図であり、図にお
いて、図１と同一符号は同一または相当する部分を示し
ており、２１は発振器で、この発振器２１の代わりに外
部から入力された小信号を次段に伝達するための外部入
力信号用バッファを用いるようにしてもよい。２２は発
振器２１の出力を適当な出力振幅まで増幅するドライブ
回路、２３は該負電圧発生回路９に入力される正電圧、
即ちＶNVG を負電圧ＶSSに変換するチャージポンプ回
路、２４は負電圧ＶSSを適当なゲートバイアス電圧ＶGB
（ＶSS＜ＶGB＜０Ｖ）にレベル変換するレベル制御回
路、２５はチャージポンプ２３から出力された負電圧Ｖ
SSを取り出すためのＶSS出力ポートである。また、図示
していないが、各ブロックにはＶNVG 入力ポート１２か
ら入力された正電圧ＶNVG が印加されるような構成とな
っており、この正電圧ＶNVG としては電源電圧ＶDDが用
いられている。また、２５は負電圧ＶSSを取り出すため
のＶSS出力ポートで、このポート２５は制御回路１０の
出力バッファ１８ｂの低電圧ポート１７ｂに接続されて
いる。この負電圧発生回路９はチャージポンプ方式のＤ
Ｃ−ＤＣコンバータを構成している。
【００３５】図６は、図５に示した負電圧発生回路９の
チャージポンプ回路２３の構造を示す回路図であり、図
において、１０２，１０３は前段のドライブ回路５と接
続される入力ポートで、ポート１０３にはポート１０２
に入力される信号ＩＮの反転信号／ＩＮが入力される。
１０５〜１０８はＥ−ＦＥＴ、１０９は容量、１０１は
電源電圧ＶDDが入力される電源電圧ポート、１０４は負
電圧ＶSSが出力される負電圧出力ポートである。
チャージポンプ回路２３の構造を示す回路図であり、図
において、１０２，１０３は前段のドライブ回路５と接
続される入力ポートで、ポート１０３にはポート１０２
に入力される信号ＩＮの反転信号／ＩＮが入力される。
１０５〜１０８はＥ−ＦＥＴ、１０９は容量、１０１は
電源電圧ＶDDが入力される電源電圧ポート、１０４は負
電圧ＶSSが出力される負電圧出力ポートである。
【００３６】次に本実施例１の集積回路の動作を図１を
用いて説明する。この集積回路においてＳＷ４ａは受信
時と送信時において、ＡＮＴ５とＴＸ−ＩＮ１１側，ま
たはＲＸ−ＯＵＴ１４側との接続を切り換えるよう動作
し、まず、送信時においては、ＳＷ４ａがＡＮＴ５とＴ
Ｘ−ＩＮ１１とを導通するように切り換わり、ＴＸ−Ｉ
Ｎ１１に入力されたＲＦ信号は、周波数変換器（図示せ
ず）により周波数変換されＴＸ−ＡＴＴ１に出力され、
ＴＸ−ＡＴＴ１において、入力される信号の強弱に合わ
せて必要に応じてその信号が減衰されて出力され、ＰＡ
２で増幅された後、ＢＰＦ３ａにおいて不要な周波数が
除去されて、ＳＷ４ａに入力され、ＳＷ４ａからＡＮＴ
５を経てアンテナ５ａから信号が出力される。
用いて説明する。この集積回路においてＳＷ４ａは受信
時と送信時において、ＡＮＴ５とＴＸ−ＩＮ１１側，ま
たはＲＸ−ＯＵＴ１４側との接続を切り換えるよう動作
し、まず、送信時においては、ＳＷ４ａがＡＮＴ５とＴ
Ｘ−ＩＮ１１とを導通するように切り換わり、ＴＸ−Ｉ
Ｎ１１に入力されたＲＦ信号は、周波数変換器（図示せ
ず）により周波数変換されＴＸ−ＡＴＴ１に出力され、
ＴＸ−ＡＴＴ１において、入力される信号の強弱に合わ
せて必要に応じてその信号が減衰されて出力され、ＰＡ
２で増幅された後、ＢＰＦ３ａにおいて不要な周波数が
除去されて、ＳＷ４ａに入力され、ＳＷ４ａからＡＮＴ
５を経てアンテナ５ａから信号が出力される。
【００３７】また、受信時においては、ＳＷ４ａがＡＮ
Ｔ５とＲＸ−ＯＵＴ１４とを導通するように切り換わ
り、アンテナ５ａから受信されたＲＦ信号が、ＡＮＴ５
を経てＳＷ４ａに入力され、ＳＷ４ａからＲＸ−ＡＴＴ
６に出力され、ＲＸ−ＡＴＴ６において、入力される信
号の強弱に合わせて必要に応じてその信号が減衰され
る。そして、減衰された信号から、ＢＰＦ６により不要
な周波数を取り除き、ＬＮＡ７により増幅され、周波数
変換器（図示せず）により周波数変換されてＲＸ−ＯＵ
Ｔ１４から取り出される。
Ｔ５とＲＸ−ＯＵＴ１４とを導通するように切り換わ
り、アンテナ５ａから受信されたＲＦ信号が、ＡＮＴ５
を経てＳＷ４ａに入力され、ＳＷ４ａからＲＸ−ＡＴＴ
６に出力され、ＲＸ−ＡＴＴ６において、入力される信
号の強弱に合わせて必要に応じてその信号が減衰され
る。そして、減衰された信号から、ＢＰＦ６により不要
な周波数を取り除き、ＬＮＡ７により増幅され、周波数
変換器（図示せず）により周波数変換されてＲＸ−ＯＵ
Ｔ１４から取り出される。
【００３８】次に負電圧発生回路（ＮＶＧ）９の動作に
ついて図５，図６について説明する。図５に示すよう
に、発振器２１により発振された信号が、ドライブ回路
２２において、適当な出力振幅まで増幅され、チャージ
ポンプ２３のポート１０２，１０３にぞれぞれ信号Ｉ
Ｎ，信号／ＩＮが入力される。このチャージポンプ２３
内においては、図６に示すように、まず、ＦＥＴ１０５
がオンし、ＦＥＴ１０６がオフすると、電源電圧ＶDDに
より電流がＦＥＴ１０５，容量１１０，ＦＥＴ１０７を
経て流れようとするため、その電源電圧ＶDD側が正とな
るように容量１１０に電荷が蓄積され、次に、ＦＥＴ１
０５がオフし、ＦＥＴ１０６がオンすると、電流がＦＥ
Ｔ１０６，容量１０９，ＦＥＴ１０８を経て流れようと
するため、その出力ポート１０４側が負となるように容
量１０９に電荷が蓄積され、このような容量１１０と容
量１０９とへの電荷の蓄積動作がドライブ回路２２から
出力される信号により繰り返され、出力ポート１０４か
ら負電圧ＶSSが出力される。なお、この負電圧ＶSSとし
ては、電源電圧ＶDDを３Ｖとすると、約−２Ｖの出力を
得ることができる。このようにして電源電圧ＶDDから得
られた負電圧ＶSSをレベル制御回路２４によりＰＡ２が
必要とするゲートバイアス電圧ＶGBに調整し、これをＰ
Ａ２に供給する。また、本実施例１においては、この負
電圧ＶSSをＶSS出力ポート２５から取り出すとともに、
制御回路１０の出力バッファ１８ｂの低電圧ポート１７
ｂに供給している。
ついて図５，図６について説明する。図５に示すよう
に、発振器２１により発振された信号が、ドライブ回路
２２において、適当な出力振幅まで増幅され、チャージ
ポンプ２３のポート１０２，１０３にぞれぞれ信号Ｉ
Ｎ，信号／ＩＮが入力される。このチャージポンプ２３
内においては、図６に示すように、まず、ＦＥＴ１０５
がオンし、ＦＥＴ１０６がオフすると、電源電圧ＶDDに
より電流がＦＥＴ１０５，容量１１０，ＦＥＴ１０７を
経て流れようとするため、その電源電圧ＶDD側が正とな
るように容量１１０に電荷が蓄積され、次に、ＦＥＴ１
０５がオフし、ＦＥＴ１０６がオンすると、電流がＦＥ
Ｔ１０６，容量１０９，ＦＥＴ１０８を経て流れようと
するため、その出力ポート１０４側が負となるように容
量１０９に電荷が蓄積され、このような容量１１０と容
量１０９とへの電荷の蓄積動作がドライブ回路２２から
出力される信号により繰り返され、出力ポート１０４か
ら負電圧ＶSSが出力される。なお、この負電圧ＶSSとし
ては、電源電圧ＶDDを３Ｖとすると、約−２Ｖの出力を
得ることができる。このようにして電源電圧ＶDDから得
られた負電圧ＶSSをレベル制御回路２４によりＰＡ２が
必要とするゲートバイアス電圧ＶGBに調整し、これをＰ
Ａ２に供給する。また、本実施例１においては、この負
電圧ＶSSをＶSS出力ポート２５から取り出すとともに、
制御回路１０の出力バッファ１８ｂの低電圧ポート１７
ｂに供給している。
【００３９】次に出力バッファの動作について図３を用
いて説明する。まず、図３(a) に示す出力バッファ１８
ａ，１８ｂにおいては、出力バッファ制御ポート９３に
入力された出力バッファ制御信号により、ＦＥＴ８０が
オンした場合には、ＦＥＴ８１がオンするため、ＦＥＴ
８２がオフし、これにより、ＦＥＴ８３，８５がオン
し、ＦＥＴ８４がオフする。その結果、制御信号出力ポ
ート９４から低電圧ポート９５に入力された低電圧が出
力される。これに対し、入力された出力バッファ制御信
号により、ＦＥＴ８０がオフした場合には、ＦＥＴ８１
がオフするため、ＦＥＴ８２がオンし、これにより、Ｆ
ＥＴ８３，８５がオフし、ＦＥＴ８４がオンする。その
結果、制御信号出力ポート９４から高電圧ポート９６に
入力された高電圧が出力される。
いて説明する。まず、図３(a) に示す出力バッファ１８
ａ，１８ｂにおいては、出力バッファ制御ポート９３に
入力された出力バッファ制御信号により、ＦＥＴ８０が
オンした場合には、ＦＥＴ８１がオンするため、ＦＥＴ
８２がオフし、これにより、ＦＥＴ８３，８５がオン
し、ＦＥＴ８４がオフする。その結果、制御信号出力ポ
ート９４から低電圧ポート９５に入力された低電圧が出
力される。これに対し、入力された出力バッファ制御信
号により、ＦＥＴ８０がオフした場合には、ＦＥＴ８１
がオフするため、ＦＥＴ８２がオンし、これにより、Ｆ
ＥＴ８３，８５がオフし、ＦＥＴ８４がオンする。その
結果、制御信号出力ポート９４から高電圧ポート９６に
入力された高電圧が出力される。
【００４０】また、図３(b) に示す出力バッファ１８ｃ
においては、上記図３(a) に示した出力バッファに対し
て、この出力バッファのＥ−ＦＥＴ８１〜８５，Ｄ−Ｆ
ＥＴ８７〜８９，及びダイオード９１ａ，９１ｂからな
る構成と同様の構成をさらに追加するとともに、この追
加した部分にＤ−ＦＥＴ９８とＥ−ＦＥＴ９７とからな
るインバータを設けた構成としているため、制御信号出
力ポート９４からは、上記出力バッファ１８ａ，１８ｂ
と同様の動作により、ＦＥＴ８０がオンした場合には低
電圧が、また、ＦＥＴ８０がオフした場合には高電圧が
出力され、さらに、制御信号出力ポート９４ａからは、
制御信号出力ポート９４から出力される信号に対して反
転した制御信号が出力される。
においては、上記図３(a) に示した出力バッファに対し
て、この出力バッファのＥ−ＦＥＴ８１〜８５，Ｄ−Ｆ
ＥＴ８７〜８９，及びダイオード９１ａ，９１ｂからな
る構成と同様の構成をさらに追加するとともに、この追
加した部分にＤ−ＦＥＴ９８とＥ−ＦＥＴ９７とからな
るインバータを設けた構成としているため、制御信号出
力ポート９４からは、上記出力バッファ１８ａ，１８ｂ
と同様の動作により、ＦＥＴ８０がオンした場合には低
電圧が、また、ＦＥＴ８０がオフした場合には高電圧が
出力され、さらに、制御信号出力ポート９４ａからは、
制御信号出力ポート９４から出力される信号に対して反
転した制御信号が出力される。
【００４１】次にＲＸ−ＡＴＴ６の動作について図４を
用いて説明する。このＲＸ−ＡＴＴ６は互いに反転関係
にある制御信号ＶG3，／ＶG3が制御信号入力ポート４
６，４７に入力されることにより制御され、まず、ＦＥ
Ｔ３１〜３３のドレイン，ソース電位は、高抵抗４０〜
４２が並列に接続されていることにより、電源電圧ＶDD
とほぼ同じ電位まで吊り上げられているので、制御信号
入力ポート４６に印加される制御信号が高電圧、即ち
“Ｈ”であり、制御信号入力ポート４７に印加される制
御信号が低電圧、即ち“Ｌ”のとき、ＦＥＴ３１はＯＮ
し、ＦＥＴ３２，３３はＯＦＦとなり、信号入力ポート
４４に入力されるＲＦ信号は通過状態となり、制御信号
入力ポート４６に印加される制御信号が“Ｌ”，制御信
号入力ポート４７に印加される制御信号が“Ｈ”のと
き、ＦＥＴ３１はオフ，ＦＥＴ３２，３３はオンするこ
とによりπ型抵抗回路を形成し、信号入力ポート４４に
入力されるＲＦ信号は減衰状態となる。なお、このＲＸ
−ＡＴＴ６の、制御信号入力ポート４６，４７には、送
信時、即ちこのＲＸ−ＡＴＴ６が不要な状態において
は、“Ｌ”“Ｈ”がそれぞれ制御回路１０より印加され
ている。
用いて説明する。このＲＸ−ＡＴＴ６は互いに反転関係
にある制御信号ＶG3，／ＶG3が制御信号入力ポート４
６，４７に入力されることにより制御され、まず、ＦＥ
Ｔ３１〜３３のドレイン，ソース電位は、高抵抗４０〜
４２が並列に接続されていることにより、電源電圧ＶDD
とほぼ同じ電位まで吊り上げられているので、制御信号
入力ポート４６に印加される制御信号が高電圧、即ち
“Ｈ”であり、制御信号入力ポート４７に印加される制
御信号が低電圧、即ち“Ｌ”のとき、ＦＥＴ３１はＯＮ
し、ＦＥＴ３２，３３はＯＦＦとなり、信号入力ポート
４４に入力されるＲＦ信号は通過状態となり、制御信号
入力ポート４６に印加される制御信号が“Ｌ”，制御信
号入力ポート４７に印加される制御信号が“Ｈ”のと
き、ＦＥＴ３１はオフ，ＦＥＴ３２，３３はオンするこ
とによりπ型抵抗回路を形成し、信号入力ポート４４に
入力されるＲＦ信号は減衰状態となる。なお、このＲＸ
−ＡＴＴ６の、制御信号入力ポート４６，４７には、送
信時、即ちこのＲＸ−ＡＴＴ６が不要な状態において
は、“Ｌ”“Ｈ”がそれぞれ制御回路１０より印加され
ている。
【００４２】次に、スイッチ４ａ，及びＲＸ−ＡＴＴ
６，並びにそれを制御する制御回路１０のインターフェ
ース部分の動作を図２を用いて説明する。なお、ここで
は、電源電圧ＶDDを３Ｖとし、ＮＶＧ９により得られる
ＶSSを−２Ｖとした場合について説明する。
６，並びにそれを制御する制御回路１０のインターフェ
ース部分の動作を図２を用いて説明する。なお、ここで
は、電源電圧ＶDDを３Ｖとし、ＮＶＧ９により得られる
ＶSSを−２Ｖとした場合について説明する。
【００４３】まず、送信時においては、バッファ制御信
号ＶC1，ＶC2に基づいて、出力バッファ１８ａから、制
御信号ＶG1の“Ｈ”として高電圧が、また、出力バッフ
ァ１８ｂからは制御信号ＶG2の“Ｌ”として低電圧が供
給される。この制御信号ＶG1の“Ｈ”によりスイッチ４
ａの送信側スイッチ部４ｂにおけるＦＥＴ７０がオン
し、制御信号ＶG2の“Ｌ”により受信側スイッチ部４ｃ
のＦＥＴ７１がオフしてＳＷ−ＴＸ６２から入力された
ＲＦ信号がアンテナポート５から出力されるとともに、
入力されたＲＦ信号はＳＷ−ＲＸ６３からは出力されな
い。
号ＶC1，ＶC2に基づいて、出力バッファ１８ａから、制
御信号ＶG1の“Ｈ”として高電圧が、また、出力バッフ
ァ１８ｂからは制御信号ＶG2の“Ｌ”として低電圧が供
給される。この制御信号ＶG1の“Ｈ”によりスイッチ４
ａの送信側スイッチ部４ｂにおけるＦＥＴ７０がオン
し、制御信号ＶG2の“Ｌ”により受信側スイッチ部４ｃ
のＦＥＴ７１がオフしてＳＷ−ＴＸ６２から入力された
ＲＦ信号がアンテナポート５から出力されるとともに、
入力されたＲＦ信号はＳＷ−ＲＸ６３からは出力されな
い。
【００４４】また、受信時においては、バッファ制御信
号ＶC1，ＶC2に基づいて、出力バッファ１８ａから、制
御信号ＶG1の“Ｌ”として低電圧が出力され、出力バッ
ファ１８ｂから、制御信号ＶG2の“Ｈ”として高電圧が
出力される。この制御信号ＶG1の“Ｌ”によりスイッチ
４ａのＦＥＴ７０がオフし、制御信号ＶG2の“Ｈ”によ
りＦＥＴ７１がオンしてアンテナポート５から入力され
たＲＦ信号が受信用ＲＦ信号入力ポートから出力される
とともに、入力されたＲＦ信号は送信用ＲＦ入力ポート
からは出力されない。
号ＶC1，ＶC2に基づいて、出力バッファ１８ａから、制
御信号ＶG1の“Ｌ”として低電圧が出力され、出力バッ
ファ１８ｂから、制御信号ＶG2の“Ｈ”として高電圧が
出力される。この制御信号ＶG1の“Ｌ”によりスイッチ
４ａのＦＥＴ７０がオフし、制御信号ＶG2の“Ｈ”によ
りＦＥＴ７１がオンしてアンテナポート５から入力され
たＲＦ信号が受信用ＲＦ信号入力ポートから出力される
とともに、入力されたＲＦ信号は送信用ＲＦ入力ポート
からは出力されない。
【００４５】ここで、出力バッファ１８ａ，１８ｂ，及
び１９は、出力バッファに入力される高電圧ＶH が高電
圧の制御信号として、また、出力バッファに入力される
低電圧ＶL1〜ＶL3が低電圧の制御信号として出力される
回路構成となっているが、本実施例１においては、高電
圧ＶH としてはＶDD（＝３Ｖ）が、また、低電圧ＶL1，
ＶL3としては接地電位（＝０Ｖ）が供給されているとと
もに、送信動作時においては、ＰＡ２を負電圧で動作さ
せるためにＮＶＧ９が動作しており、ＮＶＧ９において
負電圧ＶSSが生成されているため、出力バッファ１８ｂ
の低電圧として負電圧ＶSS（＝−２Ｖ）が供給されてい
る。このため、送信動作時において、ＦＥＴ７１をオフ
するためにＦＥＴ７１のゲート電極に印加される，出力
バッファ１８ｂの制御信号ＶG3の“Ｌ”として、接地電
位よりも低い負電位ＶSSを供給できる。このため、送信
時のＦＥＴ７１のゲート・ソース（ゲート・ドレイン）
間電圧はＶSS−ＶDD（＝−５Ｖ）となる。したがって、
図１３に示した従来の集積回路においては、出力バッフ
ァのＬｏｗレベルを決めるＶL1〜ＶL3が接地され、制御
信号“Ｌ”が接地電位，即ち０Ｖとなっていたので、電
源電圧ＶDDが３Ｖ程度と低い場合のＦＥＴ７１のゲート
・ソース（ゲート・ドレイン）間電圧は０Ｖ−ＶDD（＝
−３Ｖ）となっており、十分なオフ状態を得ることがで
きず、信号電流が漏洩してスイッチ近傍部分の耐電圧特
性に問題が生じていたが、本実施例においては、受信側
スイッチ部４ｃのＦＥＴ７１のゲート・ソース間電圧を
−５Ｖとすることができるので、ＦＥＴ７１の十分なオ
フ状態を得ることができ、この結果、漏洩を防ぐことが
可能となる。
び１９は、出力バッファに入力される高電圧ＶH が高電
圧の制御信号として、また、出力バッファに入力される
低電圧ＶL1〜ＶL3が低電圧の制御信号として出力される
回路構成となっているが、本実施例１においては、高電
圧ＶH としてはＶDD（＝３Ｖ）が、また、低電圧ＶL1，
ＶL3としては接地電位（＝０Ｖ）が供給されているとと
もに、送信動作時においては、ＰＡ２を負電圧で動作さ
せるためにＮＶＧ９が動作しており、ＮＶＧ９において
負電圧ＶSSが生成されているため、出力バッファ１８ｂ
の低電圧として負電圧ＶSS（＝−２Ｖ）が供給されてい
る。このため、送信動作時において、ＦＥＴ７１をオフ
するためにＦＥＴ７１のゲート電極に印加される，出力
バッファ１８ｂの制御信号ＶG3の“Ｌ”として、接地電
位よりも低い負電位ＶSSを供給できる。このため、送信
時のＦＥＴ７１のゲート・ソース（ゲート・ドレイン）
間電圧はＶSS−ＶDD（＝−５Ｖ）となる。したがって、
図１３に示した従来の集積回路においては、出力バッフ
ァのＬｏｗレベルを決めるＶL1〜ＶL3が接地され、制御
信号“Ｌ”が接地電位，即ち０Ｖとなっていたので、電
源電圧ＶDDが３Ｖ程度と低い場合のＦＥＴ７１のゲート
・ソース（ゲート・ドレイン）間電圧は０Ｖ−ＶDD（＝
−３Ｖ）となっており、十分なオフ状態を得ることがで
きず、信号電流が漏洩してスイッチ近傍部分の耐電圧特
性に問題が生じていたが、本実施例においては、受信側
スイッチ部４ｃのＦＥＴ７１のゲート・ソース間電圧を
−５Ｖとすることができるので、ＦＥＴ７１の十分なオ
フ状態を得ることができ、この結果、漏洩を防ぐことが
可能となる。
【００４６】図７(a),(b) に図２に示した簡易な構成の
ＳＰＤＴスイッチを備えた集積回路の、送信動作時にお
けるＡＮＴ５とＳＷ−ＴＸ６２との間の挿入損失特性、
及び、ＡＮＴ５とＲＸ−ＡＴＴ６の信号出力ポート６ａ
との間のアイソレーション特性の一例を示す。図７(a)
において、縦軸はＡＮＴ５とＳＷ−ＴＸ６２との間の挿
入損失（ｄＢ），横軸は送信入力電力（ｄＢ）を示して
いる。また、図７(b)において、縦軸はＡＮＴ５とＲＸ
−ＡＴＴ６の信号出力ポート６ａとの間のアイソレーシ
ョン（ｄＢ），横軸は送信入力電力（ｄＢｍ）を示して
いる。なお、ここでは、ＦＥＴ７０のゲート電極に印加
される制御信号ＶG1の“Ｈ”を電源電圧ＶDD（＝３Ｖ）
と一定にしており、制御電圧ポート６５に入力される
“Ｌ”を０Ｖとした場合を実線で、また、“Ｌ”を０Ｖ
よりも十分に小さい電位とした場合を点線で示してい
る。
ＳＰＤＴスイッチを備えた集積回路の、送信動作時にお
けるＡＮＴ５とＳＷ−ＴＸ６２との間の挿入損失特性、
及び、ＡＮＴ５とＲＸ−ＡＴＴ６の信号出力ポート６ａ
との間のアイソレーション特性の一例を示す。図７(a)
において、縦軸はＡＮＴ５とＳＷ−ＴＸ６２との間の挿
入損失（ｄＢ），横軸は送信入力電力（ｄＢ）を示して
いる。また、図７(b)において、縦軸はＡＮＴ５とＲＸ
−ＡＴＴ６の信号出力ポート６ａとの間のアイソレーシ
ョン（ｄＢ），横軸は送信入力電力（ｄＢｍ）を示して
いる。なお、ここでは、ＦＥＴ７０のゲート電極に印加
される制御信号ＶG1の“Ｈ”を電源電圧ＶDD（＝３Ｖ）
と一定にしており、制御電圧ポート６５に入力される
“Ｌ”を０Ｖとした場合を実線で、また、“Ｌ”を０Ｖ
よりも十分に小さい電位とした場合を点線で示してい
る。
【００４７】図７(a) に示されているように、制御信号
入力ポート６５に入力される制御信号“Ｌ”が０Ｖの場
合、ＦＥＴ７１のゲート・ソース間（ゲート・ドレイン
間）電圧が不足しているので、送信電力が例えば１５ｄ
Ｂｍ以上を越えると、ＳＷ−ＴＸ６２とＡＮＴ５との間
の挿入損失が増大している。これに対して、“Ｌ”を０
Ｖよりも十分に小さい電位としたときにはＦＥＴ２のゲ
ート・ソース間（ゲート・ドレイン間）電圧が十分大き
いので、２４ｄＢｍ以上の大きい送信電力が入力されて
もスイッチ４ａのＡＮＴ５とＳＷ−ＴＸ６２との間の挿
入損失は低く保たれていることがわかる。携帯電話シス
テムの一例として、国内の簡易型携帯電話（ＰＨＳ：Pe
rsonal Handy Phone System)を考えると、この簡易型携
帯電話器の電力増幅器の出力が２１〜２２ｄＢｍなの
で、前述の制御信号“Ｌ”≒０Ｖの特性では送信電力の
損失が大きく、このような集積回路は使用できない。
入力ポート６５に入力される制御信号“Ｌ”が０Ｖの場
合、ＦＥＴ７１のゲート・ソース間（ゲート・ドレイン
間）電圧が不足しているので、送信電力が例えば１５ｄ
Ｂｍ以上を越えると、ＳＷ−ＴＸ６２とＡＮＴ５との間
の挿入損失が増大している。これに対して、“Ｌ”を０
Ｖよりも十分に小さい電位としたときにはＦＥＴ２のゲ
ート・ソース間（ゲート・ドレイン間）電圧が十分大き
いので、２４ｄＢｍ以上の大きい送信電力が入力されて
もスイッチ４ａのＡＮＴ５とＳＷ−ＴＸ６２との間の挿
入損失は低く保たれていることがわかる。携帯電話シス
テムの一例として、国内の簡易型携帯電話（ＰＨＳ：Pe
rsonal Handy Phone System)を考えると、この簡易型携
帯電話器の電力増幅器の出力が２１〜２２ｄＢｍなの
で、前述の制御信号“Ｌ”≒０Ｖの特性では送信電力の
損失が大きく、このような集積回路は使用できない。
【００４８】また、ＳＰＤＴスイッチ４ａのＡＮＴ５と
ＲＸ−ＡＴＴ６の信号出力ポート６ａとの間のアイソレ
ーション特性は、図７(b) に示すように制御信号“Ｌ”
≒０Ｖでは送信電力が１５ｄＢｍ以上を越えると、ＡＮ
Ｔ５と出力ポート６ａとの間のアイソレーションが低下
するが、制御信号“Ｌ”の電位が０Ｖよりも十分に小さ
い場合においては、２４ｄｍ以上の大きい送信電力が入
力されてもアイソレーションは保たれている。
ＲＸ−ＡＴＴ６の信号出力ポート６ａとの間のアイソレ
ーション特性は、図７(b) に示すように制御信号“Ｌ”
≒０Ｖでは送信電力が１５ｄＢｍ以上を越えると、ＡＮ
Ｔ５と出力ポート６ａとの間のアイソレーションが低下
するが、制御信号“Ｌ”の電位が０Ｖよりも十分に小さ
い場合においては、２４ｄｍ以上の大きい送信電力が入
力されてもアイソレーションは保たれている。
【００４９】したがって、スイッチ４ａの受信側スイッ
チ部４ｃを構成するＦＥＴ７１のゲート電極に印加する
制御信号“Ｌ”を０Ｖよりも十分に小さくすることによ
り、スイッチ４ａの挿入損失を低く抑え、また、スイッ
チ４ａとＲＸ−ＡＴＴ６との間におけるアイソレーショ
ンを高く保つことができることがわかる。このことから
も、本実施例１においては、制御信号“Ｌ”を０Ｖより
も十分に小さい−２Ｖとすることにより、スイッチ４ａ
の挿入損失特性やスイッチ４ａとＲＸ−ＡＴＴ６との間
におけるアイソレーション特性を向上させることができ
ることがわかる。
チ部４ｃを構成するＦＥＴ７１のゲート電極に印加する
制御信号“Ｌ”を０Ｖよりも十分に小さくすることによ
り、スイッチ４ａの挿入損失を低く抑え、また、スイッ
チ４ａとＲＸ−ＡＴＴ６との間におけるアイソレーショ
ンを高く保つことができることがわかる。このことから
も、本実施例１においては、制御信号“Ｌ”を０Ｖより
も十分に小さい−２Ｖとすることにより、スイッチ４ａ
の挿入損失特性やスイッチ４ａとＲＸ−ＡＴＴ６との間
におけるアイソレーション特性を向上させることができ
ることがわかる。
【００５０】このように、本実施例１においては、送信
時において、受信側スイッチ部４ｃのＦＥＴ７１のゲー
ト電極に印加する低電圧の制御信号として、接地電位よ
りも低い低電圧を供給する構成としたから、受信側スイ
ッチ部４ｃのＦＥＴ７１のゲート・ソース間電圧（ゲー
ト・ドレイン間電圧）を大きくすることができ、スイッ
チ４ａの挿入損失特性やスイッチ４ａとＲＸ−ＡＴＴ６
との間におけるアイソレーション特性を向上させること
ができ、耐電力特性を向上させることができる効果があ
る。
時において、受信側スイッチ部４ｃのＦＥＴ７１のゲー
ト電極に印加する低電圧の制御信号として、接地電位よ
りも低い低電圧を供給する構成としたから、受信側スイ
ッチ部４ｃのＦＥＴ７１のゲート・ソース間電圧（ゲー
ト・ドレイン間電圧）を大きくすることができ、スイッ
チ４ａの挿入損失特性やスイッチ４ａとＲＸ−ＡＴＴ６
との間におけるアイソレーション特性を向上させること
ができ、耐電力特性を向上させることができる効果があ
る。
【００５１】実施例２．図８は本発明の実施例２による
集積回路の主要部の構造を示す図であり、図において、
図２と同一符号は同一または相当する部分を示してい
る。
集積回路の主要部の構造を示す図であり、図において、
図２と同一符号は同一または相当する部分を示してい
る。
【００５２】本実施例２は、送信時における上記実施例
１のスイッチ４ａのＳＷ−ＴＸ６２とＲＸ−ＡＴＴ６の
出力ポート６ａとの間のアイソレーションをさらに高め
るために、上記実施例１において図２を用いて示した集
積回路において、さらに、ＲＸ−ＡＴＴ６を制御する出
力バッファ１９の低電圧ポート１７ｃと、ＮＶＧ９のＶ
SS出力ポート２５とを接続するようにし、ＮＶＧ９によ
り送信時に生成される負電圧ＶSSを低電圧ＶL3として供
給する構成としたものである。
１のスイッチ４ａのＳＷ−ＴＸ６２とＲＸ−ＡＴＴ６の
出力ポート６ａとの間のアイソレーションをさらに高め
るために、上記実施例１において図２を用いて示した集
積回路において、さらに、ＲＸ−ＡＴＴ６を制御する出
力バッファ１９の低電圧ポート１７ｃと、ＮＶＧ９のＶ
SS出力ポート２５とを接続するようにし、ＮＶＧ９によ
り送信時に生成される負電圧ＶSSを低電圧ＶL3として供
給する構成としたものである。
【００５３】図４に示したＲＸ−ＡＴＴ６の制御信号入
力ポート４６，４７は、ＲＦ信号の送信時には、それぞ
れ制御信号ＶG3，／ＶG3として“Ｌ”，“Ｈ”が印加さ
れて、ＲＸ−ＡＴＴ６のＦＥＴ３１はオフ、ＦＥＴ３
２，３３がオンとなっており、ＲＸ−ＡＴＴ６は減衰状
態となっている。
力ポート４６，４７は、ＲＦ信号の送信時には、それぞ
れ制御信号ＶG3，／ＶG3として“Ｌ”，“Ｈ”が印加さ
れて、ＲＸ−ＡＴＴ６のＦＥＴ３１はオフ、ＦＥＴ３
２，３３がオンとなっており、ＲＸ−ＡＴＴ６は減衰状
態となっている。
【００５４】ここで、図８に示すように、本実施例２に
おいては、出力バッファ１９の低電圧ポート１７ｃには
接地電位よりも電位が十分に低い負電位ＶSSが印加され
ているため、出力バッファ１９から出力される制御信号
の“Ｌ”は、送信時においては、負電位ＶSSとなってい
る。このため、ＲＸ−ＡＴＴ６内のＦＥＴ３１のゲート
に印加される制御信号ＶG3は負電圧ＶSSとなる。ここ
で、電源電圧ＶDDが３Ｖで、ＮＶＧ９で生成される負電
圧ＶSSが−２Ｖであるとすると、上述した従来の集積回
路においては、“Ｌ”として接地電位である０Ｖが用い
られていたため、ＦＥＴ３１のゲート・ソース（ゲート
・ドレイン）間電圧は、ＲＸ−ＡＴＴ６内の伝送線路が
ＶDDの電位につり上げられていることから、０Ｖ−ＶDD
＝−３Ｖとなっていたが、本実施例２においてはＦＥＴ
３１のゲート・ソース（ゲート・ドレイン）間電圧をＶ
SS−ＶDD＝−５Ｖと大きくすることができる。
おいては、出力バッファ１９の低電圧ポート１７ｃには
接地電位よりも電位が十分に低い負電位ＶSSが印加され
ているため、出力バッファ１９から出力される制御信号
の“Ｌ”は、送信時においては、負電位ＶSSとなってい
る。このため、ＲＸ−ＡＴＴ６内のＦＥＴ３１のゲート
に印加される制御信号ＶG3は負電圧ＶSSとなる。ここ
で、電源電圧ＶDDが３Ｖで、ＮＶＧ９で生成される負電
圧ＶSSが−２Ｖであるとすると、上述した従来の集積回
路においては、“Ｌ”として接地電位である０Ｖが用い
られていたため、ＦＥＴ３１のゲート・ソース（ゲート
・ドレイン）間電圧は、ＲＸ−ＡＴＴ６内の伝送線路が
ＶDDの電位につり上げられていることから、０Ｖ−ＶDD
＝−３Ｖとなっていたが、本実施例２においてはＦＥＴ
３１のゲート・ソース（ゲート・ドレイン）間電圧をＶ
SS−ＶDD＝−５Ｖと大きくすることができる。
【００５５】よって、従来は、ＦＥＴ３１のオフ状態が
不十分であったために、送信時にＳＷ４ａから漏れてき
た信号が、さらに、ＦＥＴ３１から漏れてしまい、アイ
ソレーションを高く保つことが困難であったが、本実施
例２においては、ＦＥＴ３１のオフ状態を十分なものと
することができ、ＳＷ４ａから漏れて、ＲＸ−ＡＴＴ６
内に入ってきた信号が、ＦＥＴ３１で十分に遮断するこ
とが可能となり、アイソレーションを高く保つことが可
能となる。
不十分であったために、送信時にＳＷ４ａから漏れてき
た信号が、さらに、ＦＥＴ３１から漏れてしまい、アイ
ソレーションを高く保つことが困難であったが、本実施
例２においては、ＦＥＴ３１のオフ状態を十分なものと
することができ、ＳＷ４ａから漏れて、ＲＸ−ＡＴＴ６
内に入ってきた信号が、ＦＥＴ３１で十分に遮断するこ
とが可能となり、アイソレーションを高く保つことが可
能となる。
【００５６】このように、本実施例２によれば、上記実
施例１と同様に、送信時においてスイッチ４ａの受信側
スイッチ部４ｃからの信号の漏れを防ぐことができる効
果を奏するとともに、ＳＷ４ａから漏れてＲＸ−ＡＴＴ
６内に入ってきた信号を、ＦＥＴ３１で十分に遮断する
ことが可能となり、ＳＷ−ＴＸ６２とＲＸ−ＡＴＴ６の
信号出力ポート６ａとの間のアイソレーションの耐電力
特性をさらに向上させることができる効果を得ることが
できる。
施例１と同様に、送信時においてスイッチ４ａの受信側
スイッチ部４ｃからの信号の漏れを防ぐことができる効
果を奏するとともに、ＳＷ４ａから漏れてＲＸ−ＡＴＴ
６内に入ってきた信号を、ＦＥＴ３１で十分に遮断する
ことが可能となり、ＳＷ−ＴＸ６２とＲＸ−ＡＴＴ６の
信号出力ポート６ａとの間のアイソレーションの耐電力
特性をさらに向上させることができる効果を得ることが
できる。
【００５７】実施例３．図９は本発明の実施例３による
集積回路の主要部の構造を示す図であり、図において図
２と同一符号は同一又は相当する部分を示しており、９
ａは倍電圧発生回路を備えた負電圧発生回路（以下、倍
電圧／負電圧発生回路と称す）である。本実施例３は上
記実施例１において説明した集積回路のＮＶＧ９の代わ
りに、電源電圧ＶDDに対する倍電圧Ｖ2DD を生成する回
路を備えた倍電圧／負電圧発生回路９ａを設けるよう
に、この回路９ａから生成される負電圧ＶGBがＰＡ２
へ、また、生成される倍電圧Ｖ2DD をＳＷ４ａ及び出力
バッファ１８ａ，１８ｂ，１９に高電圧を供給するため
の高電圧ポート１５に印加するようにし、出力バッファ
１８ｂの低電圧ポート１７ｂを接地するようにしたもの
である。
集積回路の主要部の構造を示す図であり、図において図
２と同一符号は同一又は相当する部分を示しており、９
ａは倍電圧発生回路を備えた負電圧発生回路（以下、倍
電圧／負電圧発生回路と称す）である。本実施例３は上
記実施例１において説明した集積回路のＮＶＧ９の代わ
りに、電源電圧ＶDDに対する倍電圧Ｖ2DD を生成する回
路を備えた倍電圧／負電圧発生回路９ａを設けるよう
に、この回路９ａから生成される負電圧ＶGBがＰＡ２
へ、また、生成される倍電圧Ｖ2DD をＳＷ４ａ及び出力
バッファ１８ａ，１８ｂ，１９に高電圧を供給するため
の高電圧ポート１５に印加するようにし、出力バッファ
１８ｂの低電圧ポート１７ｂを接地するようにしたもの
である。
【００５８】図１０は、上記倍電圧／負電圧発生回路９
ａの一例の構造を示すブロック図であり、図において、
図５と同一符号は同一又は相当する部分を示しており、
２５，２６は、それぞれ倍電圧出力側のドライブ回路、
倍電圧発生用チャージポンプ回路であり、このドライブ
回路２５及び倍電圧発生用チャージポンプ回路２６に
は、図示していないが電源電圧ＶDDが供給されている。
ａの一例の構造を示すブロック図であり、図において、
図５と同一符号は同一又は相当する部分を示しており、
２５，２６は、それぞれ倍電圧出力側のドライブ回路、
倍電圧発生用チャージポンプ回路であり、このドライブ
回路２５及び倍電圧発生用チャージポンプ回路２６に
は、図示していないが電源電圧ＶDDが供給されている。
【００５９】また、図１１は上記倍電圧発生用チャージ
ポンプ回路６の具体的構造の一例を示す図であり、図に
おいて、図６と同一符号は同一又は相当する部分を示し
ており、１０４ａは倍電圧Ｖ2DD を出力する倍電圧出力
ポート１０４ａである。また、入力ポート１０２，１０
３は前段のドライブ回路２５の出力と接続されており、
ポート１０３にはポート１０２に入力される信号Ｉｎの
反転信号／Ｉｎが入力される。
ポンプ回路６の具体的構造の一例を示す図であり、図に
おいて、図６と同一符号は同一又は相当する部分を示し
ており、１０４ａは倍電圧Ｖ2DD を出力する倍電圧出力
ポート１０４ａである。また、入力ポート１０２，１０
３は前段のドライブ回路２５の出力と接続されており、
ポート１０３にはポート１０２に入力される信号Ｉｎの
反転信号／Ｉｎが入力される。
【００６０】上記倍電圧／負電圧発生回路９ａは、発振
器２１，ドライブ回路２２，チャージポンプ回路２３，
レベル制御回路２４により、図５に示した負電圧発生回
路と同様にＶSSを発生させることができるとともに、発
振器２１，ドライブ回路２５，倍電圧発生用チャージポ
ンプ回路２６により、倍電圧Ｖ2DD を生成することがで
きるものであり、倍電圧発生用チャージポンプ回路２６
内においては、まず、発振器２１からの出力をドライブ
回路２５により増幅して得られた入力信号ＩＮ，／ＩＮ
により、ＦＥＴ１０５がオフし、ＦＥＴ１０６がオンす
ると、電源電圧ポート１０１から供給される電源電圧Ｖ
DDにより、電流が、ＦＥＴ１０７，容量１１０，ＦＥＴ
１０６を経て流れようとするため、ＦＥＴ１０７側が正
となるように電源電圧と同程度の電圧の電荷が蓄積さ
れ、続いて、入力信号が反転して、ＦＥＴ１０５がオン
し、ＦＥＴ１０６がオフすると、ＦＥＴ１０５とＦＥＴ
１０７との電位が等しくなるため、電流は電源電圧ポー
ト１０１から、ＦＥＴ１０７，ＦＥＴ１０８，容量１０
９を経て流れようとするため、ＦＥＴ１０８側が正とな
るように容量１０９に電源電圧と同程度の電圧の電荷が
蓄積され、これらの動作を繰り返すことにより、倍電圧
出力ポート１０４ａから電源電圧ＶDDの約２倍の電圧で
ある倍電圧Ｖ2DD が出力される。なお、倍電圧発生用チ
ャージポンプ回路６は、このような倍電圧が得られる回
路であればどのような構造の回路であってもよい。
器２１，ドライブ回路２２，チャージポンプ回路２３，
レベル制御回路２４により、図５に示した負電圧発生回
路と同様にＶSSを発生させることができるとともに、発
振器２１，ドライブ回路２５，倍電圧発生用チャージポ
ンプ回路２６により、倍電圧Ｖ2DD を生成することがで
きるものであり、倍電圧発生用チャージポンプ回路２６
内においては、まず、発振器２１からの出力をドライブ
回路２５により増幅して得られた入力信号ＩＮ，／ＩＮ
により、ＦＥＴ１０５がオフし、ＦＥＴ１０６がオンす
ると、電源電圧ポート１０１から供給される電源電圧Ｖ
DDにより、電流が、ＦＥＴ１０７，容量１１０，ＦＥＴ
１０６を経て流れようとするため、ＦＥＴ１０７側が正
となるように電源電圧と同程度の電圧の電荷が蓄積さ
れ、続いて、入力信号が反転して、ＦＥＴ１０５がオン
し、ＦＥＴ１０６がオフすると、ＦＥＴ１０５とＦＥＴ
１０７との電位が等しくなるため、電流は電源電圧ポー
ト１０１から、ＦＥＴ１０７，ＦＥＴ１０８，容量１０
９を経て流れようとするため、ＦＥＴ１０８側が正とな
るように容量１０９に電源電圧と同程度の電圧の電荷が
蓄積され、これらの動作を繰り返すことにより、倍電圧
出力ポート１０４ａから電源電圧ＶDDの約２倍の電圧で
ある倍電圧Ｖ2DD が出力される。なお、倍電圧発生用チ
ャージポンプ回路６は、このような倍電圧が得られる回
路であればどのような構造の回路であってもよい。
【００６１】上記実施例１では送信時のスイッチの挿入
損失特性やアイソレーション特性の向上を、負電圧発生
回路９から得た負電圧ＶSSを制御回路１０の送信側スイ
ッチ部９ｃに制御信号を送る出力バッファ１８ｂに低電
圧として供給することにより、送信時にＯＦＦしている
スイッチ４ａのＦＥＴ７１のゲート・ソース（ゲート・
ドレイン）間電圧を大きくすることで実現していた。本
実施例３においては、集積回路１００の負電圧発生回路
９の代わりに図１０に示すような倍電圧／負電圧発生回
路９ａを用い、送信時においてＳＷ４ａの伝送線路の電
位をつり上げる電圧を、この内蔵する負電圧／倍電圧発
生回路９ａにより発生される倍電圧Ｖ2D D を用いて、集
積回路１００内部で電源電圧ＶDDの電圧から約２倍のＶ
2DD に引き上げる，例えば、ＶDD＝３Ｖの場合、Ｖ2DD
＝５〜６Ｖに引き上げることにより、実施例１と同様の
効果を図るものであり、図９に示すように、倍電圧・負
電圧発生回路９ａから出力される倍電圧Ｖ2DD を高電圧
ＶH として高電圧ポート１５印加するようにし、さら
に、出力バッファ１８ｂの低電圧ポート１７ｂを接地
（ＧＮＤ）することにより、送信時において、スイッチ
４ａの伝送線路の電位を倍電圧Ｖ2DD ，送信側スイッチ
部４ｃのＦＥＴ７１のゲート電極に印加される制御信号
“Ｌ”を接地電位，即ち０Ｖとすることができ、送信時
にＯＦＦしている送信側スイッチ部４ｃのＦＥＴ７１の
ゲート・ソース（ゲート・ドレイン）間電圧を、従来の
集積回路の０Ｖ−ＶDD＝−３Ｖから、０Ｖ−Ｖ2DD ＝−
５〜−６Ｖと大きくすることができる。なお、倍電圧Ｖ
2DD は送信側スイッチ部４ｃのソース，ドレインに印加
されておればよいため、倍電圧Ｖ2DD を高電圧ＶH とし
て高電圧ポート１５に印加するかわりに、直接送信側ス
イッチ部４ｃのソース，ドレインに印加できるような構
造としてもよい。
損失特性やアイソレーション特性の向上を、負電圧発生
回路９から得た負電圧ＶSSを制御回路１０の送信側スイ
ッチ部９ｃに制御信号を送る出力バッファ１８ｂに低電
圧として供給することにより、送信時にＯＦＦしている
スイッチ４ａのＦＥＴ７１のゲート・ソース（ゲート・
ドレイン）間電圧を大きくすることで実現していた。本
実施例３においては、集積回路１００の負電圧発生回路
９の代わりに図１０に示すような倍電圧／負電圧発生回
路９ａを用い、送信時においてＳＷ４ａの伝送線路の電
位をつり上げる電圧を、この内蔵する負電圧／倍電圧発
生回路９ａにより発生される倍電圧Ｖ2D D を用いて、集
積回路１００内部で電源電圧ＶDDの電圧から約２倍のＶ
2DD に引き上げる，例えば、ＶDD＝３Ｖの場合、Ｖ2DD
＝５〜６Ｖに引き上げることにより、実施例１と同様の
効果を図るものであり、図９に示すように、倍電圧・負
電圧発生回路９ａから出力される倍電圧Ｖ2DD を高電圧
ＶH として高電圧ポート１５印加するようにし、さら
に、出力バッファ１８ｂの低電圧ポート１７ｂを接地
（ＧＮＤ）することにより、送信時において、スイッチ
４ａの伝送線路の電位を倍電圧Ｖ2DD ，送信側スイッチ
部４ｃのＦＥＴ７１のゲート電極に印加される制御信号
“Ｌ”を接地電位，即ち０Ｖとすることができ、送信時
にＯＦＦしている送信側スイッチ部４ｃのＦＥＴ７１の
ゲート・ソース（ゲート・ドレイン）間電圧を、従来の
集積回路の０Ｖ−ＶDD＝−３Ｖから、０Ｖ−Ｖ2DD ＝−
５〜−６Ｖと大きくすることができる。なお、倍電圧Ｖ
2DD は送信側スイッチ部４ｃのソース，ドレインに印加
されておればよいため、倍電圧Ｖ2DD を高電圧ＶH とし
て高電圧ポート１５に印加するかわりに、直接送信側ス
イッチ部４ｃのソース，ドレインに印加できるような構
造としてもよい。
【００６２】このように、本実施例３においては、倍電
圧／負電圧発生回路９ａにより生成される倍電圧ＶSSを
ＳＷ４ａ内の伝送線路に供給するようにしたから、送信
時にオフしている送信側スイッチ部４ｃのＦＥＴ７１の
ゲート・ソース（ゲート・ドレイン）間電圧を従来の集
積回路よりも大きくすることができ、実施例１と同様の
効果を奏する。
圧／負電圧発生回路９ａにより生成される倍電圧ＶSSを
ＳＷ４ａ内の伝送線路に供給するようにしたから、送信
時にオフしている送信側スイッチ部４ｃのＦＥＴ７１の
ゲート・ソース（ゲート・ドレイン）間電圧を従来の集
積回路よりも大きくすることができ、実施例１と同様の
効果を奏する。
【００６３】実施例４．図１２は、本発明の実施例４に
よる集積回路の主要部の構成を示す図であり、図におい
て、図９と同一符号は同一又は相当する部分を示してい
る。本実施例４は、上記実施例３において説明した集積
回路において、さらに、出力バッファ１８ｂの低電圧ポ
ート１７ｂに、ＧＮＤの代わりに倍電圧／負電圧発生回
路９ａの負電圧ＶSS出力ポート２５を接続し、チャージ
ポンプ回路２３から出力される負電圧ＶSSを低電圧ＶL2
として印加するようにしたものであり、この結果、ＶDD
を３Ｖ，ＶSSを−２Ｖと仮定すると、送信時に出力バッ
ファ１８ｂから出力される制御信号“Ｌ”が負電圧ＶSS
となり、送信時にＯＦＦしているＳＷ４ａのＦＥＴ７１
のゲート・ソース（ゲート・ドレイン）間電圧をＶSS−
Ｖ2DD（＝−７〜−８Ｖ）として、上記実施例３のゲー
ト・ソース（ゲート・ドレイン）間電圧，即ち０Ｖ−Ｖ
2DD （＝−５〜−６Ｖ）よりもさらに大きくすることが
でき、上記実施例３に示した集積回路よりもスイッチ４
ａの挿入損失特性やスイッチ４ａとＲＸ−ＡＴＴ６との
間におけるアイソレーション特性をさらに向上させるこ
とができる効果がある。
よる集積回路の主要部の構成を示す図であり、図におい
て、図９と同一符号は同一又は相当する部分を示してい
る。本実施例４は、上記実施例３において説明した集積
回路において、さらに、出力バッファ１８ｂの低電圧ポ
ート１７ｂに、ＧＮＤの代わりに倍電圧／負電圧発生回
路９ａの負電圧ＶSS出力ポート２５を接続し、チャージ
ポンプ回路２３から出力される負電圧ＶSSを低電圧ＶL2
として印加するようにしたものであり、この結果、ＶDD
を３Ｖ，ＶSSを−２Ｖと仮定すると、送信時に出力バッ
ファ１８ｂから出力される制御信号“Ｌ”が負電圧ＶSS
となり、送信時にＯＦＦしているＳＷ４ａのＦＥＴ７１
のゲート・ソース（ゲート・ドレイン）間電圧をＶSS−
Ｖ2DD（＝−７〜−８Ｖ）として、上記実施例３のゲー
ト・ソース（ゲート・ドレイン）間電圧，即ち０Ｖ−Ｖ
2DD （＝−５〜−６Ｖ）よりもさらに大きくすることが
でき、上記実施例３に示した集積回路よりもスイッチ４
ａの挿入損失特性やスイッチ４ａとＲＸ−ＡＴＴ６との
間におけるアイソレーション特性をさらに向上させるこ
とができる効果がある。
【００６４】なお、上記各実施例においては、簡易な構
成のスイッチ４ａを用いた場合の集積回路について説明
したが、本発明は、送信側スイッチ部，又は受信側スイ
ッチ部を、複数のトランジスタにより構成し、この複数
のトランジスタにより信号のオン，オフが可能な構造と
したＳＰＤＴスイッチや、図１４に示したようなＳＰＤ
Ｔスイッチや、その他の構造のＳＰＤＴスイッチを備え
た集積回路においても適用できるものであり、このよう
な場合においても、送信時にオフされている受信側スイ
ッチ部のトランジスタのゲート・ドレイン（ゲート・ソ
ース）電圧を、従来の集積回路に対して大きくして、ス
イッチの挿入損失特性やスイッチとＲＸ−ＡＴＴ間のア
イソレーション特性を向上させることができ、上記各実
施例と同様の効果を奏する。
成のスイッチ４ａを用いた場合の集積回路について説明
したが、本発明は、送信側スイッチ部，又は受信側スイ
ッチ部を、複数のトランジスタにより構成し、この複数
のトランジスタにより信号のオン，オフが可能な構造と
したＳＰＤＴスイッチや、図１４に示したようなＳＰＤ
Ｔスイッチや、その他の構造のＳＰＤＴスイッチを備え
た集積回路においても適用できるものであり、このよう
な場合においても、送信時にオフされている受信側スイ
ッチ部のトランジスタのゲート・ドレイン（ゲート・ソ
ース）電圧を、従来の集積回路に対して大きくして、ス
イッチの挿入損失特性やスイッチとＲＸ−ＡＴＴ間のア
イソレーション特性を向上させることができ、上記各実
施例と同様の効果を奏する。
【図１】 本発明の実施例１による集積回路の構造を示
すブロック図である。
すブロック図である。
【図２】 本発明の実施例１による集積回路の主要部の
構造を示すブロック図である。
構造を示すブロック図である。
【図３】 本発明の実施例１による集積回路の出力バッ
ファの構造を示す回路図である。
ファの構造を示す回路図である。
【図４】 本発明の実施例１による集積回路の受信用可
変減衰器の構造を示す回路図である。
変減衰器の構造を示す回路図である。
【図５】 本発明の実施例１による集積回路の負電圧発
生回路の構造を示すブロック図である。
生回路の構造を示すブロック図である。
【図６】 本発明の実施例１による集積回路のチャージ
ポンプ回路の構造を示す回路図である。
ポンプ回路の構造を示す回路図である。
【図７】 本発明の実施例１による集積回路の挿入損失
とアイソレーションとを説明するための図である。
とアイソレーションとを説明するための図である。
【図８】 本発明の実施例２による集積回路の主要部の
構造を示すブロック図である。
構造を示すブロック図である。
【図９】 本発明の実施例３による集積回路の主要部の
構造を示すブロック図である。
構造を示すブロック図である。
【図１０】 本発明の実施例３による集積回路の倍電圧
／負電圧発生回路の構造を示すブロック図である。
／負電圧発生回路の構造を示すブロック図である。
【図１１】 本発明の実施例３による集積回路の倍電圧
発生用チャージポンプ回路の構造を示す回路図である。
発生用チャージポンプ回路の構造を示す回路図である。
【図１２】 本発明の実施例４による集積回路の主要部
の構造を示すブロック図である。
の構造を示すブロック図である。
【図１３】 従来の携帯電話機のＲＦフロントエンド部
の構造を示すブロック図である。
の構造を示すブロック図である。
【図１４】 従来のＳＰＤＴスイッチの構造を示す回路
図である。
図である。
【図１５】 従来の他のＳＰＤＴスイッチの構造を示す
回路図である。
回路図である。
１ 送信用可変減衰器、２ 電力増幅器、３ａ，３ｂ
バンドパスフィルタ、４ａ スイッチ、４ｂ 送信側ス
イッチ部、４ｃ 受信側スイッチ部、５ アンテナポー
ト、５ａ アンテナ、６ 受信用可変減衰器、６ａ 信
号出力ポート、７ 受信用低雑音増幅器、８ａ，８ｂ
ミキサ、９ 負電圧発生回路、９ａ 倍電圧／負電圧発
生回路、１０ 制御回路、１０ａ 制御回路の出力側近
傍部、１１ 送信ＲＦ信号ポート、１２ ＶNVG 入力ポ
ート、１３ 制御信号ポート、１４ 受信ＲＦ信号ポー
ト、１５ 高電圧ポート、１６ａ〜１６ｃ 出力バッフ
ァ制御回路、１７ 低電圧ポート、１７ａ〜１７ｃ 低
電圧ポート、１８ａ，１８ｂ，１９ 出力バッファ、２
１ 発振器または外部入力信号用バッファ、２２ドライ
ブ回路、２３ チャージポンプ回路、２４ レベル制御
回路、２５ ＶSS出力ポート、３１〜３３，５１〜５
４，７０，７１，８６〜８９，９８ デプレッション型
ＦＥＴ、４４ 信号入力ポート、４５ 信号出力ポー
ト、４６，４７ 制御信号入力ポート、４８ 電源電圧
ポート、６２ 送信ＲＦ信号ポート、６３ 受信ＲＦ信
号ポート、６４，６５ 制御信号入力ポート、６６ 高
電圧印加用ポート、８０〜８５，９７，１０５〜１０８
エンハンスメント型ＦＥＴ、９０ａ〜９０ｃ，９１
ａ，９１ｂ ダイオード、３４〜４２，５５〜６０，７
２〜７６，９２ 抵抗、９３ 出力バッファポート、９
４ 制御信号出力ポート、９６ 高電圧印加用ポート、
１００ 集積回路、１０１ 電源電圧ポート、１０２，
１０３ 入力ポート、１０４ 負電圧出力ポート、１０
４ａ 倍電圧出力ポート、１０５ ドライブ回路、１０
６ 倍電圧発生用チャージポンプ回路、１０９，１１０
容量。
バンドパスフィルタ、４ａ スイッチ、４ｂ 送信側ス
イッチ部、４ｃ 受信側スイッチ部、５ アンテナポー
ト、５ａ アンテナ、６ 受信用可変減衰器、６ａ 信
号出力ポート、７ 受信用低雑音増幅器、８ａ，８ｂ
ミキサ、９ 負電圧発生回路、９ａ 倍電圧／負電圧発
生回路、１０ 制御回路、１０ａ 制御回路の出力側近
傍部、１１ 送信ＲＦ信号ポート、１２ ＶNVG 入力ポ
ート、１３ 制御信号ポート、１４ 受信ＲＦ信号ポー
ト、１５ 高電圧ポート、１６ａ〜１６ｃ 出力バッフ
ァ制御回路、１７ 低電圧ポート、１７ａ〜１７ｃ 低
電圧ポート、１８ａ，１８ｂ，１９ 出力バッファ、２
１ 発振器または外部入力信号用バッファ、２２ドライ
ブ回路、２３ チャージポンプ回路、２４ レベル制御
回路、２５ ＶSS出力ポート、３１〜３３，５１〜５
４，７０，７１，８６〜８９，９８ デプレッション型
ＦＥＴ、４４ 信号入力ポート、４５ 信号出力ポー
ト、４６，４７ 制御信号入力ポート、４８ 電源電圧
ポート、６２ 送信ＲＦ信号ポート、６３ 受信ＲＦ信
号ポート、６４，６５ 制御信号入力ポート、６６ 高
電圧印加用ポート、８０〜８５，９７，１０５〜１０８
エンハンスメント型ＦＥＴ、９０ａ〜９０ｃ，９１
ａ，９１ｂ ダイオード、３４〜４２，５５〜６０，７
２〜７６，９２ 抵抗、９３ 出力バッファポート、９
４ 制御信号出力ポート、９６ 高電圧印加用ポート、
１００ 集積回路、１０１ 電源電圧ポート、１０２，
１０３ 入力ポート、１０４ 負電圧出力ポート、１０
４ａ 倍電圧出力ポート、１０５ ドライブ回路、１０
６ 倍電圧発生用チャージポンプ回路、１０９，１１０
容量。
Claims (4)
- 【請求項１】 送受信ポートと、受信ポートと、送信ポ
ートと、電界効果型トランジスタを有し，該電界効果型
トランジスタのゲートに印加される正の電源電圧により
上記送信ポートと送受信ポートとを導通させる，上記送
信ポートと送受信ポート間に設けられた送信側スイッチ
部と、電界効果型トランジスタを有し，該電界効果型ト
ランジスタのゲートに印加される正の電源電圧により上
記受信ポートと送受信ポートとを導通させる，上記受信
ポートと送受信ポート間に設けられた受信側スイッチ部
とからなるＳＰＤＴ（Single Pole Double Throw）スイ
ッチと、 上記送信側スイッチ部の電界効果型トランジスタのゲー
トに電源電圧が印加される時に、上記受信側スイッチ部
の電界効果型トランジスタのゲートに接地電位よりも低
い電位を印加する手段とを備えたことを特徴とする集積
回路。 - 【請求項２】 請求項１に記載の集積回路において、 上記受信側ポートは、 電界効果型トランジスタを有し、該電界効果型トランジ
スタのゲートに印加される電源電圧により非減衰状態と
なり、ゲートに印加される電源電圧より低い電圧により
減衰状態となる受信側減衰回路と接続されており、 上記送信側スイッチ部の電界効果型トランジスタのゲー
トに電源電圧が印加される時に、上記受信側減衰回路の
電界効果型トランジスタのゲートに接地電位よりも低い
電位を印加して上記受信側減衰回路を減衰状態とする手
段を備えたことを特徴とする集積回路。 - 【請求項３】 送受信ポートと、受信ポートと、送信ポ
ートと、電界効果型トランジスタを有し，該電界効果型
トランジスタのゲートに印加される正の電源電圧により
上記送信ポートと送受信ポートとを導通させる，上記送
信ポートと送受信ポート間に設けられた送信側スイッチ
部と、電界効果型トランジスタを有し，該電界効果型ト
ランジスタのゲートに印加される正の電源電圧により上
記受信ポートと送受信ポートとを導通させる，上記受信
ポートと送受信ポート間に設けられた受信側スイッチ部
とからなるＳＰＤＴスイッチと、 上記送信側スイッチ部の電界効果型トランジスタを導通
とする時に、上記受信側スイッチ部の電界効果型トラン
ジスタのゲートに接地電位を印加するとともに、上記受
信側スイッチ部の電界効果型トランジスタのソース、及
びドレインに電源電圧よりも高い電圧を印加する手段と
を備えたことを特徴とする集積回路。 - 【請求項４】 送受信ポートと、受信ポートと、送信ポ
ートと、電界効果型トランジスタを有し，該電界効果型
トランジスタのゲートに印加される正の電源電圧により
上記送信ポートと送受信ポートとを導通させる，上記送
信ポートと送受信ポート間に設けられた送信側スイッチ
部と、電界効果型トランジスタを有し，該電界効果型ト
ランジスタのゲートに印加される正の電源電圧により上
記受信ポートと送受信ポートとを導通させる，上記受信
ポートと送受信ポート間に設けられた受信側スイッチ部
とからなるＳＰＤＴスイッチと、 上記送信側スイッチ部の電界効果型トランジスタを導通
とする時に、上記受信側スイッチ部の電界効果型トラン
ジスタのゲートに接地電位よりも低い電圧を印加すると
ともに、上記受信側スイッチ部の電界効果型トランジス
タのソース、及びドレインに電源電圧よりも高い電圧を
印加する手段とを備えたことを特徴とする集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8008046A JPH09200021A (ja) | 1996-01-22 | 1996-01-22 | 集積回路 |
| US08/689,085 US5878331A (en) | 1996-01-22 | 1996-07-30 | Integrated circuit |
| DE19644448A DE19644448A1 (de) | 1996-01-22 | 1996-10-25 | Integrierte Schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8008046A JPH09200021A (ja) | 1996-01-22 | 1996-01-22 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09200021A true JPH09200021A (ja) | 1997-07-31 |
Family
ID=11682409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8008046A Pending JPH09200021A (ja) | 1996-01-22 | 1996-01-22 | 集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5878331A (ja) |
| JP (1) | JPH09200021A (ja) |
| DE (1) | DE19644448A1 (ja) |
Cited By (44)
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| JP2012060668A (ja) * | 2011-11-16 | 2012-03-22 | Toshiba Corp | 高周波半導体スイッチ装置 |
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| JP2013048390A (ja) * | 2011-08-29 | 2013-03-07 | New Japan Radio Co Ltd | 半導体スイッチ回路 |
| JP2014007761A (ja) * | 2013-09-09 | 2014-01-16 | Toshiba Corp | 半導体スイッチ |
| JP2014158285A (ja) * | 2014-04-24 | 2014-08-28 | Toshiba Corp | 半導体スイッチ |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040803 |