JPH09200761A - 映像信号符号化システム用コントローラ - Google Patents

映像信号符号化システム用コントローラ

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JPH09200761A
JPH09200761A JP34914796A JP34914796A JPH09200761A JP H09200761 A JPH09200761 A JP H09200761A JP 34914796 A JP34914796 A JP 34914796A JP 34914796 A JP34914796 A JP 34914796A JP H09200761 A JPH09200761 A JP H09200761A
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video signal
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block
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JP34914796A
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Sung-Jung Kim
聖貞 金
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WiniaDaewoo Co Ltd
Original Assignee
Daewoo Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 量子化パラメータを計算すると共に、イン
タ／イントラモード及びフィールド／フレームＤＣＴモ
ードの決定も行うコントローラ及びその動作方法を提供
する。 【解決手段】 現フレームの開始及び種類を示す信号
に応じて、制御シーケンスを発生する制御ユニット１１
０と、第１群の予め決められた方程式を計算して第１組
の値を求める算術ユニット１４０と、制御シーケンス及
び第１組の値に応じて、現フレームでのマクロブロック
に対する制御値の組を、現在符号化されたマクロブロッ
クの一連の番号及び予め決められた初期定数値に基づい
て第２群の予め決められた方程式を計算することによっ
て、求める処理ユニット１８０と、初期定数値の格納、
初期定数値の処理ユニット１８０への供給、この処理ユ
ニット１８０で求められた制御値の組の格納及び映像信
号の符号化の際に用いられる制御値を供給するメモリ及
びＩ／Ｏユニット１５０とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、映像信号符号化シ
ステムで用いるコントローラに関し、特に、量子化パラ
メータを決定することにより符号化システムからのデー
タの量を制御してバッファのオーバフローまたはアンダ
フローを避けると共に、符号化システムのインタ／イン
トラモード及びフィールド／フレームＤＣＴモードの決
定も行うコントローラに関する。
【０００２】
【従来の技術】近年の通信技術及び集積回路技術の発展
につれ、ディジタル映像信号の伝送は幅広く行われるよ
うになった。一連の映像「フレーム」からなる映像信号
がディジタル形態に表現される場合、とりわけ、高精細
度テレビジョンシステムの場合、大量のディジタルデー
タが必要である。しかしながら、通常の伝送チャネル上
の利用可能な周波数帯域幅は制限されているので、その
チャネルを通じて大量のディジタルデータを伝送するた
めには、映像の画質を低下させず、伝送すべきデータを
圧縮してデータの量を減すデータ圧縮技術を用いられな
ければならない。これに関して、ディジタル映像信号を
圧縮するための幾つかの国際標準案が提案されて、現在
も引き続き研究されている。そのような国際標準案の１
つに、ＩＳＯ及びＩＥＣの合同技術委員会の一部である
ＭＰＥＧにより開発された、ＩＳＯ／ＩＥＣ ＭＰＥＧ
標準案がある。この国際標準案は圧縮されたビットスト
リームのシンタックス及び復号化方法に基づいたもので
あるが、符号化システムに採用されるアルゴリズムを多
様に適用することができる。本発明はそのような符号化
システムに適合するように意図されており、以後、本発
明の容易な理解のため、ＭＰＥＧビデオ信号圧縮アルゴ
リズムのうちで幾つかの関連事項について説明する。こ
こで、本発明は、本発明に直接関連するＭＰＥＧアルゴ
リズムの特徴のいくつかを有する他の映像符号化アルゴ
リズムにも適用し得ることに注意されたい。
【０００３】ＭＰＥＧビデオシーケンスは、各組がピク
チャ群（ＧＯＰ）として定義される連続的なピクチャの
組に、または連続的なフレームの組に分けられることが
できる。各ＧＯＰは複数のピクチャまたはフレームを有
し、各ピクチャまたはフレームは複数のスライスに再度
分けられる。各スライスは、複数のマクロブロック（Ｍ
Ｂ）からなり、各マクロブロックは各々が８×８個のブ
ロックからなる四つのルミナンスブロックと、各々が８
×８個のブロックからなる２つのクロミナンスブロック
とから構成されている。
【０００４】ＧＯＰには３つのタイプのピクチャが現れ
得る。その中、第１タイプのピクチャ（即ち、イントラ
モードピクチャまたはＩ−ピクチャ）は他のピクチャか
ら独立して圧縮される。第２タイプのピクチャは予測動
き補償ピクチャ（Ｐ−ピクチャ）であり、第３タイプの
ピクチャは双方向動き補償ピクチャ（Ｂ−ピクチャ）で
ある。
【０００５】動き補償は、連続的なピクチャ間で生じる
冗長度を取り除くための圧縮方法である。ＭＰＥＧで
は、各ＭＢは、基準フレーム内の同一の空間位置に存在
する１６×１６個の領域と比較される。以前に存在する
単一の前フレームを基準フレームとして用いて、予測的
に動き補償されたフレームがＰ−ピクチャとなる。この
ような予測方法を、順方向予測（ｆｏｒｗａｒｄ−ｉｎ
−ｔｉｍｅ ｐｒｅｄｉｃｔｉｏｎ）と称する。Ｂ−ピ
クチャでは、前フレームに基づいた予測だけでなく逆方
向予測（ｂａｃｋｗａｒｄ−ｉｎ−ｔｉｍｅ ｐｒｅｄ
ｉｃｔｉｏｎ）も行われる。Ｉ−ピクチャにおいては、
マクロブロック全体がイントラモーで符号化される（即
ち、フレーム間の動き補償を考慮せずに独立して符号化
される）。Ｐ−ピクチャ及びＢ−ピクチャにおいて、各
マクロブロックはイントラモードまたはインタモードで
符号化され得る。ここで、マクロブロックはフレーム間
動き補償によって符号化される。マクロブロック（即
ち、現在処理されるべきマクロブロック（処理マクロブ
ロック））を処理する２つの符号化モードのうち一方を
選択するため、最初に、「ＶＡＲ＿ＤＩＦ」及び「ＶＡ
Ｒ＿ＯＲＧ」が次式のように計算される。 （ＶＡＲ＿ＤＩＦ）＝（１／２５６）Σ［ｉ＝１，１６］Σ［ｊ＝１，１６］ ｛Ｏ（ｉ、ｊ）−Ｓ（ｉ、ｊ）｝2 式（１Ａ） （ＶＡＲ＿ＯＲＧ）＝（１／２５６）Σ［ｉ＝１，１６］Σ［ｊ＝１，１６］ ｛Ｏ（ｉ、ｊ）2 −ａｖｅ（０（ｉ、ｊ））｝2 式（１Ｂ） Ｏ（ｉ，ｊ）：符号化されるべき元の処理マクロブロッ
ク内の画素値 Ｓ（ｉ，ｊ）：通常の動き補償方法を用いて再構成され
たマクロブロック内の画素値 ａｖｅ（Ｏ（ｉ，ｊ））：処理マクロブロックのＯ
（ｉ，ｊ）の平均値 ｉ及びｊ：マクロブロックの画素の位置を表すインデッ
クス Σ［ｉ＝０、Ｉ］Σ［ｊ＝０、Ｊ］ａ（ｉ，ｊ）＝ａ
（０，０）＋ａ（０，１）＋…＋ ａ（０，Ｊ）＋ａ（１，０）＋…＋ａ（１，Ｊ）＋…＋
ａ（Ｉ、０）＋…＋ａ（Ｉ，Ｊ） ここで、「ＶＡＲ＿ＤＩＦ」はインターモードを、「Ｖ
ＡＲ＿ＯＲＧ」はイントラモードを各々用いてマクロブ
ロックの符号化の際に得られるデータの量を表すことに
注意されたい。図１０に示すように、インターモード／
イントラモードは、「ＶＡＲ＿ＤＩＦ」及び「ＶＡＲ＿
ＯＲＧ」の値によって決定される。
【０００６】ＭＰＥＧ及び他のいくつかの圧縮標準案で
は、離散的コサイン変換（ＤＣＴ）が採用されている。
このＤＣＴには、フィールド単位のＤＣＴまたはフレー
ム単位のＤＣＴの２つのタイプがあり、これらのタイプ
は飛越し走査を行ってフレームを規定するＭＰＥＧ符号
化方法において選択的に用いられ得る。フレームを形成
する水平ラインは奇数フィールド及び偶数フィールドに
分けられる。ここで、偶数ライン（ライン２，４，
６，．．）は偶数フィールドを、奇数ライン（ライン
１，３，５，．．）は奇数フィールドを各々形成する。
ディジタル化された飛越し走査された映像信号は、フィ
ールドモードまたはフレームモードによって圧縮され得
る。フィールドモードでは、各フレームは偶数フィール
ド及び奇数フィールドに分けられ、別々に取扱われる。
フレームモードでは、２つのフィールドは対応する偶数
フィールド及び奇数フィールドのラインをインターリー
ブすることにより、単一のフレームとして処理される。
どちらの符号化モードを用いてもデータの圧縮は十分に
満足なものではない。与えられた映像に対して、各フレ
ームが一方のフィールドに存在するラインの２倍のライ
ンを有するため、サンプル間の相関関係はより高くな
り、その圧縮性はより一層高まる。しかしながら、詳細
に動くエリアでは、フレームモードの処理は、偶数フィ
ールド及び奇数フィールドのインタリーブによって生じ
る見かけの垂直方向周波数が高くなる影響を受ける。
【０００７】ＤＣＴ処理において、フィールド／フレー
ムＤＣＴモードはマクロブロック単位で選択される。Ｄ
ＣＴモードを決定する基準の一つを、下記の式を用いて
説明する（Ｔｅｓｔ Ｍｏｄｅｌ ４，ＩＳＯ−ＩＥＣ
／ＪＴＣ１／ＳＣ２９／ＷＧ１１ ＭＰＥＧ９３／２２
５ 参照）。
【０００８】 （ＶＡＲ＿ＦＲＭ）＝Σ［ｉ＝１，１６］Σ［ｊ＝１，１４］ ｛Ｏ（ｉ、ｊ）−Ｏ（ｉ、ｊ＋１）｝2 式（２Ａ） （ＶＡＲ＿ＯＲＧ）＝Σ［ｉ＝１，１６］Σ［ｊ＝１，１４］ ｛Ｏ（ｉ、ｊ）−Ｏ（ｉ、ｊ＋２）｝2 式（２Ｂ） 「ＶＡＲ＿ＦＲＭ」が「ＶＡＲ＿ＦＬＤ」より大きいマ
クロブロックの場合、フレーム単位のＤＣＴが用いら
れ、その逆の場合、フィールド単位のＤＣＴが用いられ
る。
【０００９】その後、フィールド単位のＤＣＴまたはフ
レーム単位のＤＣＴによって得られたＤＣＴ係数は量子
化される。この量子化プロセスは、ＤＣＴ係数のブロッ
クをＷｍｎ×ＱＰに分けることによって行われる。ここ
で、Ｗｍｎはマトリックス形態で構成される重みファク
ターを表し、ＱＰは量子化パラメータを表す。重みファ
クターは、視覚的に余り重要でない係数に対してはより
粗い量子化が適用されるようにするのに用いられる。量
子化パラメータＱＰは、ビットレートと映像の質との間
のトレードオフの関係を調節するための手段として機能
する。ＱＰは同一フレーム内でＭＢによって変わり得
る。このような特徴（適応量子化として知られている）
によって、各フレームの異なる領域を異なる量子化ステ
ップサイズにて量子化することができる。
【００１０】量子化後、量子化係数はハフマン符号化
（Ｈｕｆｆｍａｎ ｃｏｄｉｎｇ）のような可変長符号
化（ＶＬＣ）を用いて符号化される。ＶＬＣ過程の際に
生じるデータの量は映像信号の特性に応じて時間的に変
化する。従って、符号化データを与えられた伝送レート
で送り出すためにレート制御技法が必要である。前述し
たように、そのような伝送レートのコントローラは、例
えばバッファの占有率（ｆｕｌｌｎｅｓｓ）及び入力映
像のアクティビティに従って量子化パラメータＱＰを変
更することによって、符号化データの量を制御する働き
を果たす。
【００１１】マクロブロック単位で量子化パラメータを
変更してビットレートの制御を行う方法の１つを以下に
述べる。このビットレート制御方法は３つの過程、即
ち、目標ビット割当て過程（第１過程）、レート制御過
程（第２過程）及び適応的量子化過程（第３過程）から
なる。第１過程では、次フレームの符号化に使用可能な
ビット数が推定される。第２過程では、各マクロブロッ
クに対する量子化パラメータの基準値が仮想バッファを
用いて決定される。最後に、第３過程では、量子化パラ
メータの基準値がマクロブロックに於ける空間的アクテ
ィビティに従って調節され、量子化パラメータが求めら
れる。上記の各過程について以下に詳しく述べる。
【００１２】＜第１過程：目標ビット割当て過程＞ある
タイプのフレーム（Ｉ、ＰまたはＢ−ピクチャ）が符号
化された後、各々のグローバル複雑さ測定値（ Ｘi 、
ＸpまたはＸb ）が次のように更新される。
【００１３】 Ｘi ＝ Ｓi × Ｑi 式（３Ａ） Ｘp ＝ Ｓp × Ｑp 式（３Ｂ） Ｘb ＝ Ｓb × Ｑb 式（３Ｃ） ここで、Ｓi、ＳpまたはＳbは対応するフレームの符号
化により発生したビット数を各々表し、Ｑi、Ｑpまたは
Ｑbはフレーム内の全てのマクロブロックに対する実際
の量子化パラメータを平均することによって計算された
量子化パラメータの平均値を各々表す。
【００１４】符号化プロセスの開始の際、グローバル複
雑さ測定値の初期定数値が下記式のように定められる。
【００１５】 Ｘi ＝ １６０ × （ＢＩＴ＿ＲＡＴＥ）／１１５ 式（３Ｄ） Ｘp ＝ ６０ × （ＢＩＴ＿ＲＡＴＥ）／１１５ 式（３Ｅ） Ｘb ＝ ４２ × （ＢＩＴ＿ＲＡＴＥ）／１１５ 式（３Ｆ） ここで、「ＢＩＴ−ＲＡＴＥ」の値は、ビット／秒の単
位として予め決められた定数である。
【００１６】Ｘi 、Ｘp またはＸb が決定された後、
目標ビット数（即ち、次フレームの符号化にて発生され
るビットの推定数）が決定される。
【００１７】Ｉ、ＰまたはＢ−ピクチャに対する目標ビ
ットの個数（Ｔi、Ｔp またはＴb）は、下記式のよう
に計算される。
【００１８】 Ｔi ＝ ｍａｘ［Ｒ／（１＋（Ｎp×Ｘp ／ Ｘi×ｋp ）＋（Ｎb×Ｎb／ Ｘi×ｋb ）） ×（ ＢＩＴ＿ＲＡＴＥ ）／（８×（ＰＩＣＴＵＲＥ＿ＲＡＴＥ））］ 式（ ４Ａ） Ｔp ＝ ｍａｘ［ Ｒ／（ Ｎp＋（ Ｎb×Ｋp ×Ｘb ／Ｋb×Ｘp ）） ×（ ＢＩＴ−ＲＡＴＥ ）／（８×（ ＰＩＣＴＵＲＥ＿ＲＡＴＥ ））］ 式 （４Ｂ） Ｔb ＝ ｍａｘ［Ｒ／（ Ｎb＋（ Ｎb×Ｋb×Ｘp ／ＫKb×Ｘp ）） ×（ ＢＩＴ＿ＲＡＴＥ ）／（８×（ ＰＩＣＴＵＲＥ＿ＲＡＴＥ ））］ 式 （４Ｃ） ここで、Ｋp 及びＫb：予め決められた定数 Ｒ：現ＧＯＰに割り当てられたビットの残余数 フレームが符号化される後、残余数Ｒは下記式のように
更新される。
【００１９】 Ｒ ＝Ｒ−Ｓi（または、Ｓp、Ｓb） 式（５） ここで、Ｓi（または、Ｓp、Ｓb）は直ちに符号化され
たフレームで生じたビット数を表し、下付け符号ｉ、ｐ
及びｂはフレームのタイプを各々表す。ＧＯＰの最初の
フレームが符号化される前の残余数Ｒの値は、下記式の
ように決定される。
【００２０】 Ｒ＝Ｇ＋Ｒ 式（６Ａ） Ｇ＝（ＢＩＴ＿ＲＡＴＥ）×Ｎ／（ＰＩＣＴＵＲＥ＿ＲＡＴＥ） 式（６Ｂ） ここで、Ｎ：ＧＯＰ内のフレームの数（定数） ＰＩＣＴＵＲＥ＿ＲＡＴＥ：予め決められた定数 符号化プロセスの開始に於いて、Ｒの初期定数値はゼロ
である。
【００２１】上記の式（４Ａ）〜（４Ｃ）において、Ｎ
pは現ＧＯＰでの残りのＰ−ピクチャの個数、ＮbはＢ−
ピクチャの個数を表す。従って、あるＧＯＰに対する処
理の開始の時、Ｎp及びＮbは該ＧＯＰに含まれたＰ−ピ
クチャ及びＢ−ピクチャの総数を各々表す。
【００２２】＜第２過程：ビットレート制御過程＞本過
程では、基準量子化パラメータが仮想バッファの概念に
基づいて各マクロブロックに対して計算される。
【００２３】マクロブロックｍの符号化の前に、仮想バ
ッファの占有率がフレームのタイプに応じて下記式のよ
うに決定される。
【００２４】 ｄm i＝ｄ0 i＋Ｂm-1−（Ｔi×（ ｍ−１）／（ ＭＢ＿ｃｎｔ ） （式７Ａ） ｄm p＝ｄ0 p＋Ｂm-1−（Ｔp×（ ｍ−１）／（ ＭＢ＿ｃｎｔ ） （式７Ｂ） ｄm b＝ｄ0 b＋Ｂm-1−（Ｔb×（ ｍ−１）／（ ＭＢ＿ｃｎｔ ） （式７Ｃ） ここで、 ｄ0 i、ｄ0 p、及びｄ0 bは、あるピクチャの開
始時での各ピクチャタイプに対する仮想バッファの占有
率を表し、Ｂmは現ピクチャ内の全てのマクロブロック
（ｍを含む）を符号化することにより発生されたビット
の数を表し、「ＭＢ＿ｃｎｔ」は該ピクチャ内のマクロ
ブロックの個数を表し、 ｄm i、 ｄm p、及びｄm bは、マ
クロブロックｍに於ける各ピクチャタイプに対する仮想
バッファの占有率を各々表す。
【００２５】ピクチャの終わりにて仮想バッファの最終
占有率（即ち、ｍ＝（ＭＢ＿ｃｎｔ）の時のｄm i、 ｄm
p、及びｄm b ）はｄ0 i、 ｄ0 p及びｄ0 bとして同一タイ
プの次ピクチャを符号化するのに用いられる。
【００２６】その後、マクロブロックｍに対する基準量
子化パラメータ（Ｑm）は、下記式のように決定され
る。
【００２７】 Ｑm ＝（ｄmx３１）／ｒ （式８） ここで、ｒ＝２×（ＢＩＴ−ＲＡＴＥ）／（ＰＩＣＴＵ
ＲＥ−ＲＡＴＥ）であり、ｄmは仮想バッファの占有率
である。
【００２８】符号化プロセスの開始に於ける仮想バッフ
ァの占有率は、下記式のように定められる。
【００２９】 ｄ0 i＝１０×ｒ／３１ （式７Ｄ） ｄ0 p＝Ｋpｄ0 i （式７Ｅ） ｄ0 b＝Ｋbｄ0 i （式７Ｆ） ＜第３過程：適応的量子化過程＞本過程では、各マクロ
ブロックの量子化の際に実際に用いられる、更新された
量子化パラメータ（Ｍｑｕａｎｔ）が、映像の空間的ア
クティビティに基づいて、基準量子化パラメータから計
算される。
【００３０】マクロブロックｍに対する空間的アクティ
ビティの測定値はイントラ画素値を用いて、マクロブロ
ックｍの４つのルミナンスフレームよりなるブロック
と、４つのフィールドよりなるブロックとから、下記式
のように計算される。
【００３１】 ａｃｔm＝１＋ｍｉｎ（ｖａｒ＿ｓｂｌｋ） （ｓｂｌｋ＝１〜８） （式９） ここで、 （ｖａｒ＿ｓｂｌｋ）＝（１／６４）Σ［ｎ＝１，６４］（ｐn−ｐmean）2 （式１０） また、 ｐmean＝（１／６４）Σ［ｎ＝１，６４］（ｐn） （式１１） （ここで、Σ［ｎ＝１，Ｉ］ａ（ｎ）＝ａ（１）＋ａ（２）＋…＋ａ（Ｉ）） ここで、Ｐnは元のブロック内の画素値である。フレー
ムよりなるブロックの場合、１つのブロックが８つの連
続ラインを含むが、フィールドよりなるブロックの場合
には、偶数フィールドと奇数フィールドのラインは分け
られて別個のブロックを形成する。
【００３２】その後、正規化されたａｃｔm即ち、（Ｎ
＿ａｃｔm）が、下記式のように計算される。 （Ｎ＿ａｃｔm）＝ （２× ａｃｔm ＋（ ａｖｇ＿ａｃｔ ））／ （ ａｃｔm ＋２×（ ａｖｇ＿ａｃｔ ）） （式１２） ここで、「ａｖｇ＿ａｃｔ」は、最後のピクチャに対す
るａｃｔmの平均値である。最初のピクチャに於いて
は、「ａｖｇ＿ａｃｔ」は４００である。
【００３３】その後、最後に、「Ｍｑｕａｎｔ」が下記
式のように計算される。
【００３４】 Ｍｑｕａｎｔm＝Ｑm × （Ｎ＿ａｃｔm） （式１３） Ｍｑｕａｎｔmの最終値は１から３１の範囲に限定さ
れ、量子化プロセスの際に用いられる。
【００３５】かくして、符号化プロセスの際に生じるビ
ットの数が予め決められた値を越える場合（バッファへ
の入力データが増加する場合）、量子化ステップサイズ
を大きくし、そうでない場合は量子化ステップサイズを
小さくすることによって、バッファの占有率はある適当
なレベルに保つ。
【００３６】前述した３つのタスク（即ち、インタ／イ
ントラモード、フィールド／フレームモード及び量子化
パラメータの決定）は一連の数学的プロセスに関連して
いる。これらのジョブを汎用プロセッサを用いて実行す
ることもできるが、そのような用途に合わせた回路を設
計することには費用面及び速度面で効果を奏する。
【００３７】
【発明が解決しようとする課題】従って、本発明の主な
目的は、量子化パラメータを計算すると共に、インタ／
イントラモード及びフィールド／フレームＤＣＴモード
の決定も行うコントローラ及びその動作方法を提供する
ことにある。
【００３８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、映像信号符号化システムに用い
られ、インタ／イントラモード、フィールド／フレーム
ＤＣＴモード、及び量子化パラメータを決定する映像信
号符号化システム用コントローラであって、前記映像信
号は、各々が３つの種類のフレームに分けられる複数の
ＧＯＰを有し、前記各フレームは各々が複数のブロック
からなる複数のマクロブロックに分けられ、前記各ブロ
ックは奇数番目のラインのハーフブロック及び偶数番目
のラインのハーフブロックを有し、前記映像信号符号化
システムはマクロブロック単位で前記映像信号を符号化
する、前記映像信号符号化システム用コントローラが、
現フレームの開始及び種類を示す信号に応じて、複数の
制御信号からなる制御シーケンスを発生する制御シーケ
ンスを発生手段と、第１群の予め決められた方程式を計
算して、第１組の値を求める算術ユニットと、前記制御
シーケンス及び前記第１組の値に応じて、前記現フレー
ムでの前記マクロブロックに対する制御値の組を、現在
符号化されたマクロブロックの一連の番号及び予め決め
られた初期定数値に基づいて第２群の予め決められた方
程式を計算することによって、求める処理手段であっ
て、前記制御値の組は前記インタ／イントラモード、前
記フィールド／フレームＤＣＴモード、及び前記量子化
パラメータを示す、前記処理手段と、前記初期定数値の
格納、前記初期定数値の前記処理手段への供給、前記処
理手段で求められた前記制御値の組の格納、及び映像信
号の符号化の際に用いられる前記制御値の供給するメモ
リ及び入出力ユニットとを含むことを特徴とする映像信
号符号化システム用コントローラが提供される。
【００３９】
【発明の実施の形態】以下、本発明の好適実施例を添付
図面を参照して詳細に説明する。
【００４０】図１に、本発明のコントローラ１０が組み
込まれた従来の映像信号符号化システムのブロック図が
示されている。このコントローラ１０は、インタ／イン
トラモード、フィールド／フレームモード及び量子化パ
ラメータ「Ｍｑｕａｎｔ」を決定する。
【００４１】最初に、符号化されるべき映像信号の現フ
レームのデータが、ＤＰＣＭ（差分パルス符号変調）ブ
ロック２０及び動き推定及び動き補償（ＭＣ）ブロック
５０へ入力される。同時に、予測されたフレームデータ
がＭＣブロック５０からＤＰＣＭブロック２０へ入力さ
れる。実際には、映像データは、符号化プロセスの全過
程に亘ってマクロブロック単位で供給され処理される。
ＤＰＣＭブロック２０では、マクロブロックの符号化モ
ード（即ち、インタ／イントラモード）に従って、予測
フレームデータと現フレームデータとの間の差分である
差分フレームデータ、または現フレームデータ自体がＤ
ＣＴブロック２５へ供給される。差分データまたは現フ
レームデータは、例えば、ＤＣＴを用いてＤＣＴブロッ
ク２５にて変換され、変換係数は量子化（Ｑ）ブロック
３０へ入力されて量子化される。その後、量子化された
変換係数は二つの信号経路を介して送られる。詳述する
と、その信号経路の一方はエントロピー符号化器３５へ
の経路である。このエントロピー符号化器３５にて、量
子化変換係数は例えば、ラン・レングス符号化と可変長
符号化とを組み合わせた符号化方法を用いて符号化され
る。他方は逆量子化（ＩＱ）ブロック４０への経路であ
る。この逆量子化（ＩＱ）ブロック４０では、量子化さ
れた変換係数は復元されたフレームデータに再度変換さ
れる。この復元フレームデータは、動き推定及び補償ブ
ロック（ＭＣ）５０へ入力され、ここで、予測フレーム
データが公知の動き推定及び補償技法を用いて求められ
る。
【００４２】エントロピーフレーム器３５からの符号化
データは、バッファ６０へ入力されて対応する復号化シ
ステムへ伝送器によって伝送される。
【００４３】一方、コントローラ１０はＤＰＣＭブロッ
ク２０からの差分データ及び現フレームデータとバッフ
ァ６０からの占有率を表すバッファ信号を受け取る。本
発明のコントローラ１０は、インタ／イントラモード、
フィールド／フレームＤＣＴモード及び量子化パラメー
タをマクロブロック単位で求めると共に、インタ／イン
トラモード及びフィールド／フレームＤＣＴモードの報
知信号をＤＰＣＭブロック２０に、量子化パラメータを
Ｑブロック３０へ各々供給する役目を果たす。インタ／
イントラモード信号に応じて、ＤＰＣＭブロック２０は
差分フレームデータと現フレームデータ（インタモー
ド）、または現フレームデータ自体（イントラモード）
をＤＣＴブロック２５へ供給する。これらの差分または
現フレームデータは８×８画素のブロックとして供給さ
れ、ブロック単位でＤＣＴ処理が行われる。ＤＰＣＭブ
ロック２０からＤＣＴブロック２５へ供給されたこれら
のブロックのフォーマットは、フィールド／フレームＤ
ＣＴモード信号に応じて決まる。フレームＤＣＴモード
の場合、ＤＰＣＭブロック２０はフレームよりなるブロ
ックを供給し、フィールドＤＣＴモードの場合には、Ｄ
ＣＴブロック２５がモードに応じてフィールドまたはフ
レーム単位のＤＣＴ処理を行うようにフィールドよりな
るブロックを供給する。Ｑブロック３０に供給された量
子化パラメータは、量子化の粗さ（ｃｏａｒｓｅｎｅｓ
ｓ）／稠密（ｆｉｎｅｎｅｓｓ）を調節してバッファ６
０の占有率を制御する用いられる。
【００４４】図２を参照すると、図１に示したコントロ
ーラ１０の詳細なブロック図が示されている。
【００４５】本発明のコントローラ１０では、３つのタ
イプの決定に関連する全ての算術計算は、ステートマシ
ン１２０と、メモリ及びＩ／Ｏユニット１５０とを用い
て算術ユニット１３０にて行われる。
【００４６】以後、この算術計算のための入力信号に対
して述べる。入力信号は「ＰＩＣ＿ＳＹＮＣ」、「ＭＳ
Ｂ」、「ＣＬＫ」、「ＲＥＳＥＴ」、「ＰＩＣ＿ＴＹＰ
Ｅ」、「ＢＵＦ＿ＦＵＬＬ」及び図１のＤＰＣＭブロッ
ク２０からの差分フレームデータまたは現フレームデー
タ、等である。これらの入力信号のうちで、図２に示し
た制御ユニット１１０へ入力される「ＰＩＣ＿ＳＹＮ
Ｃ」は各フレームの開始を表し、ＭＳＢはマクロブロッ
クの開始を表す。「ＲＥＳＥＴ」及び「ＣＬＫ」は各々
システム制御信号である。ステートマシン１２０へ入力
される「ＰＩＣ＿ＴＹＰＥ」は、３つのピクチャタイプ
（即ちＩ、ＰまたはＢ）のうちで現在処理されるフレー
ムがどのピクチャに属するかに対する信号を表す。「Ｐ
ＩＣ＿ＳＹＮＣ」，「ＭＢＳ」及び「ＰＩＣ＿ＴＹＰ
Ｅ」は入力ビデオ映像ストリームから取り出される信号
を表す。「ＢＵＦ＿ＦＵＬＬ」はバッファ６０の状態を
表し、算術ユニット１３０へ入力される。
【００４７】上記の算術計算のためには多様な初期定数
値が必要である。そのような初期定数値はシステムデザ
インによって予め定められ、本発明のコントローラ１０
に入力される。詳述すると、コントローラ１０が算術計
算を行う前に、初期定数値はＬ９０を介してメモリ及び
Ｉ／０ユニット１５０に入力される。上記式のうちで、
初期定数値は符号化過程の開始にてＸi，Ｘp，Ｘb，
Ｒ，Ｎb及びＮpの値とＫp及びＫbの値である。
【００４８】制御ユニット１１０は入力信号に応じて、
制御信号をステートマシン１２０に供給する。制御ユニ
ット１１０は最初、コントローラ１０にてピクチャ単位
の動作またはマクロブロック単位の動作が行われたかを
表す「ＰＲＣＳ＿ＰＩＣ＿ＭＢ」を発生する。このピク
チャ単位の動作は上記式で各ピクチャ当り、マクロブロ
ック単位の動作は上記式で各マクロブロック当り各々行
われることをいう。ここで、ピクチャ単位の動作は式
（３Ａ）〜（３Ｃ）、式（４Ａ）〜（５）に基づいて行
われ、マクロブロック単位の動作は式（１Ａ）、式（１
Ｂ）、式（２Ａ）、式（２Ｂ）、式（７Ａ）〜（７
Ｃ）、式（８）〜（１３）によって行われる。その後、
制御ユニット１１０は現在処理されているマクロブロッ
クを表す「ＭＢＮＵＭ」を生成して、算術ユニット１３
０へ供給する。
【００４９】入力信号（例えば、「ＰＩＣ＿ＴＹＰＥ」
及び「ＰＲＣＳ＿ＰＩＣ＿ＭＢ」）に応じて、ステート
マシン１２０は、一連の制御シーケンスを生成して、算
術ユニット１３０とメモリ及びユニット１５０へ供給す
ることによって、算術ユニット１３０が上記式のうちの
何れか１つに基づいて計算を行うことになる。このステ
ートマシン１２０は、算術ユニット１３０がどの式に基
づいて計算を行うかによって予め定められている制御シ
ーケンスを発生するようにプログラムされ得る。
【００５０】メモリ及びＩ／Ｏユニット１５０は、ホス
トプロセッサ（図示せず）からのラインＬ９０上の初期
定数値及び算術ユニット１３０からのラインＬ５０上の
計算結果を受け取って格納する。ステートマシン１２０
からのラインＬ８０上の制御シーケンスに応じて、メモ
リ及びＩ／Ｏユニット１５０は初期定数値と、計算結果
に含まれた臨時値及び最終値とをラインＬ６０上に供給
する。この臨時値は上記式の幾つかの計算過程から得ら
れる値であり、他の幾つかの式において必要な値であ
り、かつ、前マクロブロック（または、ピクチャ）に対
する値を用いて、各マクロブロック（または、ピクチ
ャ）に対して更新される値である。詳述すると、最終値
を求める過程で算術ユニット１３０から供給される全て
の値をいう。
【００５１】上記式中で、Ｔi，Ｔp，Ｔb，Ｒ，ｄm i，
ｄm p及びｄm bの値は、臨時値の例である。また、メモリ
及びＩ／Ｏユニット１５０は計算の最終結果（即ち、イ
ンタ／イントラモード、フィールド／フレームＤＣＴモ
ード）、量子化パラメータを図１のＤＰＣＭブロック２
０及びＱブロック３０へ各々供給する。メモリ及びＩ／
Ｏユニット１５０の動作の詳細は図３を参照して、算術
ユニット１３０の動作の詳細は、図４〜図１３を参照し
て、各々説明される。
【００５２】図３を参照すれば、図２に示したメモリ及
びＩ／Ｏユニット１５０の詳細なブロック図が示されて
いる。
【００５３】「ＨＯＳＴ＿ＤＡＴＡ」は、算術ユニット
１３０で式に基づく計算を行うために用いられる初期定
数値を示す。「ＢＩＴ＿ＲＡＴＥ」，「ＰＩＣＴＵＲＥ
＿ＲＡＴＥ」，式（４Ａ）〜（４Ｃ）のＫｐ及びＫｂの
符号化過程の開始にて、Ｘｉ、Ｘｐ、Ｘｂ、Ｒ、Ｎｐ、
Ｎｂ、ｄ０ｉ、ｄｏｐ、ｄｏｂが「ＨＯＳＴ＿ＤＡＴ
Ａ」として供給される初期定数値の例である。これらの
初期定数値はホストプロセッサから供給される。このホ
ストプロセッサは例えば、システムデザインによって予
め定められている多様な初期定数値を格納し供給する機
能を果たす。映像シーケンスの符号化の開始際に、全て
の必要な定数は、ラインＬ９０からＭＵＸ１６６を経て
ＲＡＭ１６０に格納される。算術ユニット１３０にて初
期定数値が上記式を計算するに必要である場合、その初
期定数値がＲＡＭ１６０からラインＬ６０を介して算術
ユニット１３０へ供給される。
【００５４】また、算術ユニット１３０から得られたた
計算結果はラインＬ５０を介してＭＵＸ１６６に入力さ
れた後、ＲＡＭ１６０に格納される。このような計算結
果の例が、Ｒ，Ｎp，Ｎb，Ｔi，Ｔp，Ｔbである。Ｒは
（式５）に示したように、現ＧＯＰに割り当てられたビ
ットのうち残っている量であり、ＲＡＭ１６０に格納さ
れた１つのフレームが符号化された後、算術ユニット１
３０にて更新される。Ｎp及びＮbは現ＧＯＰに残ってい
るＰピクチャ及びＢピクチャの数で、式（４Ａ）〜（４
Ｃ）によって目標ビット数Ｔi，Ｔp，Ｔbを計算するた
めに用いられる。さらに、式（１Ａ）、式（１Ｂ）、式
（９）、式（１０）及び式（１１）の計算過程と式（２
Ａ）及び式（２Ｂ）の計算結果から得られた複数の臨時
値は、ＲＡＭ１６０へ伝送され格納される。これに関し
ては、図１２を参照して説明する。
【００５５】「ＳＴ＿ＷＲ＿ＡＤＲＳ」（図３）は、算
術ユニット１３０からＭＵＸ１６６を介して入力された
データをＲＡＭ１６０に書き込まれるようにするアドレ
ス信号であり、「ＨＯＳＴ＿ＷＲ＿ＡＤＲＳ」（図３）
は「ＨＯＳＴ＿ＤＡＴＡ」をＲＡＭ１６０に書き込まれ
るようにするアドレス信号である。「ＳＴ＿ＷＲ＿Ｅ
Ｎ」と「ＨＯＳＴ＿ＷＲ＿ＥＮ」とはＲＡＭ１６０にデ
ータを格納する際、アクティブ状態になるイネーブル信
号である。
【００５６】初期定数値がＲＡＭ１６０に入力される
間、ＭＵＸ１６２は「ＨＯＳＴ＿ＷＲ＿ＡＤＲＳ」を，
ＭＵＸ１６４は「ＨＯＳＴ＿ＷＲ＿ＥＮ」を、ＭＵＸ１
６６は「ＨＯＳＴ＿ＤＡＴＡ」を各々選択する。「ＨＯ
ＳＴ＿ＷＲ＿ＡＤＲＳ」は初期定数値が格納されるＲＡ
Ｍ１６０のアドレスを表し、「ＨＯＳＴ＿ＷＲ＿ＥＮ」
はアクティブ状態になる。同様に、算術ユニット１３０
からの計算結果がＲＡＭ１６０に入力される間、ＭＵＸ
１６２は「ＳＴ＿ＷＲ＿ＡＤＲＳ」を，ＭＵＸ１６４は
「ＳＴ＿ＷＲ＿ＥＮ」を、ＭＵＸ１６６はＬ５０上のデ
ータを、各々選択する。ここで、「ＳＴ＿ＷＲ＿ＡＤＲ
Ｓ」は計算結果値が格納されるＲＡＭ１６０のアドレス
を表し、「ＳＴ＿ＷＲ＿ＥＮ」はアクティブ状態にな
る。
【００５７】「ＲＤ ＡＤＲＳ」（図３）は、ＲＡＭ１
６０に格納されたデータを読み出して、算術ユニット１
３０または図１のＤＰＣＭブロック２０、Ｑブロック３
０へ供給する場合に用いられるアドレス信号である。詳
述すれば、初期定数値、算術ユニット１３０で決定され
た臨時値及び結果値はＲＡＭ１６０から読み出され、ラ
インＬ６０を介して算術ユニット１３０に再度入力され
る。一方、３つの種類の決定の最終結果、即ち、インタ
ー／イントラモード、フィールド／フレームＤＣＴモー
ド及び量子化パラメータ決定の結果Ｍｑｕａｎｔmは図
１のＤＰＣＭブロック２０、Ｑブロック３０へ供給され
る。前述した「ＳＴ＿ＷＲ＿ＡＤＲＳ」、「ＨＯＳＴ＿
ＷＲ＿ＡＤＲＳ」、「ＲＤ＿ＡＤＲＳ」、「ＳＴ＿ＷＲ
＿ＥＮ」及び「ＨＯＳＴ＿ＷＲ＿ＥＮ」は、ステートマ
シン１２０からラインＬ８０を介して供給された制御シ
ーケンスの部分である。
【００５８】図４を参照すれば、図２の算術ユニット１
３０の詳細なブロック図が示されている。この算術ユニ
ット１３０は計算ユニット１４０及び処理ユニット１８
０から構成されている。
【００５９】計算ユニット１４０は、ＤＰＣＭブロック
２０からの差分フレームデータ及び現フレームデータを
受け取ると共に、処理ユニット１８０に第１組の臨時値
を供給する。ここで、差分フレームデータ及び現フレー
ムデータは対で構成され供給される。即ち、同じライン
に存在する２つの隣接する画素の値は、同じクロックサ
イクルの間に供給される。現フレームデータの画素値を
表すＯ（２ｉ，ｊ）及びＯ（２ｉ＋１、ｊ）が一対にな
り、差分フレームデータの画素値を表すＤ（２ｉ，ｊ）
及びＤ（２ｉ＋１，ｊ）が一対になる。ここで、ｉ及び
ｊはフレーム内の画素の位置を表す整数である。計算ユ
ニット１４０から処理ユニット１８０へ供給された第１
組の臨時値は、図５〜図９及び図１１を参照して説明す
る。
【００６０】計算ユニット１４０からの第１組の臨時値
の他に、制御ユニット１１０からの「ＭＢ＿ＮＵＭ」、
バッファ６０からの「ＢＵＦ＿ＦＵＬＬ」及びステート
マシン１２０からの制御シーケンスは各々処理ユニット
１８０へ供給される。処理ユニット１８０は、計算結果
及び初期定数値のような多様なデータのやりとりのため
に、メモリ及びＩ／Ｏユニット１５０に接続されてい
る。
【００６１】図５には、計算ユニット１４０の詳細なブ
ロック図が示されている。第１組の臨時値は画素値に関
連された複数の値（例えば、画素値の二乗値、またはハ
ーフブロック、１つのブロックまたはマクロブロックに
対して２つの画素値間の差分値）を加えて得られる値で
ある。ここで、ハーフブロックは図１１に示した４つの
奇数番号ラインまたは４つの偶数番号ラインを表す。
【００６２】図１１には、４つのフレームよりなるブロ
ック（Ｂ１〜Ｂ４）を有するマクロブロックの例示的な
構造が示されている。ここで、各ブロックは２つのハー
フブロックを有する。ブロックＢ１はＨＢ１（ハーフブ
ロック１）及びＨＢ２（ハーフブロック２）を、ブロッ
クＢ２はＨＢ３及びＨＢ４を、Ｂ３はＨＢ５及びＨＢ６
を、ブロックＢ４はＨＢ７及びＨＢ８を各々備える。こ
こで、各奇数番目のハーフブロック（ＨＢ１、ＨＢ３、
ＨＢ５、ＨＢ７）は奇数番号のライン（ライン１、３、
５、７）を有し、各偶数番目のハーフブロック（ＨＢ
２、ＨＢ４、ＨＢ６、ＨＢ８）は偶数番号のライン（ラ
イン２、４、６、８）を有する。また、マクロブロック
は４つのフィールドよりなるブロック（Ｂ５、Ｂ６、Ｂ
７、Ｂ８）（図示せず）を有するように構成され得る。
ここで、ブロックＢ５はＨＢ１（ハーフブロック１）及
びＨＢ５（ハーフブロック２）を、ブロックＢ６はＨＢ
２及びＨＢ６を、Ｂ７はＨＢ３及びＨＢ７を、ブロック
Ｂ８はＨＢ４及びＨＢ８を各々備える。
【００６３】元バラツキ計算ブロック２００及びハーフ
ブロック累算ブロック３００はハーフブロック単位で、
差分バラツキ計算ブロック６００はブロック単位で、フ
レームバラツキ計算ブロック４００及びフィールドバラ
ツキ計算ブロック５００はマクロブロック単位で臨時値
を各々供給する。
【００６４】元バラツキ計算ブロック２００は、現フレ
ームデータのマクロブロックに含まれたｋ番目のハーフ
ブロックに含まれた画素値（例えば、３２個）の二乗の
和を表す、「ｖａｒ＿ｏｒｇ（ｋ）」を発生する。ここ
で、ｋは、マクロブロックに含まれたハーフブロックを
表すインデックスであって、１からＭＫまでの正の整数
である。ＭＫは、マクロブロックに含まれたハーフブロ
ックの数（例えば、８）である。
【００６５】差分バラツキ計算ブロック６００は、差分
フレームデータのマクロブロックに含まれたｌ番目のブ
ロックに含まれた画素値（例えば、６４個）の二乗の和
を表す、「ｖａｒ＿ｄｉｆ（ｌ）」を発生する。ここ
で、ｌはマクロブロックに含まれたフレームよりなるブ
ロックを表すインデックスであって、１から４までの整
数からなる。
【００６６】ハーフブロック累算ブロック３００は、現
フレームデータの各ハーフブロックに含まれた画素値
（例えば、３２個）の和を表すｓｕｍ（ｋ）を、処理ユ
ニット１８０へ供給する。
【００６７】「ｖａｒ＿ｄｉｆ（ｌ）」は式（１Ａ）を
計算するために用いられ、「ｖａｒ＿ｏｒｇ（ｋ）」及
びｓｕｍ（ｋ）は、式（１Ｂ）及び式（１０）を計算す
るために用いられる。これらの値を用いて、式（１
Ａ）、式（１Ｂ）及び式（１０）は次のように変更され
得る。 （ＶＡＲ＿ＤＩＦ）＝ （１／２５６）Σ［ｌ＝１、ＭＬ］｛ｖａｒ＿ｄｉｆ（ｌ）｝ 式（１Ａ′ ） （ＶＡＲ＿ＯＲＧ）＝ （１／２５６）Σ［ｋ＝１、ＭＫ］｛ｖａｒ＿ｏｒｇ（ｋ）−ｓｕｍ（ｋ）｝ 式（１Ｂ′） （ｖａｒ＿ｌ１）＝ （１／６４）｛Σ［ｋ、ＭＬ］（ ｖａｒ＿ｏｒｇ（ｋ）） −Σ［ｋ、ＭＬ］ｓｕｍ（ｋ）｝ 式（１０′） ここで、ｌ１はフレーム単位のブロック及びフィールド
単位のブロックのうち１つを表すインデックスであっ
て、１〜ＭＬの正の整数からなる。ここで、ＭＬはマク
ロブロックに含まれた（フレーム単位のブロック及びフ
ィールド単位のブロックを有する）ブロックの数（例え
ば、８）を表す。また、式（１０′）の和の計算はｌ１
番目のブロックに含まれたハーフブロックに対して行わ
れる。フレーム単位のブロック（Ｂ１）とフィールド単
位のブロック（Ｂ５）とに対して、式（１０′）は次の
ように表される。
【００６８】（ｖａｒ＿１）＝（１／６４）｛ｖａｒ＿
ｏｒｇ（１）＋ｖａｒ＿ｏｒｇ（２）−ｓｕｍ（１）−
ｓｕｍ（２）｝ （ｖａｒ＿５）＝（１／６４）｛ｖａｒ＿ｏｒｇ（１）
＋ｖａｒ＿ｏｒｇ（５）−ｓｕｍ（１）−ｓｕｍ
（５）｝ フレームバラツキ計算ブロック４００は上記式（２Ａ）
によって（ＶＡＲ＿ＦＲＭ）を発生し、フィールドバラ
ツキ計算ブロック５００は式（２Ｂ）によって（ＶＡＲ
＿ＦＬＤ）を発生する。
【００６９】（ｖａｒ＿ｄｉｆ（ｌ））、（ｖａｒ＿ｏ
ｒｇ（ｋ））、ｓｕｍ（ｋ）、（ＶＡＲ＿ＦＲＭ）及び
（ＶＡＲ＿ＦＬＤ）を有する第１組の臨時値は処理ユニ
ット１８０へ供給され、インター／イントラモード、フ
ィールド／フレームＤＣＴモード及び量子化パラメータ
の決定に用いられる。
【００７０】図６を参照すれば、元バラツキ計算ブロッ
ク２００の詳細なブロック図が示されている。この元バ
ラツキ計算ブロックは２つの二乗ブロック２２０ａ及び
２２０ｂと、加算器２３０と、ハーフブロック累算回路
２０５とから構成されている。現フレームデータ（Ｏ
（２ｉ，ｊ）、Ｏ（２ｉ＋１，ｊ））はフレーム単位の
ブロックの形態で元バラツキ計算ブロック２００へ供給
されるため、１つのフレーム単位のブロックに含まれた
２つのハーフブロックの２つの（ｖａｒ＿ｏｒｇ
（ｋ））は該当フレーム単位のブロックに含まれた画素
値が供給された後に供給される。
【００７１】元バラツキ計算ブロック２００の動作の詳
細を、ハーフブロックＨＢ１及びＨＢ２を有するブロッ
クＢ１に対して説明する。（ｖａｒ＿ｏｒｇ（１））及
び（ｖａｒ＿ｏｒｇ（２））を計算する前に、遅延ブロ
ック２７０ａ及び２７０ｂと計数回路２９０の内容は０
に初期化される。まず、Ｏ（０，０）の二乗は二乗ブロ
ック２２０ａにて、Ｏ（１，０）の二乗は二乗ブロック
２２０ｂにて求められ、これら二乗値は加算器２３０に
て加算される。累算器２４０においては、この二乗の
和、Ｏ（０，０）2＋Ｏ（１，０）2が「０」と加算され
る。この「０」は遅延ブロック２７０ａからマルチプレ
クサＭＵＸ２８０を経て供給される。その後、累算結果
は、デマルチプレクサ（ＤＥＭＵＸ）２６０を経て遅延
ブロック２７０ａに供給される。同様に、Ｏ（２，０）
及びＯ（３，０）は二乗され加算されて、遅延ブロック
２７０ａからのＯ（０，０）2＋Ｏ（１，０）2に加算さ
れる。ブロックの第１ラインが処理される間、遅延ブロ
ック２７０ａのみが用いられる。即ち、計数回路２９０
は、ＤＥＭＵＸ２６０への入力が遅延ブロック２７０ａ
のみへ供給されるようにＤＥＭＵＸ２６０を制御すると
共に、ＭＵＸ２８０が遅延ブロック２７０ａからの入力
を選択するようにＭＵＸ２８０を制御する。同様に、第
１ラインに含まれた画素値（例えば、８個）の二乗の和
が遅延ブロック２７０ａに格納される。
【００７２】同様に、第２のラインに含まれた画素値
（例えば、８個）の二乗の和も計算されて、遅延ブロッ
ク２７０ｂに格納される。このために、ブロックの第２
ラインが処理される間、計数回路２９０は、ＤＥＭＵＸ
２６０及びＭＵＸ２８０を制御して遅延ブロック２７０
ｂが用いられるようにする。
【００７３】その後、奇数番目のラインに含まれた画素
値の二乗の和は遅延ブロック２７０ａの内容に加えら
れ、偶数番目のラインに含まれた画素値の二乗の和は遅
延ブロック２７０ｂの内容に加えられて、「ｖａｒ＿ｏ
ｒｇ（１）」及び「ｖａｒ＿ｏｒｇ（２）」をメモリ２
５０に供給する。詳述すれば、Ｏ（６，６）2 ＋Ｏ
（７，６）2が遅延ブロック２７０ａの内容に加えられ
た後、（ｖａｒ＿ｏｒｇ（１））が累算器２４０からメ
モリ２５０へ供給され、Ｏ（６，７）2＋Ｏ（７，７）2
が遅延ブロック２７０ｂの内容に加えられた後、（ｖａ
ｒ＿ｏｒｇ（２））が累算器２４０でメモリ２５０に供
給される。メモリ２５０は（ｖａｒ＿ｏｒｇ（１））及
び（ｖａｒ＿ｏｒｇ（２））を処理ユニット１８０に供
給する。
【００７４】図７を参照すれば、（ｖａｒ＿ｄｉｆ
（ｌ））を発生する、差分バラツキ計算ブロック６００
の詳細なブロック図が示されている。ここで、１はマク
ロブロックに含まれたフレーム単位のブロックを表すイ
ンデックスを表す。元バラツキ計算ブロック２００と異
なり、差分バラツキ計算ブロック６００はフレーム単位
のブロックに含まれた全ての画素値の二乗の和を供給す
る。１つのブロックの画素が処理される前に、遅延ブロ
ック６５０及びカウンタ６７０の内容は０に初期化され
る。差分データ（０、０）は絶対値ブロック６１０ａ
に、Ｄ（１、０）は絶対値ブロック６１０ｂに供給され
て、その符号が除去される。このようにして、両二乗ブ
ロック６２０ａ及び６２０ｂは、符号値を取り扱う必要
がないため簡便に構成され得る。両二乗ブロック６２０
ａ及び６２０ｂからのＤ（０，０）2及びＤ（１，０）2
は加算器６３０にて加算された後、累算器６４０で遅延
ブロック６５０からの０に加算されることによって、加
算結果は遅延ブロック６５０に再度供給される。その
後、絶対値データＤ（２，０）2及びＤ（３，０）2は加
算器６３０にて加算され、累算器６４０にて、遅延ブロ
ック６５０からの絶対値データＤ（０，０）2＋Ｄ
（１，０）2と加算されて、加算結果は遅延ブロック６
５０に再度供給される。ブロック内の画素値の二乗が全
て加算された後、例えば、３２クロックサイクルの後
に、（ｖａｒ＿ｄｉｆ（ｌ））はカウンタ６７０からの
制御信号に応じて、メモリ６６０に格納されて処理ユニ
ット１８０に供給される。
【００７５】図８を参照すれば、ハーフブロック累算ブ
ロック３００の詳細なブロック図が示されている。この
ハーフブロック累算ブロック３００は、ハーフブロック
ｋに含まれた画素値の和を表すｓｕｍ（ｋ）を発生し、
加算器３３０と、図６に示した加算器２３０と同一の構
造を有するハーフブロック累算回路３０５とから構成さ
れている。よって、ハーフブロック累算回路３００の動
作は、二乗値の代わりに画素値が累算されることを除い
ては、元バラツキ計算ブロック２００と同一である。フ
レーム単位のブロックｌ（ｌは１、２、３または４）の
画素値を受け取った後、該ブロックに含まれた２つのハ
ーフブロックの画素値の和（即ち、ｓｕｍ（ｋ）及びｓ
ｕｍ（ｋ＋１））はメモリ３５０から処理ユニット１８
０に供給される。ここで、Ｋは（２ｌ−１）である。
【００７６】図９を参照すれば、「ＶＡＲ＿ＦＲＭ」を
発生するフレームバラツキ計算ブロック４００の詳細な
ブロック図が示されている。このフレームバラツキ計算
ブロック４００は２つの遅延ブロック４１０ａ及び４１
０ｂと、２つのバッファ４１２ａ及び４１２ｂと、コン
トローラ４１３と、２つのＭＵＸ４１４ａ及び４１４ｂ
と、２つの減算器４１６ａ及び４１６ｂと、二乗及び累
算回路４０５とから構成されている。二乗及び累算回路
４０５は、図７の差分バラツキ計算ブロック６００と動
作及び構造面が類似する。両遅延ブロック４１０ａ及び
４１０ｂは、その入力を１ラインのブロック（例えば、
８クロック）だけ遅延させるライン遅延素子である。両
バッファ４１２ａ及び４１２ｂは、１ラインのブロック
（例えば、８つの画素値）を格納し得る。式（２Ａ）に
示したように、ＶＡＲ＿ＦＲＭはマクロブロック単位で
決定される。しかし、現フレームデータはブロック単位
で供給される。従って、式（１Ａ）は入力データフォー
マットに合わせるために次の６つのサブ方程式に分けら
れる。
【００７７】 （ＶＡＲ＿ＦＲＭ（１））＝Σ［ｉ＝１、８］Σ［ｊ＝２、８］ ｛ＯB1（ｉ、ｊ−１）−ＯB1（ｉ、ｊ）｝2 式（２Ａ−１） （ＶＡＲ＿ＦＲＭ（２））＝（ＶＡＲ＿ＦＲＭ（１））Σ［ｉ＝１、８］ Σ［ｊ＝２、８］｛ＯB2（ｉ、ｊ−１）−ＯB2（ｉ、ｊ）｝2 式（２Ａ−２） （ＶＡＲ＿ＦＲＭ（３））＝（ＶＡＲ＿ＦＲＭ（２））Σ［ｉ＝１、８］ ｛ＯB1（ｉ、８）−ＯB3（ｉ、ｊ）｝2 式（２Ａ−３） （ＶＡＲ＿ＦＲＭ（４））＝（ＶＡＲ＿ＦＲＭ（３））Σ［ｉ＝１、８］ Σ［ｊ＝２、７］｛ＯB3（ｉ、ｊ−１）−ＯB3（ｉ、ｊ）｝2 式（２Ａ−４） （ＶＡＲ＿ＦＲＭ（５））＝（ＶＡＲ＿ＦＲＭ（４））Σ［ｉ＝１、８］ ｛ＯB2（ｉ、８）−ＯB4（ｉ、ｊ）｝2 式（２Ａ−５） （ＶＡＲ＿ＦＲＭ（６））＝（ＶＡＲ＿ＦＲＭ（５））Σ［ｉ＝１、８］ Σ［ｊ＝２、７］｛ＯB4（ｉ、ｊ−１）−ＯB4（ｉ、ｊ）｝2 式（２Ａ−６） 上記式において、ＯB1（ｉ，ｊ）はフレーム単位のブロ
ックＢ１に、ＯB2（ｉ，ｊ）はフレーム単位のブロック
Ｂ２に、ＯB3（ｉ，ｊ）はフレーム単位のブロックＢ３
に、ＯB4（ｉ，ｊ）はフレーム単位のブロックＢ４に各
々含まれた画素値を表す。
【００７８】フレーム単位のブロックＢ１に含まれた画
素値は、遅延ブロック４１０ａ及び４１０ｂに入力さ
れ、例えば、８クロックサイクルの間遅延される。従っ
て、画素値Ｏ（０，０）がＭＵＸ４１４ａを通じて減算
器４１６ａに入力され、画素値Ｏ（１，０）がＭＵＸ４
１４ｂとを通じて減算器４１６ｂに入力される際、画素
値Ｏ（０，１）は減算器４１６ａ減算器４１６ｂに入力
され、画素値Ｏ（１，１）は減算器４１６ｂに入力され
る。従って、減算器４１６ａからの差値は絶対値ブロッ
ク４１８ａへ、減算器４１６ｂからの差値は絶対値ブロ
ック４１８ｂへ供給されることになる。このような方法
で、フレーム単位のブロックＢ１の第２〜第８ラインが
フレームバラツキ計算ブロック４００に入力される間、
Ｂ１の連続した２つのライン間の差が二乗及び累算ブロ
ック４０５にて累算されて、式（２Ａ−１）の「ＶＡＲ
＿ＦＲＭ（１）」を供給する。その後、Ｂ２の第１ライ
ンが入力される間、Ｂ１の最後ラインがコントローラ４
１３からの制御信号に応じて、バッファ４１２ａ及び４
１２ｂに格納される。ＯB1（０，７）、ＯB1（２，
７）、ＯB1（４，７）及びＯB1（６，７）はバッファ４
１２ａに格納され、ＯB1（１，７）、ＯB1（３，７）、
ＯB1（５，７）及びＯB1（７，７）はバッファ４１２ｂ
に格納される。その後、Ｂ２の第２〜第８ラインが入力
される間、フレームバラツキ計算ブロック４００は、式
（２Ａー２）によってＶＡＲ＿ＦＲＭ（２）を計算す
る。ここで、Ｂ１またはＢ２の第１ラインがフレームバ
ラツキ計算ブロック４００に入力される間、二乗及び累
算計算は行われないことに注目されたい。
【００７９】その後、Ｂ３の第１ラインが入力される
間、Ｂ２の最後ラインがコントローラ４１３からの制御
信号に応じて、両バッファ４１２ａ及び４１２ｂに格納
される。ＯB2（０，７）、ＯB2（２，７）、ＯB2（４，
７）及びＯB2（６，７）はバッファ４１２ａに格納さ
れ、ＯB2（１，７）、ＯB2（３，７）、ＯB2（５，７）
及びＯB2（７，７）はバッファ４１２ｂに格納される。
同時に、Ｂ１の最後ラインとＢ３の第１ラインとの間の
差値が二乗され加算されて、「ＶＡＲ＿ＦＲＭ（３）」
を供給する。このために、ＯB3（ｉ，０）が減算器４１
６ａ及び４１６ｂに供給される間、ＭＵＸ４１４ａ及び
４１４ｂはバッファ４１２ａ及び４１２ｂからのＯ
B1（ｉ，７）をコントローラ４１３からの制御信号に応
じて減算器４１６ａ及び４１６ｂへ各々供給する。
【００８０】同様に、Ｂ３の第２〜第７ラインが入力さ
れる間、フレームバラツキ計算ブロック４００は「ＶＡ
Ｒ＿ＦＲＭ（４）」を計算し、Ｂ４の第１ラインが入力
される間には、Ｂ２の最後ラインとＢ４の第１ラインと
の間の差値が二乗され加算されて、「ＶＡＲ＿ＦＲＭ
（５）」を供給し、Ｂ４の第２〜第７ラインが入力され
る間には、フレームバラツキ計算ブロック４００は「Ｖ
ＡＲ＿ＦＲＭ」を計算する。
【００８１】前述した過程を可能にするために、コント
ローラ４１３は、多様な制御信号を発生する。例えば、
コントローラ４１３は書き込みアドレス信号、読取りア
ドレス信号及び書き込みイネーブル信号をバッファ４１
２ａ及び４１２ｂへ供給すると共に、ＭＵＸ４１４ａ及
び４１４ｂに選択信号を供給し、「ＶＡＲ＿ＦＲＭ
（３）」と「ＶＡＲ＿ＦＲＭ（５）」を計算する間、Ｍ
ＵＸ４１４ａがバッファ４１２ａからの画素値を選択
し、ＭＵＸ４１４ｂがバッファ４１２ｂからの画素値を
選択し、且つ「ＶＡＲ＿ＦＲＭ（１）」、「ＶＡＲ＿Ｆ
ＲＭ（２）」、「ＶＡＲ＿ＦＲＭ（４）」及び「ＶＡＲ
＿ＦＲＭ」を計算する間には、遅延ブロック４１０ａ及
び４１０ｂからの入力を選択するようにする。
【００８２】フィールドバラツキ計算ブロック５００
（図示せず）のブロック図及びその動作は、フレームバ
ラツキ計算ブロック４００と類似である。しかし、フィ
ールドバラツキ計算ブロック５００に含まれた各遅延ブ
ロックは、その入力をブロックの２ラインだけ（例え
ば、１６クロックサイクルだけ）遅延させるライン遅延
素子であり、各バッファはブロックの２ライン（例え
ば、１６画素値）を格納し得る。
【００８３】図１２を参照すれば、図４に示した処理ユ
ニット１８０の詳細なブロック図が示されている。
【００８４】制御ユニット１１０からの「ＭＢ＿ＮＵ
Ｍ」及びバッファ６０からの「ＢＵＦ＿ＦＵＬＬ」はＭ
ＵＸ１８２ａへ各々入力される。また、計算ユニット１
４０からの第１組の臨時値もＭＵＸ１８２ａへ入力され
る。前述したように、初期定数値及び臨時値はメモリ及
びＩ／Ｏユニット１５０から（詳しくは、図３のＲＡＭ
１６０）上に供給される。
【００８５】「ＦＲ＿ＥＸＴ＿ＳＥＬ」、「ＲＥＧ＿Ｅ
Ｎ＿Ｘ」、「ＲＥＧ＿ＥＮ＿Ｙ」、「ＣＩＮ、ＯＰＥＲ
ＡＴＩＯＮ＿ＳＥＬ」、「ＦＥＥＤ＿ＢＡＣＫ＿ＳＥ
Ｌ」、「ＤＩＶ＿ＳＴＡＲＴ」、「ＱＵＯＴ＿ＥＮ」、
「ＴＯ＿ＲＡＭ＿ＳＥＬ」、「ＷＩＮＤＯＷ＿ＰＮＴ」
及び「ＦＲ＿ＲＡＭ＿ＰＮＴ」は、図２のステートマシ
ン１２０からの制御シーケンスに含まれた制御信号であ
る。図４に示した処理ユニット１８０の各構成要素はこ
の制御シーケンスによって算術作業を行うように制御さ
れる。以下、制御信号の機能に対して説明する。
【００８６】（１）「ＦＲ＿ＲＡＭ＿ＰＮＴ」（また
は、「ＷＩＮ＿ＰＮＴ」） バレルシフタ１８１（または、１８６）へデータが入力
される場合に有効である。「ＦＲ＿ＲＡＭ＿ＰＮＴ」
（または、「ＷＩＮ＿ＰＮＴ」）の値は、バレルシフタ
１８１（または、１８６）にて入力データがシフトされ
たビットの個数を表す。例えば、「ＦＲ＿ＲＡＭ＿ＰＮ
Ｔ」が２の場合、バレルシフタ１８１の出力は入力の４
倍となる。
【００８７】（２）「ＦＲ＿ＥＸＴ＿ＳＥＬ」（また
は、「ＦＢ＿ＳＥＬ」） ＭＵＸ１８２ａ（または、１８２ｂ）への入力の中の何
れか１つが選択されて、ＲＥＧＩＳＴＥＲ（Ｘ）１８３
ａ（または、ＲＥＧＩＳＴＥＲ（Ｙ）１８３ｂ）に供給
されるかを表す。
【００８８】（３）「ＲＥＧ＿ＥＮ＿Ｘ」（または、
「ＲＥＧ＿ＥＮ＿Ｙ」） データがＲＥＧＩＳＴＥＲ（Ｘ）１８３ａ（または、Ｒ
ＥＧＩＳＴＥＲ（Ｙ）１８３ｂ）に格納される場合に有
効である信号である。
【００８９】（４）「ＣＩＮ，ＤＩＶ＿ＳＴＡＲＴ」，
「ＱＵＯＴ＿ＳＴＡＲＴ」 計算ブロック１８４を制御するための信号である。
【００９０】ＣＩＮは、ＡＤＤ（加算器）１８４ａがＲ
ＥＧＩＳＴＥＲ（Ｘ）１８３ａとＲＥＧＩＳＴＥＲ
（Ｙ）１８３ｂからの出力に対する加算結果を供給する
か、ここに加算結果を１だけ増加させるかを表す信号で
ある。
【００９１】「ＤＩＶ＿ＳＴＡＲＴ」は除算動作の開始
をＤＩＶ（除算器）１８４ｄに知らせる信号である。
【００９２】「ＱＵＯＴ＿ＥＮ」は除算の結果（即ち、
ｑｕｏｔｉｅｎｔ）がいつＤＩＶ１８４ｄから出力され
るかを表す。この信号は除算動作の開始からＤＩＶ１８
４ｄの遅延の後にイネーブルされなければならない。
【００９３】計算ブロック１８４に含まれた他のブロッ
ク、即ち、ＡＤＤ１８４ａ，ＳＵＢ（減算器）１８４ｂ
及びＭＵＬ（乗算器）１８４ｃに対しては開始信号の初
期化は必要でないことに注意されたい。ＲＥＧＩＳＴＥ
Ｒ（Ｘ）及び／またはＲＥＧＩＳＴＥＲ（Ｙ）からデー
タを読み取り次第、ＡＤＤ，ＳＵＢ及びＭＵＬは開始信
号を待つことなく該当動作を行うことになる。また、Ａ
ＤＤ，ＳＵＢ及びＭＵＬに対しては、ＱＵＯＴ ＥＮに
対応する信号も使用されないことに注目されたい。計算
の終了の際、ＡＤＤ１８４ａ，ＳＵＢ１８４ｂ及びＭＵ
Ｌ１８４ｃはその結果を出力する。ＡＤＤ１８４ａ及び
ＳＵＢ１８４ｂは遅延なしにその結果を出力し、ＤＩＶ
１８４ｄ及びＭＵＬ１８４ｃは予め定められた遅延の後
その結果を出力する。
【００９４】（５）「ＯＰ＿ＳＥＬ」 ＭＵＸ１８５が、計算ブロック１８４から得られた計算
結果の中の何れか１つを選択するようにする信号であ
る。計算ブロック１８４は、加、減、乗、除算を各々対
応するブロック（即ち、ＡＤＤ１８４ａ，ＳＵＢ１８４
ｂ，ＭＵＬ１８４ｃ、ＤＩＶ１８４ｄ）を用いて行う。
この４つの計算以外にも、計算ブロック１８４はＭＵＸ
１８５と共に２つのデータ（即ち、ＲＥＧＩＳＴＥＲ
（Ｘ）からのＡとＲＥＧＩＳＴＥＲ（Ｙ）からのＢ）を
比較する。比較動作は１つのデータ（Ｂ）を他のデータ
（Ａ）から減算して減算結果の符号によってデータＡま
たはデータＢの中のいずれか一つを選択することによっ
て行われる。図１２に示したように、ＳＵＢ１８４ｂの
出力のＭＳＢまたは符号ビットが「ＯＰ ＳＥＬ」の１
つのビットを形成するため選択結果に影響を及ぼす。例
えば、符号が「＋」の場合、データＡがＭＵＸ１８５の
出力として選択され、符号が「−」の場合にはデータＢ
がＭＵＸ１８５の出力として選択される。
【００９５】（６）「ＴＯ＿ＲＡＭ＿ＳＥＬ」 処理ユニット１８０からのデータがＲＡＭ１６０に格納
される場合に有効な信号である。また、ＭＵＸ１８７へ
の２つの入力（即ち、ＭＵＸ１８２ａからの入力とバレ
ルシフタ１８６からの入力）の中の何れか１つがＲＡＭ
１６０へ供給されるかを表す。
【００９６】まず、処理ユニット１８０のサブブロック
は、Ｔiを下記式を用いて求める例示的な過程が説明さ
れる。 Ｔi ＝ ｍａｘ［Ｒ／（１＋（Ｎp×Ｘp ／ Ｘi×ｋ
p ）＋（Ｎb×Ｎb／ Ｘi×ｋb ））×（ ＢＩＴ＿ＲＡ
ＴＥ ）／（８×（ＰＩＣＴＵＲＥ＿ＲＡＴＥ））］ まず、（ Ｎp×Ｘp ）／（ Ｘi×ｋp）を求める過程を
説明する。この過程は次の１０個の過程から構成されて
いる。各過程では、その過程に割り当てられた作業を行
うためのステートマシン１２０からの制御信号が、その
機能と共に示されている。各過程に示されていない他の
制御信号は、「ドント・ケア（Ｄｏｎ’ｔ ｃａｒ
ｅ）」の状態として、各過程に関係がない信号であるこ
とを意味する。
【００９７】［１］ＲＡＭ１６０からＲＥＧＩＳＴＥＲ
（Ｘ）１８３ａへＸiを読出す 「ＲＤ＿ＡＤＲＳ」：ＲＡＭ１６０でのＸiのアドレス 「ＦＲ＿ＲＡＭ＿ＰＮＴ」：「０」（ＲＡＭ１６０から
のデータに「２n」が乗じられないという意味、ｎは正
の整数） 「ＦＲ＿ＥＸＴ＿ＳＥＬ」：バレルシフタ１８１からの
出力を選択 「ＲＥＧ＿ＥＮ＿Ｘ」：ＲＥＧＩＳＴＥＲ（Ｘ）を１ク
ロックサイクルの間イネーブルさせて他の相関ないデー
タがＲＥＧＩＳＴＥＲ（Ｘ）の値Ｘiに重複して書き込
まれることを防止 ［２］ＲＡＭ１６０からＲＥＧＩＳＴＥＲ（Ｙ）１８３
ｂへＫpを読出す 「ＲＤ＿ＡＤＲＳ」：ＲＡＭ１６０でＫpのアドレス 「ＦＲ＿ＲＡＭ＿ＰＮＴ」：「０」 「ＦＢ＿ＳＥＬ」：バレルシフタ１８１からの出力を選
択 「ＲＥＧ＿ＥＮ＿Ｙ」：ＲＥＧＩＳＴＥＲ（Ｙ）１８３
ｂを１クロックサイクルの間イネーブルさせて、他の相
関のないデータがＲＥＧＩＳＴＥＲ（Ｙ）の値Ｋpに重
複して書き込まれることを防止 ［３］Ｎpを読出し、Ｘi×Ｋpを開始 ２つの作業が同時に行われる。Ｘi×Ｋpを開始するため
には、制御信号は必要でない。
【００９８】次はＮpを読出すためである。
【００９９】 「ＲＤ＿ＡＤＲＳ」：ＲＡＭ１６０でのＮpのアドレス 「ＦＲ＿ＲＡＭ＿ＰＮＴ」：「０」 「ＦＲ＿ＥＸＴ＿ＳＥＬ」：バレルシフタ１８１からの
出力を選択 「ＲＥＧ＿ＥＮ＿Ｘ」：ＲＥＧＩＳＴＥＲ（Ｘ）を１ク
ロックサイクルの間イネーブルさせる。
【０１００】［４］ＲＡＭ１６０からＸpを読出す 「ＲＤ＿ＡＤＲＳ」：ＲＡＭ１６０でＸpのアドレス 「ＦＲ＿ＲＡＭ＿ＰＮＴ」：「０」 「ＦＢ＿ＳＥＬ」：バレルシフタ１８１からの出力を選
択 「ＲＥＧ＿ＥＮ＿Ｙ」：ＲＥＧＩＳＴＥＲ（Ｙ）を１ク
ロックサイクルの間イネーブルさせる。
【０１０１】［５］Ｎp×Ｘpを開示 制御信号は必要でない ［６］Ｘi×Ｋpを終了し、その結果をＲＡＭ１６０に書
き込む。
【０１０２】「ＯＰ＿ＳＥＬ」：ＭＵＬ１８４ｃの出力
を選択 「ＷＩＮ＿ＰＮＴ」：「０」（ＭＵＸ１８５からのデー
タにp「２n」が乗じられないという意味） 「ＴＯ＿ＲＡＭ＿ＳＥＬ」：バレルシフタ１８６の出力
を選択すると共に、選択値をＲＡＭ１６０へ供給 ［７］ＲＡＭ１６０からＸi×Ｋpを読出す 「ＲＤ＿ＡＤＲＳ」：ＲＡＭ１６０でのＸi×Ｋpのアド
レス 「ＦＲ＿ＲＡＭ＿ＰＮＴ」：「０」（ＲＡＭ１６０から
の出力に「２n」が乗じられないという意味） 「ＦＢ＿ＥＸＴ＿ＳＥＬ」：バレルシフタ１８１からの
出力を選択 「ＲＥＧ＿ＥＮ＿Ｘ」：ＲＥＧＩＳＴＥＲ（Ｘ）を１ク
ロックサイクルの間イネーブルさせる。
【０１０３】［８］Ｎp×Ｘpを終了し、その結果をＲＥ
ＧＩＳＴＥＲ（Ｙ）にフィードバック 「ＯＰ＿ＳＥＬ」：ＭＵＬ１８４ｃの出力を選択 「ＷＩＮ＿ＰＮＴ」：「０」 「ＦＢ＿ＳＥＬ」：バレルシフタ１８６からの出力を選
択 「ＲＥＧ＿ＥＮ＿Ｘ」：ＲＥＧＩＳＴＥＲ（Ｘ）を１ク
ロックサイクルの間イネーブルさせる。
【０１０４】「ＲＥＧ＿ＥＮ＿Ｙ」：ＲＥＧＩＳＴＥＲ
（Ｙ）を１クロックサイクルの間イネーブルさせる。
【０１０５】［９］（Ｎp×Ｘp）／（Ｘi×Ｋp）の開始 「ＤＩＶ＿ＳＴＡＲＴ」：ＤＩＶ１８４ｄに除算動作の
開始を知らせる ［１０］（Ｎp×Ｘp）／（Ｘi×Ｋp）を終了し、その結
果をＲＡＭ１６０に書き込む 「ＱＵＯＴ＿ＥＮ」：除算結果をＭＵＸ１８５に供給 「ＯＰ＿ＳＥＬ」：ＤＩＶ１８４ｄからの出力を選択 「ＷＩＮ＿ＰＮＴ」：「０」 「ＴＯ＿ＲＡＭ＿ＳＥＬ」：バレルシフタ１８６からの
出力を選択し 「ＳＴ＿ＷＲ＿ＡＤＲＳ」：（Ｎp×Ｘp）／（Ｘi×
Ｋp）が書き込まれたアドレス「 ＳＴ＿ＷＲ＿ＥＮ」：ＲＡＭ１６０の書き込み動作をイ
ネーブルさせる 上記の各過程［１］から過程［１０］を用いて、（Ｎb
×Ｘb）／（Ｘi×Ｋb）を計算し、ＲＡＭ１６０に格納
する。その結果は、「ＦＢ＿ＳＥＬ」及び「ＲＥＧ＿ＥＮ
＿Ｙ」によりＲＥＧＩＳＴＥＲ（Ｙ）１８３ｂにも入力
される。しかる後、過程［１１］から過程［１７］まで
の過程が続かれる。
【０１０６】［１１］（Ｎp×Ｘp）／（Ｘi×Ｋp）をＲ
ＥＧＩＳＴＥＲ（Ｘ）１８３ａへ読出す 上記過程［１］と類似である。このデータは過程［１
０］でＲＡＭ１６０に格納されたものである。
【０１０７】［１２］（Ｎb×Ｘb）／（Ｘi×Ｋb）＋
（Ｎp×Ｘp）／（Ｘi×Ｋp）を計算して、その結果をＲ
ＥＧＩＳＴＥＲ（Ｙ）に供給 「ＣＩＮ」：「１」を二つの出力の加算結果に加えられ
ることを表す 「ＯＰ＿ＳＥＬ」：ＡＤＤ１８４ａからの出力を選択 「ＷＩＮ＿ＰＮＴ」：「０」 「ＦＢ＿ＳＥＬ」：バレルシフタ１８６からの出力を選
択 「ＲＥＧ＿ＥＮ Ｙ」：１クロックサイクルの間イネー
ブル ［１３］ＲＡＭ１６０からＲＥＧＩＳＴＥＲ（Ｘ）１８
３ａを読出す過程［１］と同様である ［１４］Ｒ／（１＋（Ｎb×Ｘb）／（Ｘi×Ｋb）＋（Ｎ
p×Ｘp）／（Ｘi×Ｋp）） の計算を開始 「ＤＩＶ＿ＳＴＡＲＴ」：ＤＩＶ１８４ｄに除算動作の
開始を知らせる ［１５］Ｒ／（１＋（Ｎb×Ｘb）／（Ｘi×Ｋb）＋（Ｎ
p×Ｘp）／（Ｘi×Ｋp）） の計算を終了し、その結果をＲＥＧＩＳＴＥＲ（Ｙ）に
入力 「ＱＵＯＴ＿ＥＮ」：除算結果をＭＵＸ１８５に供給 「ＯＰ＿ＳＥＬ」：ＤＩＶ１８４ｄからの出力を選択 「ＷＩＮ＿ＰＮＴ」：「０」 「ＦＢ＿ＳＥＬ」：バレルシフタ１８６からの出力を選
択 「ＲＥＧ＿ＥＮ＿Ｙ」：１クロックサイクル間イネーブ
ル ［１６］ＲＡＭ１６０からＲＥＧＩＳＴＥＲ（Ｘ）１８
３ａへの（ＢＩＴ＿ＲＡＴＥ）／（８×（ＰＩＣＴＵＲ
Ｅ ＲＡＴＥ））の読み込み 過程［１］と同様である ［１７］Ｒ／（１＋（Ｎb×Ｘb）／（Ｘi×Ｋb）＋（Ｎ
p×Ｘp）／（Ｘｉ×Ｋｐ））と、（ＢＩＴ ＲＡＴＥ）
／（８×（ＰＩＣＴＵＲＥ＿ＲＡＴＥ））とを比較し、
より大きいほうを選択して、ＲＡＭ１６０に格納する 「ＯＰ＿ＳＥＬ」：ＲＥＧＩＳＴＥＲ（Ｘ）またはＲＥ
ＧＩＳＴＥＲ（Ｙ）の出力のうち１つをＳＵＢ１８４ｂ
の出力及び符号ビット（または、ＭＳＢ）によって選択
する 「ＷＩＮ＿ＰＮＴ」：［０］ 「ＦＢ＿ＳＥＬ」：バレルシフタ１８６からの出力を選
択 「ＴＯ＿ＲＡＭ＿ＳＥＬ」：バレルシフタ１８６からの
出力を選択 「ＳＴ＿ＷＲ＿ＡＤＲＳ」：Ｔｉが書き込まれたアドレ
ス 「ＳＴ＿ＷＲ＿ＥＮ」：ＲＡＭ１６０の書き込み動作を
イネーブルさせる 上記の過程を段階的に行うことによって、式（４Ａ）の
Ｔiが計算されるが、これは加算、乗算、除算、比較演
算とＲＡＭ１６０からデータを読出し、ＲＡＭ１６０に
該データを格納する動作を有する。
【０１０８】以下の式によって「ＶＡＲ＿ＯＲＧ」を計
算する過程を説明する。 （ＶＡＲ＿ＯＲＧ）＝（１／２５６）Σ［ｋ＝１、８］ ｛（ｖａｒ＿ｏｒｇ（ｋ））−ｓｕｍ（ｋ）｝ 式（ １Ｂ′） 第１組の臨時値が演算ユニット１４０から生成される場
合、これは「ＦＲ ＥＸＴ ＳＥＬ」に応じて、ＭＵＸ
１８２ａに供給される。その後、これはＭＵＸ１８７を
経由して、ＲＡＭ１６０に供給され格納される。ここ
で、ｋは１〜８の整数であり、「ｖａｒ＿ｏｒｇ
（ｋ）」及び「ｓｕｍ（ｋ）」がＲＡＭ１８０に格納さ
れた後には、「ｖａｒ＿ｏｒｇ」は次の過程を経て計算
される。
【０１０９】［２１］「ｖａｒ＿ｏｒｇ（１）」をＲＡ
Ｍ１６０からＲＥＧＩＳＴＥＲ（Ｘ）１８３ａに読み込
む 「ＲＤ＿ＡＤＲＳ」：ＲＡＭ１６０での「ｖａｒ＿ｏｒ
ｇ（１）」のアドレス 「ＦＲ＿ＲＡＭ＿ＰＮＴ」：「０」 「ＦＲ＿ＥＸＴ＿ＳＥＬ」：バレルシフタ１８１からの
出力を選択 「ＲＥＧ＿ＥＮ＿Ｘ」：ＲＥＧＩＳＴＥＲ（Ｘ）１８３
ａを１クロックの間イネーブルさせる ［２２］「ｖａｒ＿ｏｒｇ（２）」をＲＡＭ１６０から
ＲＥＧＩＳＴＥＲ（Ｙ）１８３ｂに読み込む 「ＲＤ＿ＡＤＲＳ」：ＲＡＭ１６０で「ｖａｒ＿ｏｒｇ
（２）」のアドレス 「ＦＲ＿ＲＡＭ＿ＰＮＴ」：「０」 「ＦＲ＿ＳＥＬ」：バレルシフタ１８１からの出力を選
択 「ＲＥＧ＿ＥＮ＿Ｙ」：ＲＥＧＩＳＴＥＲ（Ｙ）１８３
ｂを１クロックの間イネーブルさせる ［２３］（ｖａｒ＿ｏｒｇ（１））＋（ｖａｒ＿ｏｒｇ
（２））を計算して、その結果をＲＥＧＩＳＴＥＲ
（Ｙ）に格納 「ＣＩＮ」：「１」が２つの加算結果に加えられないこ
とを意味 「ＯＰ＿ＳＥＬ」：ＡＤＤ１８４ａからの出力を選択 「ＷＩＮ＿ＰＮＴ」：「０」 「ＦＢ＿ＳＥＬ」：バレルシフタ１８６からの出力を選
択 「ＲＥＧ＿ＥＮ＿Ｙ」：ＲＥＧＩＳＴＥＲ（Ｙ）を１ク
ロックの間イネーブルさせる ［２４］「ｖａｒ＿ｏｒｇ（３）」をＲＡＭ１６０から
ＲＥＧＩＳＴＥＲ（Ｘ）１８３ａへ読み込」 過程［２１］と同様である ［２５］（ｖａｒ＿ｏｒｇ（３））＋（ＲＥＧＩＳＴＥ
Ｒ（Ｙ）１８３ｂの内容）を計算して、その結果をＲＥ
ＧＩＳＴＥＲ（Ｙ）に格納 過程［２３］と同様である ［２６］「ｖａｒ＿ｏｒｇ（４）」をＲＡＭ１６０から
ＲＥＧＩＳＴＥＲ（Ｘ）１８３ａへ読み込み 、｛（ｖ
ａｒ＿ｏｒｇ（４））＋（ＲＥＧＩＳＴＥＲ（Ｙ）１８
３Ｂの内容）｝を計算して、その結果をＲＡＭ１６０に
格納 同様に、「ｖａｒ＿ｏｒｇ（ｋ）」（ｋは１〜８の整
数）の和を求めて、ＲＡＭ１６０に格納し得る。その
後、ｓｕｍ（ｋ）（ｋは１〜８の整数）の和を同様なな
方法で求めて、ＲＥＧＩＳＴＥＲ（Ｙ）に格納し、次の
過程を行う。
【０１１０】［２７］「ｖａｒ＿ｏｒｇ（ｋ）」の和を
ＲＡＭ１６０からＲＥＧＩＳＴＥＲ（Ｘ）へ読み込む ［２８］ＲＥＧＩＳＴＥＲ（Ｙ）の内容をＲＥＧＩＳＴ
ＥＲ（Ｘ）の内容から減算し、その結果を２５６で除算
し、その結果をＲＡＭ１６０に格納 「ＯＰ＿ＳＥＬ」：ＳＵＢ１８４ｂからの出力を選択 「ＷＩＮ＿ＰＮＴ」：「−８」（ＭＵＸ１８５からの出
力を２8 で除算することを表す） 「ＴＯ＿ＲＡＭ＿ＳＥｌ」：バレルシフタ１８６からの
出力を選択し、これをＲＡＭ１６０に供給する。
【０１１１】かくして、「ＶＡＲ＿ＯＲＧ」が求められ
る。ほかの方程式も類似な方法で行われ得る。各方程式
の結果を用いることによって、本発明のコントローラ１
０は上記の３つのタスクを実現することができる。
【０１１２】上述において、本発明の特定の実施例につ
いて説明したが、本発明の範囲を逸脱することなく当業
者は種々の改変をなし得るであろう。
【０１１３】
【発明の効果】従って、本発明によれば、量子化パラメ
ータを計算すると共に、インタ／イントラモード及びフ
ィールド／フレームＤＣＴモードを容易に決定すること
ができる。
【図面の簡単な説明】
【図１】本発明のコントローラが組み込まれた従来の映
像信号符号化システムのブロック図。
【図２】本発明のコントローラの詳細なブロック図。
【図３】図２に示したメモリ及びＩ／Ｏユニットのブロ
ック図。
【図４】図２に示した算術ユニットの詳細なブロック
図。
【図５】図４に示した計算ユニットの詳細なブロック
図。
【図６】図５に示した元バラツキ計算ブロックの詳細な
ブロック図。
【図７】図５に示した差分バラツキ計算ブロックの詳細
なブロック図。
【図８】図５に示したハーフブロック累算ブロックの詳
細なブロック図。
【図９】図５に示したフレームバラツキ計算ブロックの
詳細なブロック図。
【図１０】「ＶＡＲ−ＤＩＦ」及び「ＶＡＲ−ＯＲＧ」
を用いて、インタ／イントラモードを決定する過程を説
明するための模式図。
【図１１】図６〜図８に示した計算ブロックから求めら
れた「ｖａｒ−ｏｒｇ（ｋ）」、「ｓｕｍ（ｋ）」及び
「ｖａｒ−ｄｉｆ（ｌ）」を説明するため模式図。
【図１２】図４に示した処理ユニットの詳細なブロック
図。
【符号の説明】
１０ コントローラ ２０ ＤＰＣＭブロック（ＤＰＣＭ） ２５ ＤＣＴブロック（ＤＣＴ） ３０ 量子化ブロック（Ｑ） ３５ エントロピー符号化器 ４０ 逆量子化ブロック（ＩＱ） ４５ 逆ＤＣＴブロック（ＩＤＣＴ） ５０ 動き推定及び補償ブロック（ＭＣ） ６０ バッファ １１０ 制御ユニット １２０ ステートマシン １３０ 算術ユニット １４０ 計算ユニット １５０ メモリ及びＩ／Ｏユニット １６０ ＲＡＭ １６２、１６４、１６６ マルチプレクサ（ＭＵＸ） １８０ 処理ユニット １８１ バレルシフタ １８２ａ、１８２ｂ マルチプレクサ（ＭＵＸ） １８３ａ、１８３ｂ レジスター １８４ａ 加算器（ＡＤＤ） １８４ｂ 減算器（ＳＵＢ） １８４ｃ 掛算器（ＭＵＬ） １８４ｄ わり算器（ＤＩＶ） １８５ マルチプレクサ（ＭＵＸ） １８６ バレルシフタ ２００ 元バラツキ計算ブロック ２２０ａ、２２０ｂ 二乗ブロック ２３０ 加算器 ２４０ 累算器 ２５０ メモリ ２６０ ディマルチプレクサ（ＤＭＵＸ） ２７０ａ、２７０ｂ 遅延ブロック ２８０ マルチプレクサ（ＭＵＸ） ２９０ カウンタ ３００ ハーフブロック累算ブロック ３４０ 累算器 ３５０ メモリ ３６０ ディマルチプレクサ（ＤＭＵＸ） ３８０ マルチプレクサ（ＭＵＸ） ３９０ カウンタ ４００ フレームバラツキ計算ブロック ４１０ａ、４１０ｂ 遅延ブロック ４１２ａ、４１２ｂ バッファ ４１３ コントローラ ４１４ａ、４１４ｂ マルチプレクサ（ＭＵＸ） ４２０ａ、４２０ｂ 二乗ブロック ４３０ 加算器 ４４０ 累算器 ４５０ 遅延ブロック ４６０ メモリ ４７０ カウンタ ５００ フィールドバラツキ計算ブロック ６００ 差分バラツキ計算ブロック ６１０ａ、６１０ｂ 絶対値ブロック ６２０ａ、６２０ｂ 二乗ブロック ６３０ 加算器 ６４０ 累算器 ６５０ 遅延ブロック ６６０ メモリ ６７０ カウンタ

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 映像信号符号化システムに用いられ、
    インタ／イントラモード、フィールド／フレームＤＣＴ
    モード、及び量子化パラメータを決定する映像信号符号
    化システム用コントローラであって、前記映像信号は、
    各々が３つの種類のフレームに分けられる複数のＧＯＰ
    を有し、前記各フレームは各々が複数のブロックからな
    る複数のマクロブロックに分けられ、前記各ブロックは
    奇数番目のラインのハーフブロック及び偶数番目のライ
    ンのハーフブロックを有し、前記映像信号符号化システ
    ムはマクロブロック単位で前記映像信号を符号化する、
    前記映像信号符号化システム用コントローラが、 現フレームの開始及び種類を示す信号に応じて、複数の
    制御信号からなる制御シーケンスを発生する制御シーケ
    ンスを発生手段と、 第１群の予め決められた方程式を計算して、第１組の値
    を求める算術ユニットと、 前記制御シーケンス及び前記第１組の値に応じて、前記
    現フレームでの前記マクロブロックに対する制御値の組
    を、現在符号化されたマクロブロックの一連の番号及び
    予め決められた初期定数値に基づいて第２群の予め決め
    られた方程式を計算することによって、求める処理手段
    であって、前記制御値の組は前記インタ／イントラモー
    ド、前記フィールド／フレームＤＣＴモード、及び前記
    量子化パラメータを示す、前記処理手段と、 前記初期定数値の格納、前記初期定数値の前記処理手段
    への供給、前記処理手段で求められた前記制御値の組の
    格納、及び映像信号の符号化の際に用いられる前記制御
    値の供給するメモリ及び入出力ユニットとを含むことを
    特徴とする映像信号符号化システム用コントローラ。
  2. 【請求項２】 前記メモリ及び入出力ユニットが、 前記初期定数値及び前記制御値を格納するメモリ手段
    と、 前記制御シーケンスに応じて、前記制御値及び前記初期
    定数値を供給する読出し手段と、 前記制御シーケンスに応じて、前記制御値を前記メモリ
    手段へ入力して格納する書き込み手段とを有することを
    特徴とする請求項１記載の映像信号符号化システム用コ
    ントローラ。
  3. 【請求項３】 前記制御シーケンスが、 前記初期定数値及び前記制御値が格納される前記メモリ
    手段内の位置を表す書き込みアドレス信号と、 前記初期定数値または前記制御値が前記メモリ手段に格
    納される時、アクティブ状態になる書き込みイネーブル
    信号と、 前記初期定数値及び前記制御値が前記メモリ手段から供
    給される位置を表す読出しアドレス信号とからなること
    を特徴とする請求項２記載の映像信号符号化システム用
    コントローラ。
  4. 【請求項４】 前記処理手段が、前記第２群の予め決
    められた方程式を計算して求められたテンポラリデータ
    を更に発生し、 前記テンポラリデータも前記メモリ手段に格納され、 前記読出し手段が前記制御シーケンスに応じて、前記テ
    ンポラリデータを前記算術ユニットに更に供給し、 前記書き込み手段が前記制御シーケンスに応じて、前記
    テンポラリデータを更に前記メモリ手段へ供給して格納
    することを特徴とする請求項２に記載の映像信号符号化
    システム用コントローラ。
  5. 【請求項５】 前記制御シーケンスが、 前記初期定数値、前記制御値、及び前記テンポラリデー
    タが格納される前記メモリ手段内の位置を表す書き込み
    アドレス信号と、 前記初期定数値、前記制御値、または前記前記テンポラ
    リデータのうちの何れか１つが前記メモリ手段に格納さ
    れる時、アクティブ状態になる書き込みイネーブル信号
    と、 前記初期定数値、前記制御値、または前記前記テンポラ
    リデータのうちの何れか１つが供給される前記メモリ手
    段内の位置を表す読出しアドレス信号とからなることを
    特徴とする請求項４に記載の映像信号符号化システム用
    コントローラ。
  6. 【請求項６】 前記処理手段が、 第１組の入力値の中から第１入力値を選択する第１入力
    手段と前記第１入力手段から選択された前記第１入力値
    からなる第２組の入力値のうちから第２入力値を選択す
    る第２入力手段と、 前記第１入力値及び前記第２入力値を各々格納する第１
    及び第２レジスタと、 前記第１及び第２入力値に対し、加算、減算、乗算、除
    算及び比較を行って、加算結果、減算結果、乗算結果、
    除算結果、及び比較結果からなる計算結果の組を供給す
    る計算手段と 前記計算結果のうちの何れか１つを選択する選択手段
    と、 前記選択された計算結果または前記第１入力値を、前記
    第２組の入力値のうちの何れか１つとして前記第２入力
    手段へ供給するか、あるいは前記メモリ及び入出力ユニ
    ットへ供給する出力手段とを有することを特徴とする請
    求項１に記載の映像信号符号化システム用コントロー
    ラ。
  7. 【請求項７】 前記計算手段が、 前記第１入力値と前記第２入力値とを加えることによっ
    て、前記加算結果を供給する加算手段と、 前記第１入力値から前記第２入力値を減算して、符号及
    び絶対値からなる減算結果を供給する減算手段と、 前記第１入力値及び前記第２入力値が入力されてから予
    め定められた第１遅延時間の経過した後に、前記第１入
    力値と前記第２入力値とを乗じて、乗算結果を供給する
    乗算手段と、 前記第１入力値及び前記第２入力値が入力されてから予
    め定められた第２遅延時間の経過した後に、前記第１入
    力値を前記第２入力値で除算して、除算結果を供給する
    除算手段とを有することを特徴とする請求項６に記載の
    映像信号符号化システム用コントローラ。
  8. 【請求項８】 前記処理手段が、 第１組の入力値のうちから第１入力値を選択する第１入
    力手段と前記第１入力手段によって選択された前記第１
    入力値からなる第２の組の入力値のうちから第２入力値
    を選択する第２入力手段と、 前記第１入力値と前記第２入力値を各々格納する第１及
    び第２レジスタと、 前記第１入力値及び前記第２入力値に対し、加算、減
    算、乗算、除算及び比較を行って、加算結果、減算結
    果、乗算結果、除算結果、及び比較結果からなる決算結
    果の組を供給する計算手段と、 前記計算結果のうちの何れか１つを選択する選択手段
    と、 前記選択された計算結果または前記第１入力値を、前記
    第２の組の入力値のうちの何れか１つとして前記第２入
    力手段へ供給するか、あるいは前記メモリ及び入出力ユ
    ニットへ供給する出力手段とを備え、 前記計算手段が、 前記第１入力値と前記第２入力値とを加えて、加算結果
    を供給する加算手段と、 前記第１入力値から前記第２入力値を減算して、符号及
    び絶対値からなる減算結果を供給する減算手段と、 前記第１入力値及び前記第２入力値が入力されてから予
    め定められた第１遅延時間の経過した後に、前記第１入
    力値と前記第２入力値とを乗じて、乗算結果を供給する
    乗算手段と、 前記第１入力値及び前記第２入力値が入力されてから予
    め定められた第２遅延時間の経過した後に、前記第１入
    力値を前記第２入力値で除算して、除算結果を供給する
    除算手段とを有することを特徴とする請求項３記載の映
    像信号符号化システム用コントローラ。
  9. 【請求項９】 前記制御シーケンスが、 前記第１入力手段が前記第１入力値を選択し、前記第２
    入力手段が前記第２入力値を選択するようにする第１及
    び第２入力選択信号と、 前記第１レジスタに前記第１入力値が格納されるよう前
    記第１レジスタをイネーブルさせ、前記第２レジスタに
    前記第２入力値が格納されるよう前記第２レジスタをイ
    ネーブルさせる第１及び第２レジスタイネーブル信号
    と、 前記加算手段が前記加算結果に１を加えるか否かを表す
    加算制御信号と、 前記除算手段が除算動作を開始するようにする除算開始
    信号と、 前記除算手段による除算動作の終了を示す除算終了信号
    と、 前記選択手段が前記計算結果のうちの何れか１つを選択
    するようにする動作選択信号であって、前記比較結果が
    選択される場合、前記選択手段は該動作選択信号及び前
    記減算結果の符号に応じて、前記第１入力値または前記
    第２入力値の何れかを選択する動作選択信号と、 前記出力手段が、前記選択された計算結果または前記第
    １入力値を前記第２組の入力値のうちの何れか１つとし
    て、前記第２入力手段へ供給するか、あるいは前記メモ
    リ及び入出力ユニットへ供給するようにする選択信号と
    からなることを特徴とする請求項８に記載の映像信号符
    号化システム用コントローラ。
  10. 【請求項１０】 １つの処理マクロブロックに含まれ
    た画素値がＯ（ｉ，ｊ）として表現され、ｉ及びｊは前
    記処理マクロブロック内の画素の位置を各々表し、ｉは
    １から（Ｍ１＋１）までの正の整数からなり、ｊは１か
    ら（Ｍ２＋１）までの正の整数からなり、Ｍ１はマクロ
    ブロックのラインに含まれた画素の個数を表し、Ｍ２は
    マクロブロックに含まれたラインの個数を表し、 前記第１組の値は、 前記映像信号の各ハーフブロックに含まれた画素値の二
    乗の和である第１値と、 各ブロックで前記映像信号と動き補償技法によって求め
    られた予測映像信号との間の差値である、差分データに
    含まれた画素値の二乗の和である第２値と、 前記映像信号の各ハーフブロックに含まれた画素値の和
    である第３値と、 Σ［ｉ＝０、Ｍ１−１］Σ［ｊ＝０、Ｍ２−３］ ｛Ｏ（ｉ、ｊ）−Ｏ（ｉ、ｊ＋１）｝2 （ここで、Σ［ｉ＝０、Ｉ］Σ［ｊ＝０、Ｊ］ａ（ｉ，
    ｊ）＝ａ（０，０）＋ａ（０，１）＋…＋ａ（０，Ｊ）
    ＋ａ（１，０）＋…＋ａ（１，Ｊ）＋…＋ａ（Ｉ、０）
    ＋…＋ａ（Ｉ，Ｊ）） 上記式のように定義される第４値と、 Σ［ｉ＝０、Ｍ１−１］Σ［ｊ＝０、Ｍ２−３］ ｛Ｏ（ｉ、ｊ）−Ｏ（ｉ、ｊ＋２）｝2 上記式のように定義される第５値とからなることを特徴
    とする請求項１に記載の映像信号符号化システム用コン
    トローラ。
  11. 【請求項１１】 前記計算ユニットが、 処理ブロックに含まれた各画素値を乗算して、複数の乗
    算画素値を供給する乗算手段と、 ２つの乗算画素値を加えて、２つの乗算画素値の和を順
    に供給する加算器と、 ２つの乗算画素値の和を累算して、前記処理ブロックに
    含まれた２つのハーフブロックの各々に対する前記第１
    値を供給する累算手段とから構成される第１計算手段と
    を有することを特徴とする請求項１０に記載の映像信号
    符号化システム用コントローラ。
  12. 【請求項１２】 前記累算手段が、 ２つの乗算画素値の和を帰還値と加えて、部分和または
    前記第１値を供給する累算器と、 前記部分和を格納する２つのメモリ手段と、 第１制御信号に応じて、２つのメモリ手段の内容の１つ
    に前記部分和を供給させる部分和供給手段と、 第２制御信号に応じて、２つのメモリ手段の内容の１つ
    を選択すると共に、選択値を前記帰還値として供給する
    選択手段と、 第３制御信号に応じて、前記累算器の出力を格納すると
    共に、格納された前記第１値を前記処理手段に供給する
    格納手段と、 前記第１、第２及び第３制御信号を発生する制御信号発
    生手段とを有することを特徴とする請求項１１に記載の
    映像信号符号化システム用コントローラ。
  13. 【請求項１３】 前記計算ユニットが、 前記差分データの処理ブロックに含まれた各画素値を乗
    算して、乗算された画素値を供給する乗算手段と、 乗算手段からの２つの乗算画素値を加えて、２つの乗算
    画素値の和を順に供給する加算手段と、 ２つの乗算画素値の和を帰還値と加えて、部分和または
    前記第２値を供給する累算器と、 前記部分和を格納すると共に、前記格納された部分和を
    前記帰還値として供給するメモリ手段と、 前記累算器の出力を格納すると共に、制御信号に応じ
    て、そこに格納された前記第２値を前記処理手段に供給
    する格納手段と、 前記制御信号を発生する制御信号発生手段とから構成さ
    れる第２計算手段とを更に有することを特徴とする請求
    項１０に記載の映像信号符号化システム用コントロー
    ラ。
  14. 【請求項１４】 前記計算ユニットが、 処理ブロックに含まれた２つの画素値を加えて、２つの
    画素値の和を順に供給する加算手段と、 前記２つの画素値の和を累算して、前記処理ブロックに
    含まれた２つのハーフブロックの各々に対して、前記第
    ３値を供給する累算手段とから構成される第３計算手段
    とを更に有することを特徴とする請求項１０に記載の映
    像信号符号化システム用コントローラ。
  15. 【請求項１５】 前記累算手段が、 ２つの画素値の和を前記帰還値と加えて、部分和または
    前記第３値を供給する累算器と、 前記部分和を格納する２つのメモリ手段と、 第１制御信号に応じて、前記部分和を前記２つのメモリ
    手段のうち１つに供給する部分和供給手段と、 第２制御信号に応じて、前記２つのメモリ手段の内容の
    うち１つを選択し、それを前記帰還値として供給する選
    択手段と、 前記累算器の出力を格納すると共に、第３制御信号に応
    じて、そこに格納された前記第３値を前記処理手段に供
    給する格納手段と、 前記第１、第２及び第３制御信号を発生する制御信号発
    生手段とを有することを特徴とする請求項１４に記載の
    映像信号符号化システム用コントローラ。
  16. 【請求項１６】 前記計算ユニットが、 処理マクロブロックに含まれた各ブロック内の画素値を
    遅延させて、遅延された画素値を供給する遅延手段と、 第１制御信号に応じて、前記遅延された画素値を格納す
    る格納手段と、 第２制御信号に応じて、前記格納され遅延された画素値
    または前記遅延された画素値を、選択された画素値とし
    て供給する選択手段と、 前記第１及び第２制御信号を発生する制御信号発生手段
    と、 前記画素値の各々を前記選択された画素値から減算し
    て、差値を供給する減算手段と、 前記差値の各々を乗算すると共に、前記乗算された差分
    値を加えて前記第４値を供給する累算手段とを有するこ
    とを特徴とする請求項１０に記載の映像信号符号化シス
    テム用コントローラ。
  17. 【請求項１７】 前記累算手段が、 前記差分値の各々を乗算して、乗算された差分値を供給
    する乗算手段と、 ２つの乗算された差分値を加えて、それらの和を順に供
    給する加算器と、 ２つの乗算された差分値の和と帰還値とを加えて、部分
    和または前記第４値を供給する累算器と、 前記部分和を格納すると共に、そこに格納された部分和
    を前記帰還値として格納するメモリ手段と、 前記累算器の出力を格納すると共に、第３制御信号に応
    じて、そこに格納された前記第４値を前記処理手段に供
    給する格納手段と、 前記第３制御信号を発生する制御信号発生手段とを有す
    ることを特徴とする請求項１６に記載の映像信号符号化
    システム用コントローラ。
  18. 【請求項１８】 前記遅延手段が、前記画素値をブロ
    ックに含まれた１つのラインの画素だけ遅延させ、前記
    格納手段がＭ１個のメモリ空間を有することを特徴とす
    る請求項１７に記載の映像信号符号化システム用コント
    ローラ。
  19. 【請求項１９】 前記計算ユニットが、 処理マクロブロックに含まれた各ブロック内の画素値を
    前記ブロックに含まれた２つのラインの画素だけ遅延さ
    せ、遅延された画素値を供給する遅延手段と、２×Ｍ１
    個のメモリ空間を有しており、第１制御信号に応じて、
    前記遅延された画素値を格納する格納手段と、 第２制御信号に応じて、前記格納され遅延された画素値
    または前記遅延された画素値を選択して、選択された画
    素値を供給する選択手段と、 前記第１及び第２制御信号を発生する制御信号発生手段
    と、 前記画素値の各々を前記選択された画素の各々から減算
    して、差値を供給する減算手段と、 前記差値の各々を乗算し、前記乗算された差値を加えて
    前記第５値を供給する累算手段とから構成される第５計
    算手段とを有することを特徴とする請求項１０に記載の
    映像信号符号化システム用コントローラ。
  20. 【請求項２０】 映像信号符号化システムに用いら
    れ、インタ／イントラモード、フィールド／フレームＤ
    ＣＴモード、及び量子化パラメータを決定する映像信号
    符号化システム用コントローラであって、前記映像信号
    は、各々が３つの種類のフレームに分けられる複数のＧ
    ＯＰを有し、前記各フレームは各々が複数のブロックか
    らなる複数のマクロブロックに分けられ、前記各ブロッ
    クは奇数番目のラインのハーフブロック及び偶数番目の
    ラインのハーフブロックを有し、前記映像信号符号化シ
    ステムはマクロブロック単位で前記映像信号を符号化す
    る、前記映像信号符号化システム用コントローラが、 複数の制御信号からなる制御シーケンスを生成し、現在
    符号化されるフレームのタイプに応じて、現在符号化さ
    れるマクロブロックの一連の番号を表す信号と、前記フ
    レームの開始及び前記マクロブロックの開始を表す信号
    とを供給する信号発生手段と、 第１群の予め決められた方程式を計算して、第１組の値
    を供給する計算ユニットと、 前記制御シーケンス、前記第１値組及び予め決められた
    初期定数値に応じて、第２群の予め決められた方程式を
    計算して、各マクロブロックに対して、前記インタ／イ
    ントラモード、前記フィールド／フレームＤＣＴモー
    ド、前記量子化パラメータを表す制御値の組を発生する
    処理手段と、 初期定数値を格納すると共に、前記初期定数値を前記処
    理手段へ供給し、前記処理手段にて決定された前記制御
    値の組を格納すると共に、前記映像信号の符号化過程の
    際に用いられる前記制御値を供給するメモリ及び入出力
    ユニットとを含むことを特徴とする映像信号符号化シス
    テム用コントローラ。
  21. 【請求項２１】 映像信号符号化システムに用いら
    れ、一連の制御信号に応じて、インタ／イントラモー
    ド、フィールド／フレームＤＣＴモード、及び量子化パ
    ラメータを決定する算術ユニットであって、前記映像信
    号は、各々が３つの種類のフレームに分けられる複数の
    ＧＯＰを有し、前記各フレームは各々が複数のブロック
    からなる複数のマクロブロックに分けられ、前記各ブロ
    ックは奇数番目のラインのハーフブロック及び偶数番目
    のラインのハーフブロックを有し、各マクロブロックに
    含まれた画素値がＯ（ｉ，ｊ）として表現され、ｉ及び
    ｊは前記マクロブロック内の画素の位置を各々表し、ｉ
    は１から（Ｍ１−１）までの正の整数からなり、ｊは１
    から（Ｍ２−１）までの正の整数からなり、Ｍ１は前記
    マクロブロックのラインに含まれた画素の個数を表し、
    Ｍ２は前記マクロブロックに含まれたラインの個数を表
    し、前記映像信号符号化システムはマクロブロック単位
    で前記映像信号を符号化する、前記算術ユニットが、 第１群の予め決められた方程式を計算して、第１組の値
    を求める計算ユニットであって、 前記第１組の値は前記映像信号の各ハーフブロックに含
    まれた画素値の二乗の和である第１値と、 各ブロックでの、前記映像信号と動き補償技法によって
    求められた予測映像信号との間の差値である、差分デー
    タに含まれた画素値の二乗の和である第２値と、 前記映像信号の各ハーフブロックに含まれた画素値の和
    である第３値と、 Σ［ｉ＝０、Ｍ１−１］Σ［ｊ＝０、Ｍ２−３］ ｛Ｏ（ｉ、ｊ）−Ｏ（ｉ、ｊ＋１）｝2 上記式のように定義される第４値と、 Σ［ｉ＝０、Ｍ１−１］Σ［ｊ＝０、Ｍ２−３］ ｛Ｏ（ｉ、ｊ）−Ｏ（ｉ、ｊ＋２）｝2 上記式のように定義される第５値とからなる、前記計算
    ユニットと、 前記制御シーケンス及び前記第１組の値に応じて、前記
    現在符号化されたマクロブロックの一連の番号及び予め
    決められた初期定数値に基づいた第２群の予め決められ
    た方程式を計算することによって、前記フレーム内の各
    マクロブロックに対して、前記インタ／イントラモー
    ド、前記フィールド／フレームＤＣＴモード、前記量子
    化パラメータを表す制御値の組を発生する処理手段とを
    含むことを特徴とする算術ユニット。
  22. 【請求項２２】 前記処理手段が、 第１組の入力値のうちから第１入力値を選択する第１入
    力手段と、 前記第１入力手段によって選択された前記第１入力から
    なる第２の組の入力値のうちから第２入力値を選択する
    第２入力手段と、 前記第１入力値及び前記第２入力値を各々格納する第１
    及び第２レジスターと、 前記第１入力値と前記第２入力値とを加算、減算、乗
    算、除算、及び比較して、加算結果、減算結果、乗算結
    果、除算結果、比較結果からなる計算結果を供給する計
    算手段と、 前記算結果のうちの何れか１つを選択する選択手段と、 前記選択された計算結果または前記第１入力値を前記第
    ２組の入力値のうちの何れか１つとして前記第２入力手
    段へまたは前記メモリ及び入出力ユニットへ供給する出
    力手段とを有することを特徴とする請求項２１に記載の
    算術ユニット。
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