JPH09204394A

JPH09204394A - データ転送制御装置

Info

Publication number: JPH09204394A
Application number: JP8011992A
Authority: JP
Inventors: Rikiya Okamoto; 力哉岡本; Yasuo Hirota; 泰生廣田; Wataru Kikuchi; 亘菊池; Masabumi Asano; 正文浅野; Seiji Inaba; 誠司稲葉; Yuichi Kaneko; 裕一金子; Masahiro Ueno; 正博上野; Atsushi Ito; 淳伊藤; Takashi Imazato; 孝志今里
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-01-26
Filing date: 1996-01-26
Publication date: 1997-08-05
Anticipated expiration: 2016-01-26
Also published as: JP3587609B2

Abstract

(57)【要約】【課題】それぞれＦＩＦＯメモリを介して接続される
複数のデータ処理手段の中から処理負荷の最も軽いデー
タ処理手段を確実に推定する。【解決手段】データ転送制御装置１は、それぞれＦＩ
ＦＯメモリ２ａ，２ｂ，…，２ｎを介して接続され同一
のデータ処理を実行する複数のデータ処理手段３ａ，３
ｂ，…，３ｎの中から処理負荷の軽いデータ処理手段を
選択し、該データ処理手段に対応するＦＩＦＯメモリに
処理されるべきデータを書き込むものであって、各ＦＩ
ＦＯメモリを介して転送されるデータの転送速度を検出
する転送速度検出手段１１と、前記転送速度検出手段に
よって検出された各転送速度を比較することにより処理
負荷の軽いデータ処理手段を判定する処理負荷比較判定
手段１２と、を具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、それぞれＦＩＦＯ
メモリを介して接続される複数のデータ処理手段の中か
ら処理負荷の軽いデータ処理手段を選択し、そのデータ
処理手段に対応するＦＩＦＯメモリに処理されるべきデ
ータを書き込むデータ転送制御装置に関する。

【０００２】

【従来の技術】従来より、非同期系のバッファメモリと
してＦＩＦＯメモリが広く使用されている。ここで、Ｆ
ＩＦＯとは、ファースト・イン・ファースト・アウト
（FirstIn First Out）の略である。すなわち、ＦＩＦ
Ｏメモリとは、最初に入ったデータが最初に出てくるメ
モリのことであり、入力と出力との２ポートを持ち、そ
れぞれ非同期に動作させることができるので、非同期に
動作する２つの装置間にバッファとして設けられること
が多い。

【０００３】その場合、データの送り側（マスタ）のデ
ータ転送速度とデータの受け側（スレーブ）のデータ転
送速度とは一般的に異なるため、マスタはＦＩＦＯメモ
リ内のデータの溜まり具合を確認しながらデータを転送
する。そして、１つのマスタに対して複数のスレーブが
接続される場合、データの溜まり具合が最も低いＦＩＦ
Ｏメモリに接続されるスレーブが、最も処理負荷の軽い
スレーブ、すなわちこれから転送するデータを最も早く
処理するスレーブであると推定し、そのようなＦＩＦＯ
メモリを選んでデータを転送することになる。

【０００４】一般的に、ＦＩＦＯメモリにおけるデータ
の溜まり具合を知る方法は、ハーフフルフラグを用いる
方法である。ハーフフルフラグとは、ＦＩＦＯメモリ内
のデータの量がその容量の半分以上になるとアサートさ
れるフラグのことであり、上記の方法は、ハーフフルフ
ラグがアサートされていないＦＩＦＯメモリを選択して
データを転送することにより、処理負荷を複数のスレー
ブで分散させて全体の処理速度を上げる方法である。さ
らに、フラグがアサートされるためのしきい値となるデ
ータ量を任意に設定することができるＦＩＦＯメモリも
存在する。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
たフラグによる方法は、データの処理速度を最大限に追
求したものではない。すなわち、この方法の問題点は、
ハーフフルフラグはある時点でのデータの溜まり具合を
示しているだけで（すなわち静的なものである）必ずし
も最も負荷の軽いスレーブを示しているとは限らない、
ということである。つまり、現時点では残っているデー
タ量が最も少ないものでも処理速度が遅ければデータの
減り具合が少なくなり、結果としてこれから転送するデ
ータが処理されるまでには多く時間が必要になるかもし
れないということである。処理負荷を分散させて全体の
処理速度を上げるためには、これから処理されるデータ
の処理速度を推定し、処理速度の最も速い、すなわち処
理負荷の最も軽いスレーブを選び出さなければならな
い。

【０００６】かかる実情に鑑み、本発明の目的は、それ
ぞれＦＩＦＯメモリを介して接続される複数のデータ処
理手段の中から処理負荷の最も軽いデータ処理手段を確
実に推定することができるデータ転送制御装置を提供す
ることにある。

【０００７】

【課題を解決するための手段】本発明は、ＦＩＦＯメモ
リに接続されたスレーブの処理負荷の程度をより確実に
推定するためにＦＩＦＯを通過していくデータの速度
（言わばデータの「流量」とでも呼ぶべき動的なもので
ある）を検出する、という基本的着想に基づき、以下に
記載されるような技術構成を採用することにより、上記
目的を達成するものである。

【０００８】図１は、本発明に係るデータ転送制御装置
の基本的構成を示す図である。同図において、データ転
送制御装置１は、それぞれＦＩＦＯメモリ２ａ，２ｂ，
…，２ｎを介して接続され同一のデータ処理を実行する
複数のデータ処理手段３ａ，３ｂ，…，３ｎの中から処
理負荷の軽いデータ処理手段を選択し、そのデータ処理
手段に対応するＦＩＦＯメモリに処理されるべきデータ
を書き込む装置である。そして、データ転送制御装置１
は、各ＦＩＦＯメモリを介して転送されるデータの転送
速度を検出する転送速度検出手段１１と、その転送速度
検出手段によって検出された各転送速度を比較すること
により処理負荷の軽いデータ処理手段を判定する処理負
荷比較判定手段１２と、を具備する。

【０００９】なお、転送速度検出手段１１は、ＦＩＦＯ
メモリ２ａ，２ｂ，…，２ｎからデータ処理手段３ａ，
３ｂ，…，３ｎへ所定量のデータが転送されるのに要す
る時間の最大値又は最小値に基づいて転送速度を検出す
る。

【００１０】または、転送速度検出手段１１は、所定時
間内にＦＩＦＯメモリ２ａ，２ｂ，…，２ｎからデータ
処理手段３ａ，３ｂ，…，３ｎへ転送されるデータの量
に基づいて転送速度を検出する。

【００１１】または、転送速度検出手段１１は、ＦＩＦ
Ｏメモリ２ａ，２ｂ，…，２ｎに格納されたデータの量
を表すポインタの時間的変化に基づいて転送速度を検出
する。

【００１２】

【発明の実施の形態】以下、添付図面を参照して本発明
の実施形態について説明する。

【００１３】図２は、本発明の実施例に係るデータ転送
制御装置を備えたデータ処理システムの構成を示すブロ
ック図である。このシステムは、画像処理に係るもので
あり、リードオンリメモリ（ＲＯＭ）２１に格納された
プログラムに従って動作する主制御用中央処理装置（メ
インＣＰＵ）２０は、画像データを格納するランダムア
クセスメモリ（ＲＡＭ）２２から画像データを取り込
み、それぞれ画像処理専用プロセッサ（ＧＰ）５０ａ，
…，５０ｄ（これらの任意の１つを符号５０で表す）に
接続された複数のＦＩＦＯメモリ４０ａ，…，４０ｄ
（これらの任意の１つを符号４０で表す）のうちのいず
れかに転送する。その際、最も処理負荷の軽い画像処理
専用プロセッサ（ＧＰ）を選択するために、ＦＩＦＯメ
モリ４０ａ，…，４０ｄに対応して転送速度検出回路３
０ａ，…，３０ｄ（これらの任意の１つを符号３０で表
す）が設けられている。各画像処理専用プロセッサ（Ｇ
Ｐ）５０は、対応するＦＩＦＯメモリ４０からデータを
読み出し、当該データに拡大・縮小、回転、色付け等の
加工処理を施した後、フレームバッファ６０に書き込
む。フレームバッファ６０に格納されたデータは、ディ
スプレイ７０に表示される。

【００１４】図３は、ＦＩＦＯメモリ４０のインタフェ
ース信号を例示する図である。同図において、ライトイ
ネーブル信号／ＷＥＮ（なお、負論理（ロウ・アクティ
ブ）信号は、図面ではオーバライン付きの信号名として
表されているが、本明細書では頭に“／”が付された信
号名として表される）は、ＦＩＦＯメモリ４０へデータ
を書き込むための制御信号であり、一方、リードイネー
ブル信号／ＲＥＮは、ＦＩＦＯメモリ４０からデータを
読み出すための制御信号である。また、ＦＩＦＯエンプ
ティフラグ／ＥＦは、ＦＩＦＯメモリ４０にデータが存
在しない場合にアクティブとなる信号である。なお、ポ
インタ信号ＰＴＲ（複数ライン）は、ＦＩＦＯメモリ４
０に現在格納されているデータ数を表すものであり、特
に、ＦＩＦＯメモリを通常のＲＡＭと外付け回路とによ
り実現する場合に利用可能な信号である。

【００１５】そして、転送速度検出回路３０は、ＦＩＦ
Ｏメモリ４０のインタフェース信号を監視することによ
りＦＩＦＯメモリ４０を介して転送されるデータの転送
速度を検出するものである。以下、かかる転送速度検出
回路３０の具体的実施例について詳細に説明する。

【００１６】第１〜４実施例は、ＦＩＦＯメモリ４０か
ら画像処理専用プロセッサ５０へ所定量のデータが転送
されるのに要する時間に基づいて転送速度を検出するも
のである。詳細には、まず、第１実施例は、１回の転送
時間を監視し、所定時間内におけるその転送時間の最大
値を検出することにより、転送速度の比較をしようとす
るものである。図４は、そのような第１実施例に係る転
送速度検出回路３０の論理回路図であり、また、図５
は、その動作を説明するためのタイムチャートである。
以後説明する論理回路は、全て、図５に示される基本ク
ロックＳＣＬＫにより動作する。また、基本クロックＳ
ＣＬＫが入力されるカウンタ（ＣＮＴ）及びフリップフ
ロップ（ＦＦ）は、ＳＣＬＫの立ち上がりエッジで変化
する。

【００１７】図４において、リードイネーブル信号／Ｒ
ＥＮ又はＦＩＦＯエンプティフラグ／ＥＦがアクティブ
のとき、ＮＯＲゲート１０２を介してカウンタ１０４の
ロード端子／ＬＤへの入力がアクティブとなるため、カ
ウンタ１０４は、データ端子Ｄに入力されるロウ固定信
号／ＬＯＷをＳＣＬＫに同期して取り込み、零にイニシ
ャライズされる。そして、ロード端子／ＬＤへの入力が
インアクティブのときには、カウンタ１０４は、ＳＣＬ
Ｋに同期してそのカウンタ出力Ｑをカウントアップす
る。そのカウントアップを有効とするためのイネーブル
端子／ＥＮには、キャリアウト端子／ＣＯをインバータ
１０６により反転した信号が印加されるため、カウンタ
最大値までカウントアップされたときにホールドされる
こととなる。従って、カウンタ１０２は、図５に示され
るように、／ＲＥＮがアクティブとなってから次にアク
ティブとなるまでのＳＣＬＫをカウントし、その出力端
子Ｑには１回の転送時間に相当するカウント値ＴＴが表
れる。なお、／ＥＦがアクティブのときにカウンタ１０
２を零に固定するのは、ＦＩＦＯメモリが空のときには
／ＲＥＮが発生しないため、カウントアップを抑止する
必要があるからである。

【００１８】また、リードイネーブル信号／ＲＥＮがア
クティブとなるときには、ＦＦ１１４がセットされる。
セットされるデータは、ＡＮＤゲート１１２を介して入
力されるマルチプレクサ１１０の出力である。マルチプ
レクサ１１０は、その選択端子Ｓに入力される信号がロ
ウ（０）のとき、入力端子０に入力されるカウンタ１０
４の出力値すなわち今回の転送時間ＴＴを出力し、一
方、その選択端子Ｓに入力される信号がハイ（１）のと
き、入力端子１に入力される、ＦＦ１１４の出力端子Ｑ
からのデータを出力する。そして、マルチプレクサ１１
０の選択端子Ｓには、コンパレータ１０８の出力信号Ｓ
ＥＬが入力される。コンパレータ１０８は、入力端子Ａ
及びＢに入力される信号を比較し、その結果を表す信号
を出力する。同図に示される場合、“Ａ≦Ｂ”出力がＳ
ＥＬ信号とされており、Ａ入力にはカウンタ１０４の出
力値が入力され、一方、Ｂ入力にはＦＦ１１４の出力端
子Ｑからの出力値が入力されている。その結果、図５に
示されるように、ＦＦ１１４には、１回の転送時間の最
大値ＴＴＭＸが保持される。

【００１９】そして、カウンタ１１６の入力端子Ｄ及び
／ＥＮがロウ固定され、／ＬＤには出力／ＣＯが入力さ
れているため、カウンタ１１６は、図５に示されるよう
に、一定時間ごとにクリア信号／ＦＦＣＬＲを発生させ
るものとなる。従って、その一定時間ごとに／ＦＦＣＬ
Ｒがアクティブ（ロウ）となってＡＮＤゲート１１２に
入力されるため、ＦＦ１１４がクリアされる結果とな
る。図２に示されるメインＣＰＵ２０は、転送速度検出
回路３０ａ，…，３０ｄから、／ＦＦＣＬＲ発生前にＦ
Ｆ１１４の出力値ＴＴＭＸをそれぞれ取り込み、それら
を比較する。ＴＴＭＸが小さいほど転送速度が速く、画
像処理専用プロセッサ（ＧＰ）５０の処理負荷が軽いと
判断されるため、処理負荷比較判定手段としてのＣＰＵ
２０は、ＴＴＭＸが最も小さい転送速度検出回路３０に
対応するＦＩＦＯメモリ４０へ、次に処理されるべきデ
ータを転送する。

【００２０】以上が第１実施例の動作説明である。な
お、データ系ラインの信号数は、８本となっている。以
下の実施例で示される論理回路図においても同様の回路
記号が使用されており、それらの基本的動作は上述の説
明と同一である。

【００２１】次に、第２実施例について説明する。第２
実施例は、第１実施例と同様に１回の転送時間を監視す
るが、第１実施例とは異なり、一定時間内におけるその
転送時間の最小値を検出することにより、転送速度の比
較をしようとするものである。そのような第２実施例に
係る転送速度検出回路３０の構成は、図６に示される。
第１実施例の回路と相違する部分についてのみ説明する
と、まず、コンパレータ１０８ａの“Ａ≧Ｂ”出力がＳ
ＥＬ信号とされてマルチプレクサ１１０に入力されてい
る。その結果、ＦＦ１１４には１回の転送時間の最小値
ＴＴＭＮが保持される。また、図４のＡＮＤゲート１１
２に代えて図６ではＯＲゲート１１２ａが使用されてお
り、／ＦＦＣＬＲによりＦＦ１１４はオール１にイニシ
ャライズされる。第２実施例の場合も、ＴＴＭＮが小さ
いほど転送速度が速く、画像処理専用プロセッサ（Ｇ
Ｐ）５０の処理負荷が軽いと判断されるため、ＣＰＵ２
０は、最も小さいＴＴＭＮを出力する転送速度検出回路
３０に対応するＦＩＦＯメモリ４０へ、次に処理される
べきデータを転送する。

【００２２】次に、第３実施例について説明する。第１
及び第２実施例では、１回の転送時間に着目したが、こ
れでは特異なケースが発生した場合に不都合が生ずる。
そのため、１回の転送時間の平均値に着目した方がより
正確に転送速度を把握することが可能となる。１回の転
送時間の平均値を比較することは、所定回数の転送時間
を比較することと同じ結果を生ずる。そこで、第３実施
例では、所定回数の転送時間を監視し、所定時間内にお
いてその転送時間の最大値を検出する。

【００２３】図７は、そのような第３実施例に係る転送
速度検出回路３０の論理回路図である。カウンタ２０４
でカウントされる１回の転送時間は、加算回路２０８及
びＦＦ２１２により加算されていき、信号ＴＴＡとな
る。一方、カウンタ２２２の／ＥＮ端子には／ＲＥＮ信
号が入力されるため、カウンタ２２２は転送回数をカウ
ントするものとなり、所定回数の転送が実行されると、
その／ＣＯ端子より信号／ＦＦＳＥＴが出力される。／
ＦＦＳＥＴが出力されると、ＦＦ２２０がセットされ
る。その際、コンパレータ２１４及びマルチプレクサ２
１６の作用により、ＦＦ２２０には所定回転送時間ＴＴ
Ａの最大値ＴＴＡＭＸが保持される結果となる。さら
に、所定時間を経過すると、カウンタ２２４から／ＦＦ
ＣＬＲが出力されて回路全体がイニシャライズされる。
ＴＴＡＭＸが小さいほど転送速度が速く処理負荷が軽い
と判断されるため、ＣＰＵ２０は、最も小さいＴＴＡＭ
Ｘを出力する転送速度検出回路３０に対応するＦＩＦＯ
メモリ４０へ、次に処理されるべきデータを転送する。

【００２４】次に、第４実施例について説明する。第３
実施例では所定回転送時間の所定時間内最大値を検出し
たが、第４実施例は、最大値に代えて最小値を検出しよ
うというものである。第４実施例に係る回路図は図８に
示される。第３実施例の回路（図７）と相違する部分に
ついてのみ説明すると、まず、コンパレータ２１４ａの
“Ａ≧Ｂ”出力がＳＥＬ信号とされてマルチプレクサ２
１６に入力されている。その結果、ＦＦ２２０には所定
回転送時間ＴＴＡの最小値ＴＴＡＭＮが保持される。ま
た、図７のＡＮＤゲート２１８に代えて図８ではＯＲゲ
ート２１８ａが使用されており、／ＦＦＣＬＲによりＦ
Ｆ２２０はオール１にイニシャライズされる。第４実施
例の場合も、ＴＴＡＭＮが小さいほど転送速度が速く処
理負荷が軽いと判断されるため、ＣＰＵ２０は、ＴＴＡ
ＭＮが最も小さい転送速度検出回路３０に対応するＦＩ
ＦＯメモリ４０へ、次に処理されるべきデータを転送す
る。

【００２５】次に、第５実施例について説明する。第１
〜第４実施例は、所定量データ転送の所要時間を検出す
るものであったが、第５実施例は、その逆に、所定時間
内のデータ転送量を検出するものである。すなわち、第
５実施例では、所定時間内にＦＩＦＯメモリ４０から画
像処理専用プロセッサ５０へ転送されるデータの量に基
づいて転送速度が検出される。

【００２６】図９は、そのような第５実施例に係る転送
速度検出回路３０の論理回路図であり、また、図１０
は、その動作を説明するためのタイムチャートである。
カウンタ３０４の／ＥＮ端子には／ＲＥＮ信号がＮＡＮ
Ｄゲート３０２を介して入力され、カウンタ３０４は転
送回数をカウントする。カウンタ３０４の出力端子Ｑか
らは、図１０に示されるような転送回数ＴＣＵＰが出力
される。なお、カウンタ３０４のキャリアウト／ＣＯが
アクティブとなると、ＮＡＮＤゲート３０２はＡＮＤが
不成立となり、カウンタ３０４は最大値を保持する。一
方、カウンタ３０６は、一定時間を計測すると、その／
ＣＯ端子からの／ＣＮＴＳＥＴ信号をアクティブとす
る。この／ＣＮＴＳＥＴ信号によりＦＦ３０８に前記し
たＴＣＵＰがセットされる。従って、ＦＦ３０８の出力
信号ＴＣＮＴは、図１０に示されるように、一定時間内
の転送回数を表している。第５実施例の場合、ＴＣＮＴ
が大きいほど転送速度が速く処理負荷が軽いと判断され
るため、ＣＰＵ２０は、最も大きいＴＣＮＴを出力する
転送速度検出回路３０に対応するＦＩＦＯメモリ４０
へ、次に処理されるべきデータを転送する。

【００２７】第６実施例以降は、ＦＩＦＯメモリ４０に
格納されたデータの量を表すポインタ信号ＰＴＲ（図
３）を監視し、その時間的変化に基づいて転送速度を検
出しようというものである。まず、第６実施例では、第
１の所定時間内にＰＴＲが所定値ＣＨ以上であった時間
ＰＨＴを監視し、第２の所定時間内におけるそのＰＨＴ
の最大値ＰＨＴＭＸを検出する。図１１は、そのような
第６実施例に係る転送速度検出回路３０の論理回路図で
あり、また、図１２は、その動作を説明するためのタイ
ムチャートである。

【００２８】カウンタ４０６は、図１２に示されるよう
に、カウンタ４１６からの出力信号／ＦＦＳＥＴがアク
ティブとなる周期内においてＰＴＲ≧ＣＨを満足する時
間ＰＨＴを計測するものである。そして、カウンタ４１
８が／ＦＦＣＬＲ信号をアクティブとするまでの時間内
におけるＰＨＴの最大値ＰＨＴＭＸが、ＦＦ４１４に保
持される。このＰＨＴＭＸが小さいほど転送速度が速く
処理負荷が軽いと判断されるため、ＣＰＵ２０は、最も
小さいＰＨＴＭＸを出力する転送速度検出回路３０に対
応するＦＩＦＯメモリ４０へ、次に処理されるべきデー
タを転送する。なお、比較基準値ＣＨを可変に設定する
ことができるようにし、各転送速度検出回路３０ａ〜３
０ｄより得られたＰＨＴＭＸの平均値を次回のＣＨとす
るようにすれば、より正確な判定が可能となる。

【００２９】次に、第７実施例について説明する。第７
実施例では、第１の所定時間内にＰＴＲが所定値ＣＨ以
上であった時間ＰＨＴを監視し、第２の所定時間内にお
けるそのＰＨＴの最小値ＰＨＴＭＮを検出する。第７実
施例に係る転送速度検出回路３０は、図１３に示され
る。第６実施例の回路（図１１）と相違する部分は、コ
ンパレータ４０８ａ及びゲート４１２ａのみである。第
７実施例の場合も、ＰＨＴＭＮが小さいほど転送速度が
速く処理負荷が軽いと判断されるため、ＣＰＵ２０は、
最も小さいＰＨＴＭＮを出力する転送速度検出回路３０
に対応するＦＩＦＯメモリ４０へ、次に処理されるべき
データを転送する。

【００３０】次に、第８実施例について説明する。第８
実施例では、第１の所定時間内にＰＴＲが所定値ＣＬ以
下であった時間ＰＬＴを監視し、第２の所定時間内にお
けるそのＰＬＴの最大値ＰＬＴＭＸを検出する。第８実
施例に係る転送速度検出回路３０は、図１４に示され
る。第６実施例の回路（図１１）と相違する部分は、コ
ンパレータ４０２ａのみである。第８実施例の場合、Ｐ
ＬＴＭＸが大きいほど転送速度が速く処理負荷が軽いと
判断されるため、ＣＰＵ２０は、最も大きいＰＬＴＭＸ
を出力する転送速度検出回路３０に対応するＦＩＦＯメ
モリ４０へ、次に処理されるべきデータを転送する。な
お、比較基準値ＣＬを可変に設定することができるよう
にし、各転送速度検出回路３０ａ〜３０ｄより得られた
ＰＬＴＭＸの平均値を次回のＣＨとするようにすれば、
より正確な判定が可能となる。

【００３１】次に、第９実施例について説明する。第９
実施例では、第１の所定時間内にＰＴＲが所定値ＣＬ以
下であった時間ＰＬＴを監視し、第２の所定時間内にお
けるそのＰＬＴの最小値ＰＬＴＭＮを検出する。第９実
施例に係る転送速度検出回路３０は、図１５に示され
る。第７実施例の回路（図１３）と相違する部分は、コ
ンパレータ４０２ａのみである。第９実施例の場合、Ｐ
ＬＴＭＮが大きいほど転送速度が速く処理負荷が軽いと
判断されるため、ＣＰＵ２０は、最も大きいＰＬＴＭＮ
を出力する転送速度検出回路３０に対応するＦＩＦＯメ
モリ４０へ、次に処理されるべきデータを転送する。

【００３２】次に、第６〜第９実施例をそれぞれ改良し
た第１０〜第１３実施例について説明する。第６〜第９
実施例は、所定時間内にＰＴＲが所定値ＣＨ以上又はＣ
Ｌ以下であった時間ＰＨＴ又はＰＬＴを監視し、更なる
所定時間内におけるそのＰＨＴ又はＰＬＴの最大値又は
最小値ＰＨＴＭＸ、ＰＨＴＭＮ、ＰＬＴＭＸ、又はＰＬ
ＴＭＮをそれぞれ検出するものであったが、第１０〜第
１３実施例では、ＰＨＴ又はＰＬＴに代えて、ＰＨＴの
平均値又はＰＬＴの平均値を採用する。なお、平均値を
比較することは、和を比較することと同等であるため、
ＰＨＴの和又はＰＬＴの和を採用する。

【００３３】すなわち、第６実施例（図１１）を改良し
た第１０実施例は、第１の所定時間内にＰＴＲが所定値
ＣＨ以上であった時間ＰＨＴを監視し、第２の所定時間
内にわたってそのＰＨＴの和ＰＨＴＡを求め、第３の所
定時間内におけるそのＰＨＴＡの最大値ＰＨＴＡＭＸを
検出するものである。第１０実施例に係る転送速度検出
回路３０は、図１６に示される。同図において、第１、
第２、及び第３の所定時間は、カウンタ５０２、５０
４、及び５０６にて計測される。さらに、図１１に対
し、ＰＨＴの和ＰＨＴＡを求めるために、加算回路５０
８、ＡＮＤゲート５１０、及びＦＦ５１２が追加されて
いる。回路動作は、これまでの説明より明らかであろ
う。

【００３４】同様に、第７実施例（図１３）を改良した
第１１実施例は、第１の所定時間内にＰＴＲが所定値Ｃ
Ｈ以上であった時間ＰＨＴを監視し、第２の所定時間内
にわたってそのＰＨＴの和ＰＨＴＡを求め、第３の所定
時間内におけるそのＰＨＴＡの最小値ＰＨＴＡＭＮを検
出するものであり、その転送速度検出回路３０は、図１
７に示される。また、第８実施例（図１４）を改良した
第１２実施例は、第１の所定時間内にＰＴＲが所定値Ｃ
Ｌ以下であった時間ＰＬＴを監視し、第２の所定時間内
にわたってそのＰＬＴの和ＰＬＴＡを求め、第３の所定
時間内におけるそのＰＬＴＡの最大値ＰＬＴＡＭＸを検
出するものであり、その転送速度検出回路３０は、図１
８に示される。また、第９実施例（図１５）を改良した
第１３実施例は、第１の所定時間内にＰＴＲが所定値Ｃ
Ｌ以下であった時間ＰＬＴを監視し、第２の所定時間内
にわたってそのＰＬＴの和ＰＬＴＡを求め、第３の所定
時間内におけるそのＰＬＴＡの最小値ＰＬＴＡＭＮを検
出するものであり、その転送速度検出回路３０は、図１
９に示される。

【００３５】次に、第１４実施例について説明する。第
１４実施例は、ＦＩＦＯメモリ４０に格納されたデータ
の量を表すポインタ信号ＰＴＲの、所定時間内における
最大値ＰＭＸと最小値ＰＭＮとの差すなわち変動幅ＰＤ
に基づいて転送速度を検出するものである。そのための
転送速度検出回路３０は、図２０に示される。同図にお
いて、カウンタ６２２は、その所定時間を計測するもの
である。また、コンパレータ６０２、マルチプレクサ６
０４、ゲート６０６、及びＦＦ６０８は、ＰＴＲの最大
値ＰＭＸを検出するものであり、一方、コンパレータ６
１２、マルチプレクサ６１４、ゲート６１６、及びＦＦ
６１８は、ＰＴＲの最小値ＰＭＮを検出するものであ
る。減算回路（補数回路と加算回路とにより構成され
る）６２０は、ＰＭＸとＰＭＮとからポインタの変動幅
ＰＤを出力する。このＰＤが大きいほど転送速度が速く
処理負荷が軽いと判断されるため、ＣＰＵ２０は、最も
大きいＰＤを出力する転送速度検出回路３０に対応する
ＦＩＦＯメモリ４０へ、次に処理されるべきデータを転
送する。

【００３６】次に、第１４実施例（図２０）を変形した
第１５実施例について説明する。すなわち、第１５実施
例は、第１の所定時間内においてポインタＰＴＲの最大
値ＰＭＸと最小値ＰＭＮとの差（変動幅）ＰＤを監視
し、第２の所定時間内にわたってそのＰＤの最大値ＰＤ
ＭＸを検出するものである。そのための転送速度検出回
路３０は、図２１に示される。図２０との相違点につい
て説明すると、第２の所定を計測するカウンタ６２４が
追加され、さらにＰＤの最大値ＰＤＭＸを検出するため
に、コンパレータ６２６、マルチプレクサ６０８、ＡＮ
Ｄゲート６３０、及びＦＦ６３２が追加されている。こ
のＰＤＭＸが大きいほど転送速度が速く処理負荷が軽い
と判断されるため、ＣＰＵ２０は、最も大きいＰＤＭＸ
を出力する転送速度検出回路３０に対応するＦＩＦＯメ
モリ４０へ、次に処理されるべきデータを転送する。

【００３７】同様に、第１６実施例は第１４実施例（図
２０）を変形したもので、第１の所定時間内においてポ
インタＰＴＲの最大値ＰＭＸと最小値ＰＭＮとの差（変
動幅）ＰＤを監視し、第２の所定時間内にわたってその
ＰＤの最小値ＰＤＭＮを検出するものである。そのため
の転送速度検出回路３０は、図２２に示される。第１５
実施例（図２１）との相違点は、コンパレータ６２６ａ
及びＯＲゲート６３０ａのみである。この場合も、ＰＤ
ＭＮが大きいほど転送速度が速く処理負荷が軽いと判断
されるため、ＣＰＵ２０は、最も大きいＰＤＭＮを出力
する転送速度検出回路３０に対応するＦＩＦＯメモリ４
０へ、次に処理されるべきデータを転送する。

【００３８】最後に、やはり第１４実施例（図２０）を
改良した第１７実施例について説明する。すなわち、第
１５実施例は、第１の所定時間内においてポインタＰＴ
Ｒの最大値ＰＭＸと最小値ＰＭＮとの差（変動幅）ＰＤ
を監視し、第２の所定時間内にわたってそのＰＤの平均
値（実際には和）ＰＤＡを検出するものである。そのた
めの転送速度検出回路３０は、図２３に示される。同図
において、カウンタ７２２はその第１の所定時間を計測
し、カウンタ７２４はその第２の所定時間を計測する。
そして、加算回路７２６、ゲート７１８、及びＦＦ７３
０は、ＰＤの加算値ＰＤＡを算出するためのものであ
る。その他は、図２０と同じである。やはり、この場合
も、このＰＤＡが大きいほど転送速度が速く処理負荷が
軽いと判断されるため、ＣＰＵ２０は、最も大きいＰＤ
Ａを出力する転送速度検出回路３０に対応するＦＩＦＯ
メモリ４０へ、次に処理されるべきデータを転送する。

【００３９】以上、本発明の実施例について述べてきた
が、もちろん本発明はこれに限定されるものではなく、
様々な実施例を案出することは当業者にとって容易なこ
とである。例えば、上述の実施例では、各転送速度検出
回路３０ａ〜３０ｄの出力値の比較判定は柔軟性の観点
からＣＰＵ２０によりなされたが、ＣＰＵの負荷軽減の
観点から布線論理（ワイヤード・ロジック）によって実
現することももちろん可能である。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
それぞれＦＩＦＯメモリを介して接続される複数のデー
タ処理手段の中から処理負荷の最も軽いデータ処理手段
を確実に推定することができるデータ転送制御装置が提
供される。従って、本発明は、より精度の高い負荷分散
を図ることにより、データ処理システム全体の処理速度
を向上させるものである。

【図面の簡単な説明】

【図１】本発明に係るデータ転送制御装置の基本的構成
を示す図である。

【図２】本発明の実施例に係るデータ転送制御装置を備
えたデータ処理システムの構成を示すブロック図であ
る。

【図３】ＦＩＦＯメモリのインタフェース信号を例示す
る図である。

【図４】第１実施例に係る転送速度検出回路の論理回路
図である。

【図５】図４に示される論理回路の動作を説明するため
のタイムチャートである。

【図６】第２実施例に係る転送速度検出回路の論理回路
図である。

【図７】第３実施例に係る転送速度検出回路の論理回路
図である。

【図８】第４実施例に係る転送速度検出回路の論理回路
図である。

【図９】第５実施例に係る転送速度検出回路の論理回路
図である。

【図１０】図９に示される論理回路の動作を説明するた
めのタイムチャートである。

【図１１】第６実施例に係る転送速度検出回路の論理回
路図である。

【図１２】図１１に示される論理回路の動作を説明する
ためのタイムチャートである。

【図１３】第７実施例に係る転送速度検出回路の論理回
路図である。

【図１４】第８実施例に係る転送速度検出回路の論理回
路図である。

【図１５】第９実施例に係る転送速度検出回路の論理回
路図である。

【図１６】第１０実施例に係る転送速度検出回路の論理
回路図である。

【図１７】第１１実施例に係る転送速度検出回路の論理
回路図である。

【図１８】第１２実施例に係る転送速度検出回路の論理
回路図である。

【図１９】第１３実施例に係る転送速度検出回路の論理
回路図である。

【図２０】第１４実施例に係る転送速度検出回路の論理
回路図である。

【図２１】第１５実施例に係る転送速度検出回路の論理
回路図である。

【図２２】第１６実施例に係る転送速度検出回路の論理
回路図である。

【図２３】第１７実施例に係る転送速度検出回路の論理
回路図である。

【符号の説明】

１…データ転送制御装置１１…転送速度検出手段１２…処理負荷比較判定手段２ａ，２ｂ，〜，２ｎ…ＦＩＦＯメモリ３ａ，３ｂ，〜，３ｎ…データ処理手段２０…メインＣＰＵ２１…ＲＯＭ２２…ＲＡＭ３０ａ，３０ｂ，３０ｃ，３０ｄ…転送速度検出回路４０ａ，４０ｂ，４０ｃ，４０ｄ…ＦＩＦＯメモリ５０ａ，５０ｂ，５０ｃ，５０ｄ…画像処理専用プロセ
ッサ６０…フレームバッファ７０…ディスプレイ

───────────────────────────────────────────────────── フロントページの続き (72)発明者菊池亘神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者浅野正文神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者稲葉誠司神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者金子裕一神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者上野正博神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者伊藤淳神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者今里孝志神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】それぞれＦＩＦＯメモリを介して接続さ
れ同一のデータ処理を実行する複数のデータ処理手段の
中から処理負荷の軽いデータ処理手段を選択し、該デー
タ処理手段に対応するＦＩＦＯメモリに処理されるべき
データを書き込むデータ転送制御装置であって、各ＦＩＦＯメモリを介して転送されるデータの転送速度
を検出する転送速度検出手段と、前記転送速度検出手段によって検出された各転送速度を
比較することにより処理負荷の軽いデータ処理手段を判
定する処理負荷比較判定手段と、を具備するデータ転送制御装置。
【請求項２】前記転送速度検出手段は、ＦＩＦＯメモ
リからデータ処理手段へ所定量のデータが転送されるの
に要する時間の最大値又は最小値に基づいて転送速度を
検出するものである、請求項１に記載のデータ転送制御
装置。
【請求項３】前記転送速度検出手段は、所定時間内に
ＦＩＦＯメモリからデータ処理手段へ転送されるデータ
の量に基づいて転送速度を検出するものである、請求項
１に記載のデータ転送制御装置。
【請求項４】前記転送速度検出手段は、ＦＩＦＯメモ
リに格納されたデータの量を表すポインタの時間的変化
に基づいて転送速度を検出するものである、請求項１に
記載のデータ転送制御装置。
【請求項５】前記転送速度検出手段は、所定時間内に
おいて前記ポインタが所定値以上又は所定値以下となっ
た時間に基づいて転送速度を検出するものである、請求
項４に記載のデータ転送制御装置。
【請求項６】前記転送速度検出手段は、所定時間内に
おける前記ポインタの変動幅に基づいて転送速度を検出
するものである、請求項４に記載のデータ転送制御装
置。