JPH09204409A - ロック転送制御方式 - Google Patents

Abstract

(57)【要約】 【課題】本発明は各プロセッサがインターロック転送を
行うローカルバスを経て接続されたバスインタフェース
回路を介してスプリット転送を行うシステムバスに接続
されるマルチプロセッサシステムにおけるロック転送制
御方式に関し，ローカルバスのロック転送実行中にその
転送が一時中断した時にシステムバスがスタックしない
ようにすることを目的とする。 【解決手段】バスインタフェース回路の送信制御部に，
ローカルバスからシステムバスへのアクセス時にロック
転送要求を表す信号とシステムバスの使用許可を表す信
号によりシステムバスへシステムバスロック信号を発生
するシステムバスロック信号発生部を備え，ローカルバ
スのアクセスの中断によるロック信号のオフを検出して
も，マスク信号発生部からシステムバスロック信号の中
断を抑止する信号を発生してアクセスを再開した時にも
システムバスロックが出力されるよう構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はローカルバスがイン
ターロック転送方式でシステムバスがタイムスプリット
バスに接続されているバスインタフェース制御回路に用
いられるロック転送制御方式に関する。

【０００２】ローカルバスがインターロック転送方式
で，システムバスがタイムスプリット方式のマルチプロ
セッサシステムバスのバスインタフェース制御回路にお
いて，ローカルバスからのロック転送実行中にその転送
が一時中断したり，中断後の再送アクセスがエラーにな
ると，ロック信号の状態をシステムバスに的確に通知し
てシステムバスがスタックしないようにすることが望ま
れている。

【０００３】

【従来の技術】各マイクロプロセッサがローカルバスを
経て接続されたバスインタフェース回路（ＢＩＦ）を介
してシステムバスに接続されるマルチプロセッサシステ
ムにおけるロック転送方式について，本発明と同一の出
願人により先に提案したロック転送方式（特開平４−２
０５２４７号公報参照）があり，その方式の前提となる
ロック転送の技術及び提案された技術について説明す
る。

【０００４】図７はマルチプロセッサシステムの構成
例，図８は処理装置の構成例，図９は従来のシステム構
成である。マルチプロセッサシステムは，図７に示すよ
うにシステムバス（ＳＢで表示）に多数の処理装置と複
数の共通メモリ（ＣＭ１〜ＣＭｎで表示）及びシステム
バスの使用権を調停するバスアービタ（ＢＡ）が接続さ
れ，各処理装置が共通メモリにアクセスする場合はバス
アービタに使用権を要求する信号を発生し，バスアービ
タから許可信号を得るとシステムバスの使用権が得られ
て共通メモリにアクセスすることができる。このシステ
ムバスはタイムスプリット方式の転送を行うバスであ
り，バス使用権を得た装置がコマンドとアドレス（及び
データ）を転送するとシステムバスの使用権が直ちに他
の装置に対し与えられ，時分割でシステムバスを効率的
に利用することができる。

【０００５】各処理装置は，図８に示す処理装置の構成
例（番号ｎの処理装置の例）のような内部構成を備え，
プロセッサ（ＣＰＵで表示）とバスインタフェース回路
（ＢＩＦで表示）がローカルバス（ＬＢで表示）に接続
され，ローカルバス（ＬＢ）にローカルメモリ（ＬＭで
表示）が接続されている。ローカルバス（ＬＢ）の使用
権の調停はローカルバスアービタ（ＬＢＡで表示）で行
い，バスマスタ（ＣＰＵ）またはバスインタフェース
（ＢＩＦ）はローカルバスの使用権を得てローカルメモ
リ（ＬＭ）にアクセスすることができる。このローカル
バスは，インターロック転送方式のバスであり，バスを
ロック状態にして転送が行われる。

【０００６】図９に従来のシステム構成を示す。この構
成は，上記図８に示す処理装置が２個と共通メモリＣＭ
１が１個で構成されたマルチプロセッサシステムの例で
ある。

【０００７】共通メモリを有するマルチプロセッサシス
テムでは，共通資源の保護のために排他制御を行う必要
があるが，その実現方法の一つとして，テストアンドセ
ット制御（Ｔ＆Ｓ制御）がある。これは，共通メモリの
一部をキーとして，共通資源の使用状態を格納してお
き，共通資源を使用する時はまずキーを読んで，使用中
の場合は共通資源を使用せず，未使用の場合は使用中と
書き込んだ後に使用する方法である。しかし，Ｔ＆Ｓ制
御において，キーの読み出しと書き込みの間に他のプロ
セッサ等がキーを読み出したり書き込んだりする可能性
があるので，Ｔ＆Ｓ制御中は，ロック転送状態として他
のプロセッサ等がキーに対しアクセスするのを制限する
方法をとることがある。このようなロック転送状態にお
けるアクセスをロック転送と呼ばれる。

【０００８】図９のシステムバスの動作手順は，次のよ
うに行われる。 プロセッサＣＰＵ１がシステムバスにアクセスする場
合，バス使用の要求信号ＲＥＱ１を発生する。

【０００９】ローカルバスアービタＬＢＡが要求を受
け付けると，ＣＰＵ１に許可信号ＧＲを発生し，ＣＰＵ
１がアドレス，データ（書き込みの場合）を送出し，Ｂ
ＩＦのバッファに設定し，ローカルバスアービタＬＢＡ
からバスアービタＢＡにシステムバスの要求ＲＥＱ１を
発生する。

【００１０】バスアービタＢＡから許容信号ＡＣＫが
返ってくると，ＬＢＡは要求信号ＲＥＱをネゲート（停
止）し，ＢＩＦからシステムバスにデータの転送を開始
し，データの転送期間はバスマスタ（バスの使用権を持
つ装置で，この場合はＢＩＦ）がシステムバス上に転送
開始信号ＳＢＳ（System Bus Start) を発生し，終了時
に転送終了信号ＣＰＴ(Complete)を発生して通知する。

【００１１】バスアービタＢＡは転送終了信号ＣＰＴ
を受信すると許容信号ＡＣＫをネゲートし，バス権の終
了を通知する。また，ローカルバスとシステムバスのイ
ンタフェースを行うバスインタフェース回路ＢＩＦでは
次のように動作する。

【００１２】ローカルバスの場合，上記したローカル
バスの使用要求信号ＲＥＱに対しローカルバスアービタ
ＬＢＡから許可信号ＧＲが発生すると，プロセッサＣＰ
Ｕは転送開始信号ＢＳと共にコマンド（データ）やアド
レスを出力する。

【００１３】バスインタフェース回路ＢＩＦは，転送
開始信号ＢＳを受信してコマンドを解読して，コマンド
に含まれる転送モードの表示が突き放しモードか，非突
き放しモードかを識別して，モードに対応して異なる動
作を行う。なお，突き放しモードは，ライトアクセス
（書き込み動作）のように，アドレスとデータをシステ
ムバスに送出することにより動作を完了させるモードで
あり，非突き放しモードはリードアクセス（読み出し動
作）のようにアドレスを送信した後，読み出しデータを
アンサとして受け取るまで完了させないモードである。
なお，コマンド及びアンサは転送開始信号ＳＢＳがアサ
ートされている間に転送される先頭のデータで，転送
元，転送先，アンサの要・不要（非突き放しモードか突
き放しモードの表示）及びコマンドかアンサかの表示を
含むフォーマットを備える。

【００１４】図１０は非突き放しモード時のバスインタ
フェース回路ＢＩＦの動作を示し，ライトアクセス時の
タイムチャートを示す。この場合は，ローカルバスの転
送開始信号ＢＳを受信した時，バスインタフェース回路
ＢＩＦは，システムバスに対し上述の手順で転送を行
い，アンサ待ちとなる。システムバスからアンサを受信
すると，アンサ待ち状態を解除し，ローカルバスＬＢの
受信完了信ＤＣ（Data Complete)をアサートして, 転送
処理を完了する。

【００１５】図１１は突き放しモード時のバスインタフ
ェース回路の動作を示す。この場合，ローカルバスの転
送開始信号ＢＳを受信するとバスインタフェース回路Ｂ
ＩＦは，直ちに受信完了信号ＤＣをアサートすると共に
システムバスへ前記手順によって転送する。この場合，
アンサ待ちを行わない。

【００１６】図１２は従来のバスインタフェース回路の
構成を示し，８０，８２，８３，８５はバッファ，８１
は送信用ＦＩＦＯメモリ，８４は受信用ＦＩＦＯメモ
リ，８６はローカルバスからの信号受信のための受信制
御部，８７，９０はＦＩＦＯ制御部，８８はシステムバ
スへの信号送信のための送信制御部，８９はシステムバ
スからの信号受信のための受信制御部，９１はローカル
バスへの信号送信のための送信制御部である。

【００１７】送信データは，ローカルバスからバッファ
８０，送信用ＦＩＦＯメモリ８１，バッファ８２を経て
システムバスに転送される。受信データはシステムバス
からバッファ８３，受信用ＦＩＦＯメモリ８４，バッフ
ァ８５を経てローカルバスへ送られる。受信制御部８６
はローカルバスからシステムバスへの送信データの受信
判定を行い，ＦＩＦＯ制御部８７はこの判定結果に基づ
いてバッファ８０のアドレスデータを送信用ＦＩＦＯメ
モリ８１に書き込む制御を行う。送信制御部８８は，Ｆ
ＩＦＯ制御部８７の制御による送信用ＦＩＦＯメモリ８
１への書き込みを検知すると，送信用ＦＩＦＯメモリ８
１に書き込まれたアドレス，データを読み出してバッフ
ァ８２を経てシステムバスへ送出する制御を行う。

【００１８】受信制御部８９はシステムバスから受信す
べきか否かを判定し，ＦＩＦＯ制御部９０はその判定結
果に基づいてバッファ８３のデータを受信用ＦＩＦＯメ
モリ８４に書き込む制御を行う。送信制御部９１は，受
信用ＦＩＦＯメモリ８４に書き込まれたデータを読み出
してバッファ８５を経てローカルバスへ送出する制御を
行う。

【００１９】図１３は受信制御部８６の構成を示す。受
信制御部８６は，ローカルバスから転送開始信号ＢＳを
受けると受信判定部８６ａから出力を発生し，入力アド
レス制御部８６ｂからＦＩＦＯ制御部８７に対し送信用
ＦＩＦＯメモリ８１のアドレスを更新する信号を発生
し，入力済表示制御部８６ｃから入力済の表示信号を発
生する。ＤＣ制御部８６ｄは，突き放しモードの時は直
ちにローカルバスへ受信完了信号ＤＣを発生し，アンサ
不要信号をＦＩＦＯ制御部８７に出力する。非突き放し
モードの場合は，ローカルバスへ直ちに出力せずアンサ
要信号をＦＩＦＯ制御部８７へ出力する。

【００２０】図１４はＦＩＦＯ制御部（図１５の８７）
の構成を示し，この構成により送信用ＦＩＦＯメモリ８
１の制御を行う。入力アドレス部８７ａは受信制御部８
６からの更新信号により送信用ＦＩＦＯメモリ８１の書
き込みアドレスを更新し，出力アドレス部８７ｂは送信
制御部８８からの更新信号で読み出しアドレスを更新す
る。キューバッファ(1) ８７ｃは入力アドレス部８７ａ
のアドレスに１を加えた値を保持し，キューバッファ
(2) ８７ｄは受信制御部８６からのアンサ要／不要（非
突き放し／突き放し）の情報を保持し，キューバッファ
(3) ８７ｅはローカルバスから入力されるロック信号
（ＬＯＣで表す），即ちローカルバスのロック状態を保
持する。キューバッファ(1) 〜(3) の書き込み，読み出
しは，入力済表示部８７ｆ，出力済表示部８７ｇのカウ
ンタ値により対応して行われる。

【００２１】動作を説明すると，受信制御部８６からの
入力アドレス更新信号により，送信用ＦＩＦＯメモリ８
１へライトイネーブル信号ＷＥをアサートし，入力アド
レス部８７ａを更新する。次にキューバッファ(1) 〜
(3) に指定の情報を記録し，入力済表示部８７ｆのカウ
ンタを＋１し入力済とする。入力済表示部８７ｆと出力
済表示部８７ｇのカウンタの不一致を不一致検出部８７
ｈで検出すると，送信制御部８８に送られる。送信制御
部８８は出力アドレス部８７ｂを制御して送信用ＦＩＦ
Ｏメモリ８１を読み出し，システムバスへデータを転送
させ，入力アドレスと出力アドレスの一致を一致検出部
８７ｉで検出すると停止し，出力済表示部８７ｇを更新
する。

【００２２】図１５は送信制御部８８の構成を示す。Ｆ
ＩＦＯ制御部８７の不一致検出部８７ｈからの不一致検
出信号によりＲＥＱ制御部８８ａからＲＥＱ信号がシス
テムバスへ発生し，システムバスを介してバスアービタ
ＢＡからＡＣＫ信号を受信すると，ＲＥＱ信号をネゲー
トし，転送を開始する。ＡＣＫ信号受信中は，このバス
インタフェース回路ＢＩＦがバスマスタであることを示
し，転送中表示部８８ｄはバッファ８２を開き，ＳＢＳ
制御部８８ｂから転送開始信号ＳＢＳを発生する。

【００２３】転送中，ＦＩＦＯ制御部８７の出力アドレ
ス部８７ｂを更新し送信用ＦＩＦＯメモリ８１からデー
タを読み出してシステムバスへ送る。上記ＦＩＦＯ制御
部（図１２）で出力アドレスと入力アドレスの一致が検
出されると，一致検出部８７ｉからの出力によりＣＰＴ
制御部８８ｃから転送出力信号ＣＰＴを発生して，シス
テムバスを終了させる。この時，ロック線制御部８８ｅ
はキューバッファ(3)にロック情報が記録されているの
で，システムバスのロック信号ＳＬＯＣをアサートして
いる。

【００２４】ロック線制御部８８ｅでは，ローカルバス
からロック転送（転送が終了するまでローカルバス及び
システムバスをロックすることにより，連続したアクセ
スを行って，バスアービタへのアクセスを繰り返すこと
による無駄を省く転送）を要求するローカルバスロック
信号（ＬＯＣで表す）は，ローカルバスのアクセスを受
信した後，システムバスへ転送してシステムロック信号
（ＳＬＯＣで表す）が出力され，システムバスのアクセ
スが完了した後，ローカルバスのロック状態が開放され
ると（ＬＯＣがネゲート），システムバスのロック転送
状態が開放される（ＳＬＯＣがネゲート）される。

【００２５】

【発明が解決しようとする課題】上記図８に示すシステ
ム構成におけるＴ＆Ｓの制御動作を図１６の問題点を説
明するタイムチャートを用いて説明する。この動作では
共通メモリＣＭ１とだけバスを介してアクセスする。

【００２６】Ｔ＆Ｓ制御を実行するため，ＣＰＵ１がロ
ーカルバスアービタＬＢＡ１にＲＥＱ１を出力してロー
カルバスの使用権を要求し，ＬＢＡ１がシステムバス使
用権を要求するＲＥＱ１を出力する（図１６のｃ）。Ｌ
ＢＡ１はローカルバスの使用権を許可し，ＧＲ１（図９
参照）を出力する。ＣＰＵ１は，これによりバスインタ
フェース回路ＢＩＦ１にリードコマンドを発行し（図１
６のａ），ローカルバスロック転送信号ＬＯＣを発生す
る（同ｂ）。この時同時にＣＰＵ２が，他の処理装置内
のローカルメモリＬＭ１にアクセスするためにローカル
バスアービタＬＢＡ２にＲＥＱ２を出力してローカルバ
スの使用権を要求した場合，ＬＢＡ２はシステムバス使
用権を要求するＲＥＱ２を出力する（図１６のｄ）。Ｌ
ＢＡ２はローカルバスの使用権を許可してＧＲ２（図９
参照）を出力する。ＣＰＵ２がバスインタフェースＢＩ
Ｆ２にライトコマンドを発行すると，システムバスアー
ビタＢＡは両方からの要求を受信することになるが，Ｒ
ＥＱ２の出力の方がＲＥＱ１より速い場合以下のように
動作する。

【００２７】バスアービタＢＡは，ＲＥＱ２の要求を受
付け，許可信号ＡＣＫ２を出力する（図１６のｅ）。こ
れを受けてバスインタフェース回路ＢＩＦ２は，システ
ムバス開始信号ＳＢＳ（図１６のｆ）を発生してローカ
ルバスからのライトコマンドをシステムバスへ送信する
（図１６の）。送信が完了すると送信先ＢＩＦ１から
送信完了信号ＣＰＴがシステムバスに送信され（図１６
のｇ），ＡＣＫ２の出力が停止する。バスインタフェー
ス回路ＢＩＦ１は，システムバスを介してバスインタフ
ェース回路ＢＩＦ２からのコマンド（ローカルメモリＬ
Ｍ１へのアクセス）を受信する。システムバスのコマン
ド転送が完了したので，バスアービタＢＡはバスインタ
フェース回路ＢＩＦ１からのＲＥＱ１の要求を許可し，
ＡＣＫ１を出力する（図１６のｉ）。すると，バスイン
タフェース回路ＢＩＦ１からリードコマンドが出力され
る（図１６の）。この時，ＣＰＵ１からのロック信号
ＬＯＣを受けてシステムバスにシステムロック信号ＳＬ
ＯＣも出力する（図１６のｌ）。

【００２８】一方，バスインタフェース回路ＢＩＦ１
は，システムバスからのコマンドを受信したので，デッ
ドロック回避のためにＣＰＵ１から受信しているコマン
ドを転送完了信号ＤＣを出力してバスを開放させる（図
１６のｈ）。また，上記図１５に示す送信制御部８８内
のロック線制御部８８ｅはＬＯＣ信号の立ち下がりを検
出して転送終了信号ＣＰＴが無くなるとＳＬＯＣ信号の
出力を停止させてしまう（図１６のｌ参照）。この動作
を行うロック線制御部の構成を図１７に示す。

【００２９】図１７は従来のロック線制御部８８ｅの構
成を示す。この図は上記特開平４−２０５２４７号の第
４図である。この構成では，ＦＩＦＯ制御部（上記図１
２の８７）からＬＯＣ信号を保持するキューバッファ
(3) から出力されるＬＯＣ信号が“１”で，システムバ
スの許可信号ＡＣＫによりアンド回路６１から論理
“１”が発生する。一方，ローカルバスからのロック信
号ＬＯＣが立ち上がるとフリップフロップＦＦ６４で保
持し，ロック信号ＬＯＣの立ち下げ（ネゲート）を検出
するとその状態をフリップフロップＦＦ６５に保持す
る。このフリップフロップＦＦ６５は転送終了信号ＣＰ
Ｔが発生するとリセットされる。アンド回路６３はアン
ド回路６１の出力とアンド回路６９の出力の反転信号と
の論理積をとった出力をフリップフロップＦＦ６４に保
持する。これにより，ローカルバスのロック信号ＬＯＣ
がネゲートされた後，バスインタフェース回路ＢＩＦが
転送出力信号ＣＰＴをアサートした次のサイクルでシス
テムバスのロック信号ＳＬＯＣをネゲートする。

【００３０】上記図１６のタイムチャートにおいて，Ｓ
ＬＯＣが停止した後，バスインタフェース回路ＢＩＦ１
は，システムバスからのコマンドをローカルバスに送信
し（図１６の(2) ），アンサを受信して，ローカルバス
のアクセスを完了する。続いて，ローカルバスからシス
テムバスにアンサを送信する（図１６の）。バスイン
タフェース回路ＢＩＦ２がアンサを受信してローカルバ
スに転送し，ＣＰＵ２が受信してアクセスを完了する。

【００３１】一方，ＣＰＵ１からの一旦突き放されたア
クセスが返ってくると（図１６の２つ目の(1) ），バス
インタフェース回路ＢＩＦ１はこれを受信するが，コマ
ンドの二重発行を避けるため，再度送信を行なわない。
従って，システムバスのロック信号ＳＬＯＣは停止した
ままである。その後，バスインタフェース回路ＢＩＦ１
からの先に発生したリードコマンドに対する共通メモリ
ＣＭ１（図９）からのアンサ（及び読み出しデータ）が
システムバスから返送され（図１６の），バスインタ
フェース回路ＢＩＦ１がこれを受信してローカルバスに
転送されると（図１６のｒ），アクセスは完了する。

【００３２】しかし，従来の方式では，上記のように一
旦ローカルバスからバスインタフェース回路にシステム
バスへのアクセスを行った後，システムバス側からのア
クセスにより中断されると，バスインタフェース回路か
らシステムバスのロック信号ＳＬＯＣが停止され，その
状態が保持されたままで，再びシステムバスへのアクセ
スを行った時にもロック信号ＳＬＯＣが発生せず，ライ
トコマンド完了（またはリードコマンド完了）まで，Ｓ
ＬＯＣ信号を出力することができない。この間に他のＣ
ＰＵがシステムバスを使用して，バスインタフェース回
路ＢＩＦ１がアクセス中に共通メモリをアクセスしてし
まうという問題が発生した。

【００３３】本発明はバスインタフェース制御回路にお
いて，ローカルバスからシステムバスへ向かうアクセス
において，ローカルバスのロック転送実行中にその転送
が一時中断または中断後の再送アクセスがエラーであっ
た時にロック信号の状態をシステムバスに的確に通知し
てシステムバスがスタックしないようにするロック転送
制御方式を提供することを目的とする。

【００３４】

【課題を解決するための手段】図１は本発明の原理構成
図である。図１において，１はバスインタフェース回
路，２は送信制御部，３はローカルバス，４はシステム
バスである。なお，図１のバスインタフェース回路１に
は，送信制御部２だけ示すが，それ以外にも上記従来の
バスインタフェース回路（上記図１２参照）と同様に複
数の各部の回路が設けられている。また，送信制御部２
内には本発明の主要な構成であるロック線制御の構成を
中心にして示し，他の回路（図１５参照）は図示省略さ
れている。

【００３５】送信制御部２において，２ａはシステムバ
スロック信号発生部，２ｂはローカルバスのロック信号
のオフを検出して保持するロックオフ検出保持部，２ｃ
はゲート部，２ｄは最初のアクセスが中断された時にロ
ーカルバスロック信号（ＬＯＣ）の停止によるシステム
バスロック信号（ＳＬＯＣ）の停止をマスクする信号を
発生するマスク（ＭＡＳＫ）信号発生部，２ｅはシステ
ムバスロック信号発生部２ａをリセットする信号を発生
するシステムバスロック停止部，２ｆはシステムバスロ
ック信号発生部２ａを発生状態にするシステムバスロッ
ク起動部である。

【００３６】ローカルバス３からシステムバス３へのア
クセスが行われバスアービタ（図示省略）から許可信号
（ＡＣＫ）が発生して，ローカルバスから転送されたロ
ック転送状態を表す信号が発生しているとシステムバス
ロック起動部２ｆから出力が発生し，システムバスロッ
ク信号発生部２ａが駆動されてシステムバスロック信号
（ＳＬＯＣ）をシステムバスへ出力する。一方，ロック
オフ検出保持部２ｂは，ローカルバスからシステムバス
へのアクセスが実行されてローカルバス３上のロック信
号（ＬＯＣ）がオンになった後，アクセスが中断されて
オフになるとロックオフ検出保持部２ｂから出力が発生
する。

【００３７】この場合，ゲート部２ｃにマスク信号発生
部２ｄから抑止信号が発生しないと，システムバスロッ
ク停止部２ｅが駆動されて，その出力によりシステムバ
スロック信号発生部２ａが停止してシステムロックがオ
フになる。しかし，マスク信号発生部２ｄが，最初のア
クセスが中断した状態であることを表す信号を発生する
と，ゲート部２ｃはロックオフ検出保持部２ｂの通過を
禁止する。これにより，システムバスロック信号発生部
２ａからのシステムロック信号は発生し続ける。なお，
システムバスロック停止部２ｅはゲート部２ｃからオン
信号を受け取った場合，ローカルバスの転送完了を表す
信号ＣＰＴが発生すると，システムクバスロック信号発
生部２ａを停止させる。

【００３８】この構成により，バスインタフェース回路
は，ローカルバスからシステムバスへのロック転送のア
クセスの時に，他のプロセッサからローカルバスへのア
クセスにより転送が中断されても，システムバスロック
信号が停止することなく保持されるため，アクセスを再
開した時に，システムバスが他プロセッサから割り込ん
で使用されることがなくなる。

【００３９】

【発明の実施の形態】図２は実施例１の構成図であり，
図３はマスク（ＭＡＳＫ）信号発生回路の構成図，図４
は実施例１のタイムチャートの例である。

【００４０】図２において，１０はバスインタフェース
回路（ＢＩＦ）の送信制御部に設けられたロック線制御
部であり，１１〜２１の各回路により構成される。１
１，１３，１６，１７，１９，２１はアンド回路，１
２，１８はオア回路，１４，１５，２０は入力信号をク
ロックに同期して設定保持するフリップフロップ回路
（ＦＦで表示）である。

【００４１】図２に示すアンド回路１１の一方の入力で
あるＡＣＫはシステムバスの使用要求（ＲＥＱ）に対し
てバスアービタ（ＢＡ）からシステムバスに出力される
使用権の許可信号（許可の時“１”）であり，アンド回
路１１の他方の入力はＦＩＦＯ制御部（図１６参照）の
キューバッファ(3) が保持するロック転送状態を表す信
号（“１”の時ロック転送状態）であり，システムバス
への転送が完了しないアクセスに対応する。

【００４２】アンド回路１６へ入力するＬＯＣはローカ
ルバス上に発生するロック信号，アンド回路１７へ入力
する−ＭＡＳＫはシステムバスロック信号（ＳＬＯＣ）
の出力停止を抑止するマスク信号を反転した信号であ
り，この信号を発生する回路は後で説明する図３に示
す。ＣＰＴはローカルバスにおける転送終了信号であ
る。

【００４３】図２の基本的な動作を説明すると，ＦＩＦ
Ｏ制御部のキューバッファ(3) からロック転送状態の信
号が“１”でＡＣＫ信号が“１”になると，アンド回路
１３の他方の入力（アンド回路２１の出力）が“０”の
時にフリップフロップ回路（以下，ＦＦという）１４が
セットしてシステムバスロック信号（ＳＬＯＣ）が
“１”になりシステムバスへ出力される。また，ＦＦ１
５はローカルバスからのロック信号（ＬＯＣ）が“１”
になるとこれを保持し，その後ロック信号（ＬＯＣ）が
立ち下がるとアンド回路１６から“１”が発生し，この
時反転マスク信号（−ＭＡＳＫ）が“１”の場合（ＭＡ
ＳＫが“０”の場合），オア回路１８を介してアンド回
路１９へ供給され，この時，ローカルバスの転送終了信
号（ＣＰＴ）が“０”であればＦＦ２０に“１”が供給
され，クロックに同期してセット状態になる。この状態
で，ローカルバス上の転送が終了して転送終了信号（Ｃ
ＰＴ）が“１”になるとアンド回路１３の出力が“０”
となって，ＦＦ１４は次のクロックでリセットされて，
システムバスロック信号（ＳＬＯＣ）が“０”となりシ
ステムバスのロックが解除される。

【００４４】但し，ローカルバスのロック信号（ＬＯ
Ｃ）が立ち下がった時，反転マスク信号（−ＭＡＳＫ）
が“０”の場合（マスク信号が“１”の場合）には，オ
ア回路１７からは“０”が出力されるため，ＦＦ２０は
次のクロックでも“０”の状態のままで出力が変化しな
い。この場合，その後でローカルバスの転送終了信号Ｃ
ＰＴが“１”になってもアンド回路２１からは“０”が
出力されるため，アンド回路１３は“１”を発生し，次
のクロックが入力してもＦＦ１４からのシステムバスク
ロック（ＳＬＯＣ）の信号は“１”の状態を継続して出
力する。

【００４５】図３はマスク信号（ＭＡＳＫ）を発生する
回路である。図３において，３０，３２，３５，３６は
アンド回路，３１，３３，３７はセット端子Ｓ，リセッ
ト端子Ｒを備えたセット・リセット型のフリップフロッ
プ回路（ＦＦ），３４はナンド回路であり，３８，３
９，４１はインバータ（反転回路）である。また，各回
路に入力する信号を説明すると，ＲＤはバスマスタ（例
えば，ＣＰＵ）から要求された指令を表しこの例ではリ
ード（メモリからの読み出し）の指令であることを表す
信号，−ＤＳ（反転ＤＳ）はローカルバスのデータ線の
信号が有効であることを表すデータストローブ信号の反
転信号，−ＤＣはローカルバス上のデータ終了のタイミ
ングを表す信号，コマンド信号はシステムバスを介する
他のプロセッサから受信したコマンドが存在することを
表す信号，ＲＦ信号はシステムバスへ指令を転送する動
作が中断してリトライ（再試行）を行う状態であること
を表す信号である。

【００４６】図４は実施例１の構成によるタイムチャー
トの例であり，主として上記図３の各回路の動作を示
し，対応する図２の構成によるシステムバスロック信号
（ＳＬＯＣ）の波形を示す。

【００４７】このタイムチャートは，上記図９に示すよ
うなマルチプロセッサシステムにおいて，プロセッサＣ
ＰＵ１から処理装置２のローカルメモリ２を読み出すリ
ード指定ＲＤ（Ｒ(2) で表示するコマンド）が，バスイ
ンタフェース回路（ＢＩＦ１）で発生した時，このコマ
ンドがシステムバスに転送される前に，他の処理装置２
のプロセッサＣＰＵ２からローカルメモリ１を読み出す
リード指定ＲＤ（Ｒ(1) で表示するコマンド）がシステ
ムバスからこのバスインタフェース回路（ＢＩＦ１）へ
入力した場合である。

【００４８】時間ｔ１にリード指定Ｒ(2) ，アドレスＡ
０がＣＰＵ１からローカルバスを介してバスインタフェ
ース回路（ＢＩＦ１）へ供給され，図３のリード指定Ｒ
Ｄ（Ｒ(2))が立ち上がると，図４に示すようにローカル
バスのロック信号も同時に立ち上がる。また，ローカル
バス要求信号（図４）も立ち下がる。この後，ローカル
バス上のデータ（コマンド等）の有効性を表すデータス
トローブ（データ要求）信号（反転ＤＳ）が立ち下がる
と，図３のＦＦ３１がセットされて，その出力であるリ
トライフラグＲＦが図４に示すように立ち上がる。この
後，データ転送終了信号（反転ＤＣ）が立ち上がる前の
タイミングｔ２に，他のプロセッサＣＰＵ２からシステ
ムバスを介してこのバスインタフェース回路（ＢＩＦ
１）にコマンド信号（ローカルメモリ１をリードするリ
ード指定のコマンド）が発生すると，図３のアンド回路
３２から“１”が発生しＦＦ３３がセットされる。その
セット終了はインバータ３８で反転され，バス開放要求
信号（反転ＲＱで表示）が図４に示すように立ち下が
る。このバス開放要求信号は，ローカルバスからのコマ
ンドを次にシステムバスへ転送するためにシステムバス
の開放要求を行うための信号である。

【００４９】この後，ＣＰＵ１からローカルバスを介し
たコマンドを一時中断するめにバスインタフェース回路
がデータ終了信号を表す反転ＤＣを立ち下げると，図３
のＦＦ３１がリセットされてリトライフラグ信号ＦＲが
図４に示すようにたち下がる。この時，図３のアンド回
路３５がバス開放要求信号（反転ＲＱ）と反転ＤＣがそ
れぞれインバータ３９，４０を介する信号により論理積
が成立してＦＦ３７（ＭＡＳＫ信号発生用ＦＦ）がセッ
トされて，インバータ４１から図４に示すように反転Ｍ
ＡＳＫ信号が立ち下がる。この立ち下がりにより，ロー
カルバスから発生したコマンドのシステムバスへの転送
動作が中断した状態であることを表示し，またローカル
バスロック信号（ＬＯＣ）は，ＣＰＵ１からローカルバ
スへのデータ出力を出力すると立ち下がる。

【００５０】このＬＯＣ信号の立ち下げの時，図２に示
すアンド回路１６から“１”が発生するが，この時図３
の反転ＭＡＳＫ信号は，図４に示すように“０”である
ため，論理積が成立せず“０”が発生する。これによ
り，図２のＦＦ２０がセットされず，ＦＦ１４をリセッ
トする条件が成立しないためシステムバスロック信号
（ＳＬＯＣ）は信号ＬＯＣが停止しても，そのまま
“１”の状態を保持する。

【００５１】図４のタイムチャートの場合，タイミング
ｔ３からＣＰＵ２からのリード指定（Ｒ(1) ，アドレス
Ａ１のローカルバスに対する動作が行われて，ローカル
バス１のローカルメモリのアドレスＡ１を読み出し，タ
イミングｔ４でリードデータ（リードＤ１）が得られ
る。次に，タイミングｔ５てローカルバス要求が立ち上
がり，前回中断したＣＰＵ１からシステムバスへのコマ
ンド転送のリトライが要求される。また，リードデータ
Ｄ１のデータ終了（反転ＤＣ）の立ち下げで図３のアン
ド回路３４から“１”が発生してＦＦ３３がリセットす
ることで，バス開放要求信号（反転ＲＱ）が立ち上が
る。

【００５２】リトライの動作では，タイミングｔ６でロ
ーカルバスロック信号（ＬＯＣ）が立ち上がり，上記の
タイミングｔ１と同様のリード指定ＲＤ（Ｒ(2))，アド
レスＡ０が発生し，システムバスロック状態で，システ
ムバスから他の処理装置２のローカルメモリから読み出
しを行いタイミングｔ９でリードデータ（Ｄ０）が得ら
れて，データ終了信号（反転ＤＣ）の立ち下げで図３の
アンド回路３６が“１”となってＦＦ３７がリセットさ
れ，反転ＭＡＳＫが“１”となって，ＭＡＳＫが解除さ
れる。また，データ終了信号（反転ＤＣ）によりタイミ
ングｔ１０で信号ＬＯＣが立ち下がることにより，図２
のアンド回路１６，アンド回路１７（この時反転ＭＡＳ
Ｋ信号は“１”になっている）及びアンド回路１９を介
して信号“１”がＦＦ２０に供給されて，これをセット
し，データ完了信号ＣＰＴが“１”になると，ＦＦ１４
がリセットされることによりシステムバスロック信号
（ＳＬＯＣ）が立ち下がって，停止する。

【００５３】次に図５は実施例２の構成を示し，図６は
実施例２のタイムチャートの例である。図５の実施例２
の構成は，上記実施例１の構成（図２）に対し，ロック
不一致検出部３０を設け，ロック線制御部１０内に新た
にアンド回路２３を設けると共に，アンド回路１７とオ
ア回路１８の間に新たにオア回路２２を設け，オア回路
２２の一方の入力にロック不一致検出信号を入力し，他
方にアンド回路１６の出力を入力するようにしたもので
ある。

【００５４】この実施例２の作用を説明する前に，上記
実施例１の構成における問題を図４に示すタイムチャー
ト，図２の構成を用いて説明する。処理装置１のＣＰＵ
１からシステムバスへアクセスする場合に，最初のアク
セスが図４のタイミングｔ１で行っている時に，他のＣ
ＰＵ２からシステムバスを介するアクセスの発生により
中断し，タイミングｔ３から他のＣＰＵ２によるアクセ
スが実行され，それが終了すると，タイミングｔ６から
ＣＰＵ１のリトライのアクセスが実行される。

【００５５】この時，本来はロックバスロック信号（Ｌ
ＯＣ）が図４に示すように立ち上がるが，ローカルバス
ロック信号（ＬＯＣ）を発生する回路の障害等により立
ち上がらない場合がある。その場合，図２のＦＦ１５が
セットされない。その後，リトライによるアクセスが終
了した時に，正常であればローカルバスロック信号（Ｌ
ＯＣ）が停止した時に，上記図２に示すＦＦ１４がリセ
ットされてシステムロック信号（ＳＬＯＣ）が停止する
はずであるが，ローカルバスロック信号（ＬＯＣ）が立
ち上がらないため立ち下がりも発生しない。その場合
は，図４のタイミングｔ１０のＬＯＣの立ち下げに対応
してＳＬＯＣが停止する動作が行われないで，システム
バスのロック状態が解除されない。

【００５６】図５に示す構成では，上記の問題を解決す
るため，ロック不一致検出部３０を設け，関連する回路
が付加された。ロック不一致検出部３０は，ＣＰＵ１か
らのアクセスを開始した時に発生するローカルバスＬＯ
Ｃ信号の状態を保持するＦＦ３１を備え，リトライのア
クセスが実行されると，その時のデータ転送の開始信号
ＢＳが“１”になった時にローカルバスの信号ＬＯＣを
アンド回路３２で検出して，先に保持した信号ＬＯＣと
一致するか排他的論理和回路３３により判別することに
よりロック不一致を検出することができる。また，この
実施例２で使用する反転ＭＡＳＫ信号は，上記図３に示
す回路により発生する。

【００５７】図６により実施例２のタイムチャートの例
を，上記図４に示す実施例１のタイムチャートと異なる
動作を中心に説明する。タイミングｔ１〜ｔ５までは上
記図４と同様であり，タイミングｔ６において，リトラ
イが開始され，ローカルバスにリード指定ＲＤ（Ｒ(2))
とアドレスＡ０の転送開始時に，信号ＢＳが立ち上がっ
た時に信号ＬＯＣが発生しないと，図５のロック不一致
検出部３０から不一致検出信号が発生し，ロック線制御
部のオア回路２２から“１”が発生する。この時，反転
ＭＡＳＫ信号が“０”であるため，アンド回路１７から
“０”が発生している。オア回路２２からの“１”がオ
ア回路１８を介してアンド回路１９へ供給されると，こ
の時システムバスからの信号ＣＰＴが“０”であるが，
入力部で反転されるためアンド回路１９から“１”が発
生してＦＦ２０に“１”が設定される。この後，システ
ムバス側からの信号ＣＰＴが“１”になると，アンド回
路２１から“１”が発生し，この信号がアンド回路１３
の入力部で反転するためアンド回路１３から“０”が発
生する。このため，ＦＦ１４から次のクロックのタイミ
ング（図６のｔ７）で“０”が設定され，システムバス
ロック信号ＳＬＯＣは“０”になり，システムバスロッ
クの状態が解除される。

【００５８】

【発明の効果】本発明によればローカルバスがインター
ロック転送方式でシステムバスがタイムスプリットバス
に接続されているバスインタフェース回路において，ロ
ーカルバスからシステムバスへ向かうアクセスのロック
転送実行中にその転送が一時中断した時にシステムバス
ロック信号が停止するのを防止することができる。更
に，アクセス中断後のリトライのアクセスがエラーであ
った時にシステムバス側のロック状態がスタックするこ
とを防止することができる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】実施例１の構成図である。

【図３】マスク（ＭＡＳＫ）信号発生回路の構成図であ
る。

【図４】実施例１の構成によるタイムチャートの例を示
す図である。

【図５】実施例２の構成図である。

【図６】実施例２のタイムチャートの例である。

【図７】マルチプロセッサシステムの構成例である。

【図８】処理装置の構成例を示す図である。

【図９】従来のシステム構成を示す図である。

【図１０】非突き放しモード時のバスインタフェース回
路の動作を示す図である。

【図１１】突き放しモード時のバスインタフェース回路
の動作を示す図である。

【図１２】従来のバスインタフェース回路の構成を示す
図である。

【図１３】受信制御部の構成を示す図である。

【図１４】ＦＩＦＯ制御部の構成を示す図である。

【図１５】送信制御部の構成を示す図である。

【図１６】問題点を説明するタイムチャートを示す図で
ある。

【図１７】従来のロック線制御部の構成を示す図であ
る。

【符号の説明】

１ バスインタフェース回路 ２ 送信制御部 ２ａ システムバスロック信号発生部 ２ｂ ロックオフ検出保持部 ２ｃ ゲート部 ２ｄ マスク信号発生部 ２ｅ システムバスロック停止部 ２ｆ システムバスロック起動部 ３ ローカルバス ４ システムバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 各プロセッサがインターロック転送方式
   により転送を行うローカルバスを経て接続されたバスイ
   ンタフェース回路を介してスプリット転送方式による転
   送を行うシステムバスに接続されるマルチプロセッサシ
   ステムにおけるロック転送制御方式において，バスイン
   タフェース回路の送信制御部に，ローカルバスからシス
   テムバスへアクセスを行う場合にローカルバスのロック
   転送状態を表す信号とシステムバスの使用許可を表す信
   号によりシステムバスへロック転送を要求するシステム
   バスロック信号を発生するシステムバスロック信号発生
   部と，ローカルバスのロック信号のオフを検出して保持
   するロックオフ検出保持部と，前記ロックオフ検出保持
   部の出力の通過をマスク信号発生部の出力信号により制
   御するゲート部と，前記ゲート部を通過した出力により
   前記システムバスロック信号発生部をリセットする信号
   を発生するシステムバスロック停止部とを備え，前記マ
   スク信号発生部の出力により，ローカルバスからのロッ
   ク転送実行中にシステムバスから当該バスインタフェー
   ス回路へ受信されたアクセスによりその転送が中断した
   時にシステムバスロック信号の停止を抑止することを特
   徴とするロック転送制御方式。
2. 【請求項２】 請求項１において，前記中断後の再送ア
   クセスにおけるローカルバスからのローカルバスロック
   信号のエラーを検出する回路を設け，前記エラーを検出
   する回路の出力信号と前記ロックオフ検出保持部の出力
   信号とをオア回路に供給して，その出力をシステムバス
   ロック停止部に供給することにより，システムバスロッ
   ク信号を停止することを特徴とするロック転送制御方
   式。
3. 【請求項３】 請求項１または２において，前記マスク
   信号発生部は，ローカルバスからのロック転送によるア
   クセスを実行中であって転送が完了しない時にシステム
   側からのコマンド信号の受信を検出すると転送が一時中
   断した状態を保持して抑止信号を発生し，中断したロー
   カルバスからのアクセスを再開してシステムバスへのア
   クセスが完了すると抑止信号を停止する構成を備えるこ
   とを特徴とするロック転送制御方式。