JPH09204774A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH09204774A JPH09204774A JP8192429A JP19242996A JPH09204774A JP H09204774 A JPH09204774 A JP H09204774A JP 8192429 A JP8192429 A JP 8192429A JP 19242996 A JP19242996 A JP 19242996A JP H09204774 A JPH09204774 A JP H09204774A
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- JP
- Japan
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- timing signal
- semiconductor memory
- sense amplifier
- circuit
- operation mode
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＤＲＡＭのＣＡＳ before ＲＡＳ（ＣＢＲ）
リフレッシュ動作の際に、すべてのビットマットに関す
るピーク電流を減少させる。 【解決手段】 ＣＢＲリフレッシュ動作を検出するＣＢ
Ｒ制御回路７８が設けられている。ＣＢＲリフレッシュ
が検出されると、ビットマットＭＡＴ１, ＭＡＴ２の増
幅を互いにずらして、各ビットマットＭＡＴ１, ＭＡＴ
２がピーク電流を通す時間を互い違いとする。別の実施
の形態では、ＣＢＲリフレッシュが検出されると、ワー
ド線ＷＬ１, ＷＬ２は互いにずらしてアクティブとさ
れ、それによって、各ビットマットＭＡＴ１, ＭＡＴ２
がピーク電流を通す時間を互い違いとする。
リフレッシュ動作の際に、すべてのビットマットに関す
るピーク電流を減少させる。 【解決手段】 ＣＢＲリフレッシュ動作を検出するＣＢ
Ｒ制御回路７８が設けられている。ＣＢＲリフレッシュ
が検出されると、ビットマットＭＡＴ１, ＭＡＴ２の増
幅を互いにずらして、各ビットマットＭＡＴ１, ＭＡＴ
２がピーク電流を通す時間を互い違いとする。別の実施
の形態では、ＣＢＲリフレッシュが検出されると、ワー
ド線ＷＬ１, ＷＬ２は互いにずらしてアクティブとさ
れ、それによって、各ビットマットＭＡＴ１, ＭＡＴ２
がピーク電流を通す時間を互い違いとする。
Description
【０００１】
【発明の属する技術分野】本発明は一般的に半導体回路
設計に関するものであり、特に、集積回路においてピー
ク電流の消費を減少させる方法および装置に関するもの
である。
設計に関するものであり、特に、集積回路においてピー
ク電流の消費を減少させる方法および装置に関するもの
である。
【０００２】
【従来の技術】半導体技術の発展に伴って、単一の集積
回路すなわち「チップ」に含まれるトランジスタの数は
益々増大し、そのためデザインルールのパラメータ値は
益々小さくなっている。その結果、非常に多くのトラン
ジスタが動作するので、チップの消費電流は益々増大す
るようになっている。
回路すなわち「チップ」に含まれるトランジスタの数は
益々増大し、そのためデザインルールのパラメータ値は
益々小さくなっている。その結果、非常に多くのトラン
ジスタが動作するので、チップの消費電流は益々増大す
るようになっている。
【０００３】特に重大なのは、異なるチップ動作時にお
けるピーク電流の消費である。ピーク電流の消費を減少
させることは、ダイナミックランダムアクセスメモリ
（Dynamic Random Access Memory；以下、ＤＲＡＭとい
う）デバイスの設計も含めて、ほとんどの半導体設計の
分野において重要な設計上の課題となっている。
けるピーク電流の消費である。ピーク電流の消費を減少
させることは、ダイナミックランダムアクセスメモリ
（Dynamic Random Access Memory；以下、ＤＲＡＭとい
う）デバイスの設計も含めて、ほとんどの半導体設計の
分野において重要な設計上の課題となっている。
【０００４】図１を参照すると、単純化されたブロック
図により従来のＤＲＡＭ１０の動作が示されている。Ｄ
ＲＡＭ１０は、メモリセルアレイ、周辺論理回路、入力
回路、出力回路および入出力双方向の回路を有してい
る。
図により従来のＤＲＡＭ１０の動作が示されている。Ｄ
ＲＡＭ１０は、メモリセルアレイ、周辺論理回路、入力
回路、出力回路および入出力双方向の回路を有してい
る。
【０００５】メモリセル（すなわち、ビット）のアレイ
は、２つのサブアレイ（メモリセルアレイ）１２ａ, １
２ｂにより代表されており、その各々は、それぞれ、ビ
ットＢ１〜Ｂ９およびビットＢ１０〜Ｂ１８により代表
される複数のビットを含んでいる。
は、２つのサブアレイ（メモリセルアレイ）１２ａ, １
２ｂにより代表されており、その各々は、それぞれ、ビ
ットＢ１〜Ｂ９およびビットＢ１０〜Ｂ１８により代表
される複数のビットを含んでいる。
【０００６】入力は、Ａ０〜Ａ３により示される４本の
アドレス信号の配線、列アドレスストローブ（Column A
ddress Strobe ；以下、ＣＡＳという）クロック線およ
び行アドレスストローブ（Row Address Strobe；以下、
ＲＡＳという）線により代表されている。従来のほとん
どのＤＲＡＭはもっと多くの入力、出力およびサブアレ
イを有しており、上記の説明は、例示の目的のためだけ
に単純化したものである。
アドレス信号の配線、列アドレスストローブ（Column A
ddress Strobe ；以下、ＣＡＳという）クロック線およ
び行アドレスストローブ（Row Address Strobe；以下、
ＲＡＳという）線により代表されている。従来のほとん
どのＤＲＡＭはもっと多くの入力、出力およびサブアレ
イを有しており、上記の説明は、例示の目的のためだけ
に単純化したものである。
【０００７】ＤＲＡＭからメモリセル（すなわち、ビッ
ト）を選択するために、ＣＡＳ信号およびＲＡＳ信号
は、アドレス信号Ａ０〜Ａ３が列アドレスバッファ（Co
lumn Address Buffer ；以下、ＣＡＢという）１４に格
納されるべきかあるいは行アドレスバッファ（Row Addr
ess Buffer；以下、ＲＡＢという）１６に格納すべきか
をそれぞれ決定する。
ト）を選択するために、ＣＡＳ信号およびＲＡＳ信号
は、アドレス信号Ａ０〜Ａ３が列アドレスバッファ（Co
lumn Address Buffer ；以下、ＣＡＢという）１４に格
納されるべきかあるいは行アドレスバッファ（Row Addr
ess Buffer；以下、ＲＡＢという）１６に格納すべきか
をそれぞれ決定する。
【０００８】ＲＡＢ１６は行デコーダ（Row AddressDec
oder；以下、ＲＤという）１８ａを駆動し、次いで、Ｒ
Ｄ１８ａは２つのワード線ドライバ２０ａ, ２０ｂのど
ちらかを選択し、ワード線ドライバ２０ａ, ２０ｂは、
それぞれ、ワード線ＷＬ１〜ＷＬ３のグループおよびワ
ード線ＷＬ４〜ＷＬ６グループの１つをイネーブルにす
る。
oder；以下、ＲＤという）１８ａを駆動し、次いで、Ｒ
Ｄ１８ａは２つのワード線ドライバ２０ａ, ２０ｂのど
ちらかを選択し、ワード線ドライバ２０ａ, ２０ｂは、
それぞれ、ワード線ＷＬ１〜ＷＬ３のグループおよびワ
ード線ＷＬ４〜ＷＬ６グループの１つをイネーブルにす
る。
【０００９】ワード線の各々は、イネーブルにされる
と、ビットの行をアクティブにする。例えば、ワード線
ＷＬ１はビットＢ１, Ｂ２, Ｂ３の行をアクティブにす
る。
と、ビットの行をアクティブにする。例えば、ワード線
ＷＬ１はビットＢ１, Ｂ２, Ｂ３の行をアクティブにす
る。
【００１０】次いで、ビットの各行は、ビットマット
（bit mat ）ＭＡＴ１あるいはビットマットＭＡＴ２上
に信号を駆動する。ビットマットＭＡＴ１は、ワード線
ＷＬ１, ＷＬ２, ＷＬ３のいずれかがイネーブルにされ
る場合、同時にアクティブにされるビット線ＢＬ１〜Ｂ
Ｌ３のグループを代表している。
（bit mat ）ＭＡＴ１あるいはビットマットＭＡＴ２上
に信号を駆動する。ビットマットＭＡＴ１は、ワード線
ＷＬ１, ＷＬ２, ＷＬ３のいずれかがイネーブルにされ
る場合、同時にアクティブにされるビット線ＢＬ１〜Ｂ
Ｌ３のグループを代表している。
【００１１】ビットマットＭＡＴ２は、ワード線ＷＬ
４, ＷＬ５, ＷＬ６のいずれかがイネーブルにされる場
合、同時にアクティブにされるビット線ＢＬ４〜ＢＬ６
のグループを代表している。ビット線ＢＬ１〜ＢＬ３お
よびビット線ＢＬ４〜ＢＬ６は、ビットの１つの行の各
ビットを、対応するセンスアンプ２２ａ, ２２ｂにそれ
ぞれ接続し、それによりビット信号はより強くより安定
した信号に増幅される。
４, ＷＬ５, ＷＬ６のいずれかがイネーブルにされる場
合、同時にアクティブにされるビット線ＢＬ４〜ＢＬ６
のグループを代表している。ビット線ＢＬ１〜ＢＬ３お
よびビット線ＢＬ４〜ＢＬ６は、ビットの１つの行の各
ビットを、対応するセンスアンプ２２ａ, ２２ｂにそれ
ぞれ接続し、それによりビット信号はより強くより安定
した信号に増幅される。
【００１２】上記のことが生じている間に、ＣＡＢ１４
は列デコーダ（Column Address Decoder；以下、ＣＤと
いう）１８ｂを駆動し、次いで、ＣＤ１８ｂはセンスア
ンプ２２ａ, ２２ｂの個々の回路をイネーブルにし、そ
れにより、それぞれビット線ＢＬ１〜ＢＬ３あるいはビ
ット線ＢＬ４〜ＢＬ６から１つのビットを選択する。こ
のようにして、すべての行のビットから１つの信号が選
択される。
は列デコーダ（Column Address Decoder；以下、ＣＤと
いう）１８ｂを駆動し、次いで、ＣＤ１８ｂはセンスア
ンプ２２ａ, ２２ｂの個々の回路をイネーブルにし、そ
れにより、それぞれビット線ＢＬ１〜ＢＬ３あるいはビ
ット線ＢＬ４〜ＢＬ６から１つのビットを選択する。こ
のようにして、すべての行のビットから１つの信号が選
択される。
【００１３】図２においては、２つのノーマル動作２３
ａ, ２３ｂと、３つのＣＢＲ（ＣＡＳ before ＲＡＳ）
リフレッシュ動作２４ａ〜２４ｃが示されている。ここ
で、ノーマル動作としては、リード、ライト、あるいは
ＲＡＳオンリーリフレッシュ動作が含まれる。図１をも
参照すると、第１のノーマル動作においては、ワード線
ＷＬ１が第１のワード線ドライバ２０ａにより選ばれ、
それにより、メモリセルアレイ１２ａのビットマットＭ
ＡＴ１が選択される。同様に、センスアンプ２２ａも選
択される。
ａ, ２３ｂと、３つのＣＢＲ（ＣＡＳ before ＲＡＳ）
リフレッシュ動作２４ａ〜２４ｃが示されている。ここ
で、ノーマル動作としては、リード、ライト、あるいは
ＲＡＳオンリーリフレッシュ動作が含まれる。図１をも
参照すると、第１のノーマル動作においては、ワード線
ＷＬ１が第１のワード線ドライバ２０ａにより選ばれ、
それにより、メモリセルアレイ１２ａのビットマットＭ
ＡＴ１が選択される。同様に、センスアンプ２２ａも選
択される。
【００１４】しかし、動作電流を減少させるため、他の
ワード線、ビットマットあるいはセンスアンプは選択さ
れない。単一のビットマットおよび単一のセンスアンプ
が選択される結果、全てのビットマットＭＡＴ１および
ビットマットＭＡＴ２に対する全ピーク電流、すなわ
ち、Ｉ（ＢＬ）のラベルが付された波形により示されて
いる全ピーク電流は第１のレベル２６ａに到達する。同
様に、第２のリード動作２３ｂについては、ワード線Ｗ
Ｌ４が選択され、それによりビットマットＭＡＴ２およ
びセンスアンプ２２ｂが選択される（図１）。
ワード線、ビットマットあるいはセンスアンプは選択さ
れない。単一のビットマットおよび単一のセンスアンプ
が選択される結果、全てのビットマットＭＡＴ１および
ビットマットＭＡＴ２に対する全ピーク電流、すなわ
ち、Ｉ（ＢＬ）のラベルが付された波形により示されて
いる全ピーク電流は第１のレベル２６ａに到達する。同
様に、第２のリード動作２３ｂについては、ワード線Ｗ
Ｌ４が選択され、それによりビットマットＭＡＴ２およ
びセンスアンプ２２ｂが選択される（図１）。
【００１５】しかし、ＣＢＲリフレッシュ動作２４ａ〜
２４ｃにおいては、２本のワード線、例えばワード線Ｗ
Ｌ１, ＷＬ４が、同時に、それぞれサブアレイ１２ａ、
１２ｂにより選択されることにより、ＣＢＲリフレッシ
ュ動作の速度が速められる。その結果、２つのビットマ
ットＭＡＴ１, ＭＡＴ２が同時に選択される。２倍の数
のビットマットが選択されるので、Ｉ（ＢＬ）は、第１
のレベル２６ａの２倍の、第２のレベル２６ｂに達す
る。
２４ｃにおいては、２本のワード線、例えばワード線Ｗ
Ｌ１, ＷＬ４が、同時に、それぞれサブアレイ１２ａ、
１２ｂにより選択されることにより、ＣＢＲリフレッシ
ュ動作の速度が速められる。その結果、２つのビットマ
ットＭＡＴ１, ＭＡＴ２が同時に選択される。２倍の数
のビットマットが選択されるので、Ｉ（ＢＬ）は、第１
のレベル２６ａの２倍の、第２のレベル２６ｂに達す
る。
【００１６】
【発明が解決しようとする課題】このようなＣＢＲリフ
レッシュの際のピーク電流は、ＤＲＡＭサイズが大きく
なるにつれ、より重大な問題となる。これは、ビットマ
ットがより大きくなり、サブアレイ（メモリセルアレ
イ）の数がもっと多くなり、また、ＣＢＲリフレッシュ
動作の際に４倍のワード線が選択されることに起因する
ものであり、その結果、Ｉ（ＢＬ）は第１のレベル２６
ａの何倍も高いレベルに達する。このため、全てのビッ
トマットに関する全ピーク電流Ｉ（ＢＬ）を適度に低い
水準に保つシステムおよび方法が必要とされる。
レッシュの際のピーク電流は、ＤＲＡＭサイズが大きく
なるにつれ、より重大な問題となる。これは、ビットマ
ットがより大きくなり、サブアレイ（メモリセルアレ
イ）の数がもっと多くなり、また、ＣＢＲリフレッシュ
動作の際に４倍のワード線が選択されることに起因する
ものであり、その結果、Ｉ（ＢＬ）は第１のレベル２６
ａの何倍も高いレベルに達する。このため、全てのビッ
トマットに関する全ピーク電流Ｉ（ＢＬ）を適度に低い
水準に保つシステムおよび方法が必要とされる。
【００１７】そこで、本発明の目的は、ＣＢＲリフレッ
シュ動作の際の全てのビットマットに関する全ピーク電
流を減少させることのできるとともに、ノーマルモード
の際の読み出し速度の低下を防止できる技術を提供する
ことにある。
シュ動作の際の全てのビットマットに関する全ピーク電
流を減少させることのできるとともに、ノーマルモード
の際の読み出し速度の低下を防止できる技術を提供する
ことにある。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１９】すなわち、本発明においては、他の点では
従来と同様のＤＲＡＭ回路に、ＣＢＲリフレッシュ動作
を検出するための回路を設ける。ＣＢＲリフレッシュが
検出されると、ビットマットのセンシングを遅延回路を
用いて互いにずらし、それにより、各ビットマットによ
り利用される電流がピークに達する時間が互い違いとな
るようにする。また、ノーマル動作モードにおいては、
上記遅延回路を用いないから、センシングタイミングの
遅延を防止できる。
従来と同様のＤＲＡＭ回路に、ＣＢＲリフレッシュ動作
を検出するための回路を設ける。ＣＢＲリフレッシュが
検出されると、ビットマットのセンシングを遅延回路を
用いて互いにずらし、それにより、各ビットマットによ
り利用される電流がピークに達する時間が互い違いとな
るようにする。また、ノーマル動作モードにおいては、
上記遅延回路を用いないから、センシングタイミングの
遅延を防止できる。
【００２０】１つの実施の形態では、ＣＢＲリフレッシ
ュの場合など多数のワード線および多数のビットマット
が同時に選択される場合、第１のセンスアンプがアクテ
ィブにされ、残りのセンスアンプは、先行するセンスア
ンプのアクティブ化より遅延させて、それにより、各ビ
ットマットが通すピーク電流を互い違いとし、任意の所
定の時点における全消費電流を最小とする。
ュの場合など多数のワード線および多数のビットマット
が同時に選択される場合、第１のセンスアンプがアクテ
ィブにされ、残りのセンスアンプは、先行するセンスア
ンプのアクティブ化より遅延させて、それにより、各ビ
ットマットが通すピーク電流を互い違いとし、任意の所
定の時点における全消費電流を最小とする。
【００２１】第２の実施の形態では、多数のワード線お
よび多数のビットマットを同時に選択する代わりに、第
１のワード線およびビットマットが選択され、それに続
く各ワード線およびビットマットの選択は先行するワー
ド線の選択から遅延され、それにより、各ビットマット
を通されるピーク電流は互い違いとされ、任意の所定の
時点におけるピーク電流は最小とされる。第２の実施の
形態においてもノーマル動作モードにおいて上記遅延回
路を用いないから、センシングタイミングの遅延を防止
できる。
よび多数のビットマットを同時に選択する代わりに、第
１のワード線およびビットマットが選択され、それに続
く各ワード線およびビットマットの選択は先行するワー
ド線の選択から遅延され、それにより、各ビットマット
を通されるピーク電流は互い違いとされ、任意の所定の
時点におけるピーク電流は最小とされる。第２の実施の
形態においてもノーマル動作モードにおいて上記遅延回
路を用いないから、センシングタイミングの遅延を防止
できる。
【００２２】本発明によれば、リフレッシュモードにお
いて、任意の所定の時点におけるビットマットおよびセ
ンスアンプのピーク電流が、ある低いレベルに維持され
るとともにノーマル動作モードの際の読み出し速度の低
下を防止できるという優れた効果が達成される。
いて、任意の所定の時点におけるビットマットおよびセ
ンスアンプのピーク電流が、ある低いレベルに維持され
るとともにノーマル動作モードの際の読み出し速度の低
下を防止できるという優れた効果が達成される。
【００２３】
【発明の実施の形態】前述のように、図１および図２
は、それぞれ、従来のＤＲＡＭ回路のブロック図および
そのようなＤＲＡＭ回路のリード動作とＣＢＲリフレッ
シュ動作のタイミング図を示すものである。
は、それぞれ、従来のＤＲＡＭ回路のブロック図および
そのようなＤＲＡＭ回路のリード動作とＣＢＲリフレッ
シュ動作のタイミング図を示すものである。
【００２４】図３において、参照番号３０は、本発明の
特徴を実現したメモリデバイスを示している。本発明の
好適な実施の形態においてデバイス３０は２５６メガビ
ット（Ｍｂｉｔ）のダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）であるが、本発明はＤＲＡＭへの適用に
限定されるものではなく、アレイを含む任意の集積回路
デバイス、例えばプログラマブルアレイロジックおよび
他のタイプのランダムアクセスメモリ等に関連して用い
ることができることを理解されたい。
特徴を実現したメモリデバイスを示している。本発明の
好適な実施の形態においてデバイス３０は２５６メガビ
ット（Ｍｂｉｔ）のダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）であるが、本発明はＤＲＡＭへの適用に
限定されるものではなく、アレイを含む任意の集積回路
デバイス、例えばプログラマブルアレイロジックおよび
他のタイプのランダムアクセスメモリ等に関連して用い
ることができることを理解されたい。
【００２５】デバイス３０は多くの制御信号パッドを含
んでいる。その中には、行アドレスストローブ（ＲＡ
Ｓ）パッド３４ａ、列アドレスストローブ（ＣＡＳ）パ
ッド３４ｂ、および一群のアドレスパッド３４ｃ〜３４
ｆがあり、それらの各々は外部のコントローラ（図示さ
れていない）に接続されている。
んでいる。その中には、行アドレスストローブ（ＲＡ
Ｓ）パッド３４ａ、列アドレスストローブ（ＣＡＳ）パ
ッド３４ｂ、および一群のアドレスパッド３４ｃ〜３４
ｆがあり、それらの各々は外部のコントローラ（図示さ
れていない）に接続されている。
【００２６】また、デバイス３０は、アレイブロック３
６等の一組のメモリセルアレイブロックと、列デコーダ
３８および行デコーダ４０等の一群のメインアドレスデ
コーダとを含んでいる。アドレスパッド３４ｃ〜３４ｆ
にはアドレス信号Ａ０〜Ａ３（図示されていない）が入
力し、これらのアドレス信号がメインアドレスデコーダ
３８, ４０によりデコードされることにより、個々のア
レイブロックが選択される。
６等の一組のメモリセルアレイブロックと、列デコーダ
３８および行デコーダ４０等の一群のメインアドレスデ
コーダとを含んでいる。アドレスパッド３４ｃ〜３４ｆ
にはアドレス信号Ａ０〜Ａ３（図示されていない）が入
力し、これらのアドレス信号がメインアドレスデコーダ
３８, ４０によりデコードされることにより、個々のア
レイブロックが選択される。
【００２７】アレイブロック３６は、デバイス３０の残
りのアレイブロックを代表させたものであるが、更に多
くのサブアレイに分割されている。図４には、サブアレ
イのうちの２つが示されており、それぞれ参照番号４２
ａ, ４２ｂによって示されている。
りのアレイブロックを代表させたものであるが、更に多
くのサブアレイに分割されている。図４には、サブアレ
イのうちの２つが示されており、それぞれ参照番号４２
ａ, ４２ｂによって示されている。
【００２８】これらサブアレイの配列および動作は、デ
バイス３０を構成するサブアレイを代表させたものであ
り、詳細な説明の残りの部分では、サブアレイ４２ａ，
４２ｂを、それに関連する少数のビットおよび回路と共
に説明する。しかし、サブアレイ４２ａ, ４２ｂおよび
その周囲の回路に関する説明は、デバイス３０を構成す
るそのような要素すべてに適用できることを理解された
い。
バイス３０を構成するサブアレイを代表させたものであ
り、詳細な説明の残りの部分では、サブアレイ４２ａ，
４２ｂを、それに関連する少数のビットおよび回路と共
に説明する。しかし、サブアレイ４２ａ, ４２ｂおよび
その周囲の回路に関する説明は、デバイス３０を構成す
るそのような要素すべてに適用できることを理解された
い。
【００２９】図４を参照すると、サブアレイ（メモリセ
ルアレイ）４２ａのビットは、ワード線ドライバ領域４
４ａからの信号により選択される。同様に、サブアレイ
（メモリセルアレイ）４２ｂのビットは、ワード線ドラ
イバ領域４４ｂからの信号により選択される。サブアレ
イ４２ａのビットはセンスアンプ領域４６ａにより読み
出される。同様に、サブアレイ４２ｂのビットはセンス
アンプ領域４６ｂにより読み出される。センスアンプ領
域４６ａ, ４６ｂは、それぞれ、交差領域４８ａ, ４８
ｂにおいてワード線ドライバ領域４４ａ, ４４ｂと交差
する。
ルアレイ）４２ａのビットは、ワード線ドライバ領域４
４ａからの信号により選択される。同様に、サブアレイ
（メモリセルアレイ）４２ｂのビットは、ワード線ドラ
イバ領域４４ｂからの信号により選択される。サブアレ
イ４２ａのビットはセンスアンプ領域４６ａにより読み
出される。同様に、サブアレイ４２ｂのビットはセンス
アンプ領域４６ｂにより読み出される。センスアンプ領
域４６ａ, ４６ｂは、それぞれ、交差領域４８ａ, ４８
ｂにおいてワード線ドライバ領域４４ａ, ４４ｂと交差
する。
【００３０】図５を参照すると、第１のアレイ部分（メ
モリセルアレイ）４２ａおよびその周辺領域には、以下
の構成部を含んでいる。すなわち、ワード線ドライバ領
域４４ａ、ワード線ドライバ領域４４ａと信号を蓄積す
るための第１のビット５０ａとの間に接続された第１の
ワード線行ＷＬ１、第１のセンスアンプ領域４６ａおよ
び交差領域４８ａである。
モリセルアレイ）４２ａおよびその周辺領域には、以下
の構成部を含んでいる。すなわち、ワード線ドライバ領
域４４ａ、ワード線ドライバ領域４４ａと信号を蓄積す
るための第１のビット５０ａとの間に接続された第１の
ワード線行ＷＬ１、第１のセンスアンプ領域４６ａおよ
び交差領域４８ａである。
【００３１】ワード線ドライバ領域４４ａは、ワード線
行ＷＬ１を駆動するためのワード線ドライバ５２ａを含
んでいる。センスアンプ領域４６ａは、第１のビット線
ＢＬ１を介してビット５０ａの信号を増幅して読み出す
ために、センスアンプ回路５４ａを含んでいる。交差領
域４８ａは、センスアンプ回路５４ａをイネーブルにす
るためのセンスアンプドライバ５６ａを含んでいる。
行ＷＬ１を駆動するためのワード線ドライバ５２ａを含
んでいる。センスアンプ領域４６ａは、第１のビット線
ＢＬ１を介してビット５０ａの信号を増幅して読み出す
ために、センスアンプ回路５４ａを含んでいる。交差領
域４８ａは、センスアンプ回路５４ａをイネーブルにす
るためのセンスアンプドライバ５６ａを含んでいる。
【００３２】好適な実施の形態では、ワード線ＷＬ１は
複数のビットに接続されており、それらビットの各々は
ビット線を駆動する。ビット線はひとまとめにされて、
第１のビットマットＭＡＴ１を形成し、センスアンプ領
域４６ａのセンスアンプ回路により同時にセンスされ
る。ここで、図５の単純化されたブロック図には１つの
ビット５０ａだけが示されているので、ビット５０ａに
付随する第１のビット線ＢＬ１は第１のビットマットＭ
ＡＴ１全体を代表するものとして示されている。
複数のビットに接続されており、それらビットの各々は
ビット線を駆動する。ビット線はひとまとめにされて、
第１のビットマットＭＡＴ１を形成し、センスアンプ領
域４６ａのセンスアンプ回路により同時にセンスされ
る。ここで、図５の単純化されたブロック図には１つの
ビット５０ａだけが示されているので、ビット５０ａに
付随する第１のビット線ＢＬ１は第１のビットマットＭ
ＡＴ１全体を代表するものとして示されている。
【００３３】第２のサブアレイ（メモリセルアレイ）４
２ｂおよびその周辺領域には、同様の機能を実現するた
めに、同様の領域および回路を有している。特に、サブ
アレイ４２ｂは、ワード線ドライバ５２ｂを有するワー
ド線ドライバ領域４４ｂ、ワード線ドライバ領域４４ｂ
と第２のビット５０ｂとの間に接続された第２のワード
線行ＷＬ２、センスアンプ回路５４ｂを有するセンスア
ンプ領域４６ｂ、第２のビット５０ｂと第２のセンスア
ンプ回路５４ｂとの間に接続された第２のビット線ＢＬ
２および交差領域４８ｂに配置された第２のセンスアン
プドライバ５６ｂを含んでいる。更に、第２のビット線
ＢＬ２は、第２のビットマットＭＡＴ２を代表するもの
である。
２ｂおよびその周辺領域には、同様の機能を実現するた
めに、同様の領域および回路を有している。特に、サブ
アレイ４２ｂは、ワード線ドライバ５２ｂを有するワー
ド線ドライバ領域４４ｂ、ワード線ドライバ領域４４ｂ
と第２のビット５０ｂとの間に接続された第２のワード
線行ＷＬ２、センスアンプ回路５４ｂを有するセンスア
ンプ領域４６ｂ、第２のビット５０ｂと第２のセンスア
ンプ回路５４ｂとの間に接続された第２のビット線ＢＬ
２および交差領域４８ｂに配置された第２のセンスアン
プドライバ５６ｂを含んでいる。更に、第２のビット線
ＢＬ２は、第２のビットマットＭＡＴ２を代表するもの
である。
【００３４】ワード線ＷＬ１, ＷＬ２およびビットマッ
トＭＡＴ１, ＭＡＴ２は従来と同じように動作する。こ
のため、サブアレイ４２ａ，４２ｂは、どちらも１つの
アレイブロック３６（図３）に属するものであるため、
ノーマル動作における任意の１時点では、１つのビット
マットだけが選択される。
トＭＡＴ１, ＭＡＴ２は従来と同じように動作する。こ
のため、サブアレイ４２ａ，４２ｂは、どちらも１つの
アレイブロック３６（図３）に属するものであるため、
ノーマル動作における任意の１時点では、１つのビット
マットだけが選択される。
【００３５】例えば、ワード線ＷＬ１およびビットマッ
プＭＡＴ１が選択されると、ワード線ＷＬ２およびビッ
トマップＭＡＴ２は選択されない。同様に、ワード線Ｗ
Ｌ２およびビットマップＭＡＴ２が選択されると、ワー
ド線ＷＬ１およびビットマップＭＡＴ１は選択されな
い。
プＭＡＴ１が選択されると、ワード線ＷＬ２およびビッ
トマップＭＡＴ２は選択されない。同様に、ワード線Ｗ
Ｌ２およびビットマップＭＡＴ２が選択されると、ワー
ド線ＷＬ１およびビットマップＭＡＴ１は選択されな
い。
【００３６】しかし、２５６ＭｂｉｔＤＲＡＭにおいて
は、アレイブロックが複数あるため（図３）、ノーマル
動作の際に多数のワード線が選択されることがある。
は、アレイブロックが複数あるため（図３）、ノーマル
動作の際に多数のワード線が選択されることがある。
【００３７】２つのセンスアンプ領域４６ａ, ４６ｂ
は、列選択信号ＹＳにより個々に選択可能である。列選
択信号ＹＳは列デコーダ３８により駆動され、列デコー
ダ３８は列アドレスバス６２からの列アドレス信号をデ
コードする。
は、列選択信号ＹＳにより個々に選択可能である。列選
択信号ＹＳは列デコーダ３８により駆動され、列デコー
ダ３８は列アドレスバス６２からの列アドレス信号をデ
コードする。
【００３８】列アドレスバス６２は列アドレスバッファ
６４により駆動される。列アドレスバッファ６４は外部
列アドレスバス６６のための入力バッファとして機能
し、従来のようにＣＡＳ信号によりイネーブルにされる
ので、これ以上の説明は省略する。
６４により駆動される。列アドレスバッファ６４は外部
列アドレスバス６６のための入力バッファとして機能
し、従来のようにＣＡＳ信号によりイネーブルにされる
ので、これ以上の説明は省略する。
【００３９】第１のセンスアンプドライバ５６ａは、第
１のマット選択信号ＭＳ１および第１のセンスアンプイ
ネーブル信号ＳＡＥ１等の入力を有している。同様に、
第２のセンスアンプドライバ５６ｂは、第２のマット選
択信号ＭＳ２および第２のセンスアンプイネーブル信号
ＳＡＥ２等の入力を有している。これらの信号によっ
て、各センスアンプドライバ５６ａ, ５６ｂは個々に、
あるいは、他のセンスアンプドライバと組み合わせて選
択することができる。
１のマット選択信号ＭＳ１および第１のセンスアンプイ
ネーブル信号ＳＡＥ１等の入力を有している。同様に、
第２のセンスアンプドライバ５６ｂは、第２のマット選
択信号ＭＳ２および第２のセンスアンプイネーブル信号
ＳＡＥ２等の入力を有している。これらの信号によっ
て、各センスアンプドライバ５６ａ, ５６ｂは個々に、
あるいは、他のセンスアンプドライバと組み合わせて選
択することができる。
【００４０】第１のワード線ドライバ５２ａは、行デコ
ード信号ＡＸおよび第１のマット選択信号ＭＳ１等の入
力を備えている。同様に、第２のワード線ドライバ５２
ｂは、行デコード信号ＡＸおよび第２のマット選択信号
ＭＳ２の入力を備えている。これらの入力によって各ワ
ード線ドライバ５２ａ, ５２ｂを、個々に、あるいは、
他のワード線ドライバと組み合わせて、選択することが
できる。
ード信号ＡＸおよび第１のマット選択信号ＭＳ１等の入
力を備えている。同様に、第２のワード線ドライバ５２
ｂは、行デコード信号ＡＸおよび第２のマット選択信号
ＭＳ２の入力を備えている。これらの入力によって各ワ
ード線ドライバ５２ａ, ５２ｂを、個々に、あるいは、
他のワード線ドライバと組み合わせて、選択することが
できる。
【００４１】行デコード信号ＡＸは行デコーダ４０によ
り駆動され、行デコーダ４０は行アドレスバス７０から
の行アドレス信号をデコードする。行デコーダ４０は、
行アドレスバス７０により、従来の仕方でイネーブルに
されるので、これ以上の説明は省略する。
り駆動され、行デコーダ４０は行アドレスバス７０から
の行アドレス信号をデコードする。行デコーダ４０は、
行アドレスバス７０により、従来の仕方でイネーブルに
されるので、これ以上の説明は省略する。
【００４２】行アドレスバス７０は行アドレスバッファ
７２により駆動される。行アドレスバッファ７２は、ノ
ーマル動作の際に、アドレスパッド３４ｃ〜３４ｆ（図
３）からの４つのアドレス信号Ａ０〜Ａ３を格納する。
しかし、ＣＢＲ（ＣＡＳ before ＲＡＳ）リフレッシュ
動作の際には、アドレスカウンタ７３が、内部アドレス
信号ＩＡ０〜ＩＡ２（集合的にＩＡとして示す）を生成
し、それらを行アドレスバッファ７２へと出力する。
７２により駆動される。行アドレスバッファ７２は、ノ
ーマル動作の際に、アドレスパッド３４ｃ〜３４ｆ（図
３）からの４つのアドレス信号Ａ０〜Ａ３を格納する。
しかし、ＣＢＲ（ＣＡＳ before ＲＡＳ）リフレッシュ
動作の際には、アドレスカウンタ７３が、内部アドレス
信号ＩＡ０〜ＩＡ２（集合的にＩＡとして示す）を生成
し、それらを行アドレスバッファ７２へと出力する。
【００４３】アドレスカウンタ７３は内部アドレス信号
ＩＡを従来のように生成するので、これ以上の説明は省
略する。行アドレスバッファ７２は、複数の行アドレス
信号を駆動するために４つの行アドレス回路を有してお
り、これについては図６〜図９を参照して以下に詳細に
説明する。
ＩＡを従来のように生成するので、これ以上の説明は省
略する。行アドレスバッファ７２は、複数の行アドレス
信号を駆動するために４つの行アドレス回路を有してお
り、これについては図６〜図９を参照して以下に詳細に
説明する。
【００４４】図６を参照すると、アドレスバッファ７２
（図５）の４つのアドレスバッファ回路の代表として、
第１のアドレスバッファ回路７４が示されている。第１
のアドレスバッファ回路７４は、アドレス信号Ａ０、内
部アドレス信号ＩＡ０、ＲＡＳ信号およびＣＢＲ信号の
入力を有している。
（図５）の４つのアドレスバッファ回路の代表として、
第１のアドレスバッファ回路７４が示されている。第１
のアドレスバッファ回路７４は、アドレス信号Ａ０、内
部アドレス信号ＩＡ０、ＲＡＳ信号およびＣＢＲ信号の
入力を有している。
【００４５】ＣＢＲ信号は、ＣＢＲリフレッシュ動作が
進行している際にアクティブとなっているが、これにつ
いては、後に、図１０および図１１を参照して詳細に説
明する。
進行している際にアクティブとなっているが、これにつ
いては、後に、図１０および図１１を参照して詳細に説
明する。
【００４６】図６および図７を参照すると、ノーマル動
作の際には、内部アドレス信号ＩＡ０信号は無視され、
アドレス信号Ａ０が格納される。しかし、ＣＢＲリフレ
ッシュ動作の際には、アドレス信号Ａ０が無視され、内
部アドレス信号ＩＡ０が格納される。これにより、第１
のアドレスバッファ回路７４は、図６に回路的に示さ
れ、また、図７のタイミング図にも示されているよう
に、２つの行アドレス信号ＢＸ０Ｔ, ＢＸ０Ｂを生成す
る。ノーマル動作とＣＢＲリフレッシュ動作との両方に
おいて、１つの時点では、２つの行アドレス信号ＢＸ０
Ｔ, ＢＸ０Ｂのうちの１つだけが得られる。
作の際には、内部アドレス信号ＩＡ０信号は無視され、
アドレス信号Ａ０が格納される。しかし、ＣＢＲリフレ
ッシュ動作の際には、アドレス信号Ａ０が無視され、内
部アドレス信号ＩＡ０が格納される。これにより、第１
のアドレスバッファ回路７４は、図６に回路的に示さ
れ、また、図７のタイミング図にも示されているよう
に、２つの行アドレス信号ＢＸ０Ｔ, ＢＸ０Ｂを生成す
る。ノーマル動作とＣＢＲリフレッシュ動作との両方に
おいて、１つの時点では、２つの行アドレス信号ＢＸ０
Ｔ, ＢＸ０Ｂのうちの１つだけが得られる。
【００４７】同様に、第２および第３のアドレスバッフ
ァ回路（図示されていない）は、それぞれアドレス信号
Ａ１／内部アドレス信号ＩＡ１およびアドレス信号Ａ２
／内部アドレス信号ＩＡ２の入力を有しており、また、
それぞれ行アドレス信号ＢＸ１Ｔ／行アドレス信号ＢＸ
１Ｂおよび行アドレス信号ＢＸ２Ｔ／行アドレス信号Ｂ
Ｘ２Ｂの出力を生成する。
ァ回路（図示されていない）は、それぞれアドレス信号
Ａ１／内部アドレス信号ＩＡ１およびアドレス信号Ａ２
／内部アドレス信号ＩＡ２の入力を有しており、また、
それぞれ行アドレス信号ＢＸ１Ｔ／行アドレス信号ＢＸ
１Ｂおよび行アドレス信号ＢＸ２Ｔ／行アドレス信号Ｂ
Ｘ２Ｂの出力を生成する。
【００４８】図８および図９を参照すると、４番目のア
ドレスバッファ回路７５はＲＡＳ信号、ＣＢＲ信号およ
びアドレス信号Ａ３の入力を有しており、２つの行アド
レス信号ＢＸ３Ｔ, ＢＸ３Ｂを生成する。これらは、図
８に配線図で示されており、図９ではタイミング図とし
て示されている。
ドレスバッファ回路７５はＲＡＳ信号、ＣＢＲ信号およ
びアドレス信号Ａ３の入力を有しており、２つの行アド
レス信号ＢＸ３Ｔ, ＢＸ３Ｂを生成する。これらは、図
８に配線図で示されており、図９ではタイミング図とし
て示されている。
【００４９】ノーマル動作の際、４番目のアドレスバッ
ファ回路７５は、第１のアドレスバッファ回路７４と同
様に動作する。しかし、ＣＢＲリフレッシュ動作の際に
は、アドレス信号Ａ３が無視され、行アドレス信号ＢＸ
３Ｔ, ＢＸ３Ｂの両方が得られる。このようにして、Ｃ
ＢＲリフレッシュ動作の際には、１時点で２つのワード
線がアクティブにされる。
ファ回路７５は、第１のアドレスバッファ回路７４と同
様に動作する。しかし、ＣＢＲリフレッシュ動作の際に
は、アドレス信号Ａ３が無視され、行アドレス信号ＢＸ
３Ｔ, ＢＸ３Ｂの両方が得られる。このようにして、Ｃ
ＢＲリフレッシュ動作の際には、１時点で２つのワード
線がアクティブにされる。
【００５０】行アドレス信号ＢＸ０Ｔ, ＢＸ１Ｔ, ＢＸ
２Ｔ, ＢＸ０Ｂ, ＢＸ１Ｂ, ＢＸ２Ｂにより行アドレス
バス７０（図５）が構成され、行アドレス信号ＢＸ３
Ｔ, ＢＸ３Ｂによりマット選択バス７６（図５）が構成
される。
２Ｔ, ＢＸ０Ｂ, ＢＸ１Ｂ, ＢＸ２Ｂにより行アドレス
バス７０（図５）が構成され、行アドレス信号ＢＸ３
Ｔ, ＢＸ３Ｂによりマット選択バス７６（図５）が構成
される。
【００５１】図１０および図１１を参照すると、ＣＢＲ
制御回路７８（図５参照）はＣＢＲ信号を生成する。Ｃ
ＢＲ制御回路７８は、その入力がＣＡＳ信号およびＲＡ
Ｓ信号用であり、フリップフロップ８０を有している。
制御回路７８（図５参照）はＣＢＲ信号を生成する。Ｃ
ＢＲ制御回路７８は、その入力がＣＡＳ信号およびＲＡ
Ｓ信号用であり、フリップフロップ８０を有している。
【００５２】ＣＢＲ制御回路７８は、図１０に回路的に
示され、図１１にタイミング図として示されているよう
に、ＣＡＳ信号がＲＡＳ信号の前に得られる時は必ずＣ
ＢＲ信号を得るようになっている。
示され、図１１にタイミング図として示されているよう
に、ＣＡＳ信号がＲＡＳ信号の前に得られる時は必ずＣ
ＢＲ信号を得るようになっている。
【００５３】再び図５を参照すると、マット選択バス７
６、ＲＡＳ信号およびＣＢＲ信号は、全体として参照番
号７７ａで示されているグループ論理回路への入力とな
っている。
６、ＲＡＳ信号およびＣＢＲ信号は、全体として参照番
号７７ａで示されているグループ論理回路への入力とな
っている。
【００５４】第１のマット選択信号ＭＳ１、第２のマッ
ト選択信号ＭＳ２、第１のセンスアンプイネーブル信号
ＳＡＥ１および第２のセンスアンプイネーブル信号ＳＡ
Ｅ２は、グループ論理回路７７ａの出力となっている。
ト選択信号ＭＳ２、第１のセンスアンプイネーブル信号
ＳＡＥ１および第２のセンスアンプイネーブル信号ＳＡ
Ｅ２は、グループ論理回路７７ａの出力となっている。
【００５５】グループ論理回路７７ａは、マットセレク
タ８４、センスアンプイネーブル（ＳＡＥ）ドライバ８
６およびＳＡＥ遅延回路８８を有している。マットセレ
クタ８４は、選択回路を構成し、ＳＡＥドライバ８６お
よびＳＡＥ遅延回路８８は、タイミング信号発生回路を
構成する。
タ８４、センスアンプイネーブル（ＳＡＥ）ドライバ８
６およびＳＡＥ遅延回路８８を有している。マットセレ
クタ８４は、選択回路を構成し、ＳＡＥドライバ８６お
よびＳＡＥ遅延回路８８は、タイミング信号発生回路を
構成する。
【００５６】マットセレクタ８４は、マット選択バス７
６（図５）およびＲＡＳ信号からの入力を有している。
従来のように、マットセレクタ８４は、２つの第１のマ
ット選択信号ＭＳ１および第２のマット選択信号ＭＳ２
のような、複数のマット選択信号を生成する。
６（図５）およびＲＡＳ信号からの入力を有している。
従来のように、マットセレクタ８４は、２つの第１のマ
ット選択信号ＭＳ１および第２のマット選択信号ＭＳ２
のような、複数のマット選択信号を生成する。
【００５７】ＲＡＳ信号はＳＡＥドライバ８６へ入力さ
れ、ＳＡＥドライバ８６は従来のように第１のセンスア
ンプイネーブル信号ＳＡＥ１を生成する。センスアンプ
イネーブル信号ＳＡＥ１はＳＡＥ遅延回路８８へ入力さ
れ、ＳＡＥ遅延回路８８は、後に詳細に説明するよう
に、第２のセンスアンプイネーブル信号ＳＡＥ２を生成
する。
れ、ＳＡＥドライバ８６は従来のように第１のセンスア
ンプイネーブル信号ＳＡＥ１を生成する。センスアンプ
イネーブル信号ＳＡＥ１はＳＡＥ遅延回路８８へ入力さ
れ、ＳＡＥ遅延回路８８は、後に詳細に説明するよう
に、第２のセンスアンプイネーブル信号ＳＡＥ２を生成
する。
【００５８】図１２および図１３を参照すると、ＳＡＥ
遅延回路８８は、遅延回路部分９０およびスイッチ回路
部分９２を有している。したがって遅延回路部分９０が
実質的に遅延回路を構成する。スイッチ回路部分９２は
ＣＢＲ信号により制御され、一連のＮＡＮＤゲート９４
ａ, ９４ｂを有している。
遅延回路８８は、遅延回路部分９０およびスイッチ回路
部分９２を有している。したがって遅延回路部分９０が
実質的に遅延回路を構成する。スイッチ回路部分９２は
ＣＢＲ信号により制御され、一連のＮＡＮＤゲート９４
ａ, ９４ｂを有している。
【００５９】ＣＢＲ信号が得られないときに、第１のセ
ンスアンプイネーブル信号ＳＡＥ１は、無視できる程度
の遅延で第２のセンスアンプイネーブル信号ＳＡＥ２信
号を駆動する。しかし、ＣＢＲ信号が得られると、第１
のセンスアンプイネーブル信号ＳＡＥ１は、遅延時間９
６の後に、第２のセンスアンプイネーブル信号ＳＡＥ２
を駆動する。遅延時間９６の大きさは遅延回路部分９０
により決定される。
ンスアンプイネーブル信号ＳＡＥ１は、無視できる程度
の遅延で第２のセンスアンプイネーブル信号ＳＡＥ２信
号を駆動する。しかし、ＣＢＲ信号が得られると、第１
のセンスアンプイネーブル信号ＳＡＥ１は、遅延時間９
６の後に、第２のセンスアンプイネーブル信号ＳＡＥ２
を駆動する。遅延時間９６の大きさは遅延回路部分９０
により決定される。
【００６０】このような遅延回路９０および遅延時間９
６を作り出すために、従来から多くの方法がある。その
ようなものの例としては、複数のインバータドライバを
直列接続したもの、あるいは、ＲＣ遅延回路が挙げられ
る。
６を作り出すために、従来から多くの方法がある。その
ようなものの例としては、複数のインバータドライバを
直列接続したもの、あるいは、ＲＣ遅延回路が挙げられ
る。
【００６１】再度、図５を参照すると、ＣＢＲリフレッ
シュ動作の際には、ワード線ＷＬ１, ＷＬ２のような２
本のワード線が同時に選択され、ワード線ＷＬ２に対応
する第２のセンスアンプ回路は遅延してイネーブルにさ
れるので、第２のビットマットＭＡＴ２を通るピーク電
流の発生は、第１のビットマットＭＡＴ１を通るピーク
電流の発生から、時間的に分離されている。
シュ動作の際には、ワード線ＷＬ１, ＷＬ２のような２
本のワード線が同時に選択され、ワード線ＷＬ２に対応
する第２のセンスアンプ回路は遅延してイネーブルにさ
れるので、第２のビットマットＭＡＴ２を通るピーク電
流の発生は、第１のビットマットＭＡＴ１を通るピーク
電流の発生から、時間的に分離されている。
【００６２】したがって、図１４を参照すると、本発明
は、全てのメモリ動作に関して一貫したピーク電流を維
持する。第１のタイミングセット９８は、リード動作あ
るいはライト動作のようなノーマル動作のペアを示すも
のである。これらの動作において、ＲＡＳ信号は常にＣ
ＡＳ信号の前に得られている。その結果、ＣＢＲ信号は
得られない。
は、全てのメモリ動作に関して一貫したピーク電流を維
持する。第１のタイミングセット９８は、リード動作あ
るいはライト動作のようなノーマル動作のペアを示すも
のである。これらの動作において、ＲＡＳ信号は常にＣ
ＡＳ信号の前に得られている。その結果、ＣＢＲ信号は
得られない。
【００６３】また、第１のタイミングセット９８におい
て、１時点で１つのワード線だけが得られる。例えば、
第１の動作においては、ワード線ＷＬ１だけが得られ、
第２の動作においては、ワード線ＷＬ２だけが得られ
る。したがって、第１の動作においては第１のビットマ
ットＭＡＴ１だけがアクティブにされ、第２の動作にお
いては第２のビットマットＭＡＴ２だけがアクティブと
される。その結果、Ｉ（ＢＬ）のラベルが付された波形
により示される、全てのビットマットに対するピーク電
流は、第１のレベル１００に達する。
て、１時点で１つのワード線だけが得られる。例えば、
第１の動作においては、ワード線ＷＬ１だけが得られ、
第２の動作においては、ワード線ＷＬ２だけが得られ
る。したがって、第１の動作においては第１のビットマ
ットＭＡＴ１だけがアクティブにされ、第２の動作にお
いては第２のビットマットＭＡＴ２だけがアクティブと
される。その結果、Ｉ（ＢＬ）のラベルが付された波形
により示される、全てのビットマットに対するピーク電
流は、第１のレベル１００に達する。
【００６４】第２のタイミングセット１０２は、多数の
ＣＢＲリフレッシュ動作を示すものである。これらの動
作においては、ＣＡＳ信号が常にＲＡＳ信号の前に得ら
れる。その結果、ＣＢＲ信号が得られる。なお、第２の
タイミングセット１０２においては、同時に２本のワー
ド線が選択される。
ＣＢＲリフレッシュ動作を示すものである。これらの動
作においては、ＣＡＳ信号が常にＲＡＳ信号の前に得ら
れる。その結果、ＣＢＲ信号が得られる。なお、第２の
タイミングセット１０２においては、同時に２本のワー
ド線が選択される。
【００６５】例えば、ワード線ＷＬ１, ＷＬ２の両方が
同時に得られ、それにより、ビットマットＭＡＴ１, Ｍ
ＡＴ２の両方が同時にアクティブにされる。しかし、第
１のビットマップＭＡＴ１および第２のビットマットＭ
ＡＴ２の両方は同時には増幅されない。
同時に得られ、それにより、ビットマットＭＡＴ１, Ｍ
ＡＴ２の両方が同時にアクティブにされる。しかし、第
１のビットマップＭＡＴ１および第２のビットマットＭ
ＡＴ２の両方は同時には増幅されない。
【００６６】ビットマットＭＡＴ１は、第１のセンスア
ンプイネーブル信号ＳＡＥ１（図５）に応答して増幅さ
れ、ビットマットＭＡＴ２は第２のセンスアンプイネー
ブルＳＡＥ２（図５）に応答して増幅されるので、ビッ
トマットＭＡＴ２の選択に起因するピーク電流は、ビッ
トマットＭＡＴ１の選択に起因するピーク電流から、遅
延時間９６だけ遅延される。その結果、Ｉ（ＢＬ）は、
依然として、第１のレベル１００に達するだけである。
ンプイネーブル信号ＳＡＥ１（図５）に応答して増幅さ
れ、ビットマットＭＡＴ２は第２のセンスアンプイネー
ブルＳＡＥ２（図５）に応答して増幅されるので、ビッ
トマットＭＡＴ２の選択に起因するピーク電流は、ビッ
トマットＭＡＴ１の選択に起因するピーク電流から、遅
延時間９６だけ遅延される。その結果、Ｉ（ＢＬ）は、
依然として、第１のレベル１００に達するだけである。
【００６７】図１５を参照すると、この第２の実施の形
態において、大多数の部品要素は図５の場合と同じであ
るが、グループ論理回路７７ｄに代えて、グループ論理
回路７７ｂとされていることだけが異なっている。グル
ープ論理回路７７ｂは、第１および第２のマットセレク
タ１０４, １０６、第１および第２のセンスアンプイネ
ーブル（ＳＡＥ）ドライバ１０８, １１０、および、Ｒ
ＡＳ遅延回路１１２を有している。
態において、大多数の部品要素は図５の場合と同じであ
るが、グループ論理回路７７ｄに代えて、グループ論理
回路７７ｂとされていることだけが異なっている。グル
ープ論理回路７７ｂは、第１および第２のマットセレク
タ１０４, １０６、第１および第２のセンスアンプイネ
ーブル（ＳＡＥ）ドライバ１０８, １１０、および、Ｒ
ＡＳ遅延回路１１２を有している。
【００６８】第１のマットセレクタ１０４の入力は、マ
ットセレクタバス７６からの入力およびＲＡＳ信号であ
る。第２のマットセレクタ１０６の入力は、マットセレ
クタバス７６からの入力と、第２のＲＡＳ信号１１４で
ある。
ットセレクタバス７６からの入力およびＲＡＳ信号であ
る。第２のマットセレクタ１０６の入力は、マットセレ
クタバス７６からの入力と、第２のＲＡＳ信号１１４で
ある。
【００６９】ノーマル動作の際、第２のＲＡＳ信号１１
４は、ＲＡＳ信号の直後に続いている。ＣＢＲリフレッ
シュ動作の際には、第２のＲＡＳ信号１１４はＲＡＳ信
号から遅延される。第２のＲＡＳ信号１１４の遅延は、
ＲＡＳ遅延回路１１２により生成される。ＲＡＳ遅延回
路１１２は、図５で論じられたＳＡＥ遅延回路８８と比
べると、センスアンプイネーブル信号ＳＡＥ１の代わり
にＲＡＳ信号の入力を有していること以外、全く同じも
のである。
４は、ＲＡＳ信号の直後に続いている。ＣＢＲリフレッ
シュ動作の際には、第２のＲＡＳ信号１１４はＲＡＳ信
号から遅延される。第２のＲＡＳ信号１１４の遅延は、
ＲＡＳ遅延回路１１２により生成される。ＲＡＳ遅延回
路１１２は、図５で論じられたＳＡＥ遅延回路８８と比
べると、センスアンプイネーブル信号ＳＡＥ１の代わり
にＲＡＳ信号の入力を有していること以外、全く同じも
のである。
【００７０】このようにして、第１の実施の形態のよう
にセンスアンプドライバ５６ａ, ５６ｂをアクティブに
するのを遅延させる代わりに、ワード線ＷＬ２のアクテ
ィブ化が遅延される。これについては以下に示す。
にセンスアンプドライバ５６ａ, ５６ｂをアクティブに
するのを遅延させる代わりに、ワード線ＷＬ２のアクテ
ィブ化が遅延される。これについては以下に示す。
【００７１】図１６を参照すると、第２の実施の形態に
おいて、本発明は、すべてのメモリ動作に関して一貫し
たピーク電流を維持している。第１のタイミングセット
１１６は、１対のリードあるいはライトサイクルを示す
ものである。このタイミングセットは、図１４のタイミ
ングセット９８と同一である。
おいて、本発明は、すべてのメモリ動作に関して一貫し
たピーク電流を維持している。第１のタイミングセット
１１６は、１対のリードあるいはライトサイクルを示す
ものである。このタイミングセットは、図１４のタイミ
ングセット９８と同一である。
【００７２】第２のタイミングセット１１８は、多数の
ＣＢＲリフレッシュ動作を示すものである。このタイミ
ングセット１１８は、図１４のタイミングセット１０２
とは異なる。タイミング設定１１８において、ＣＡＳ信
号は、常にＲＡＳ信号の前に得られる。その結果、ＣＢ
Ｒ信号が得られる。
ＣＢＲリフレッシュ動作を示すものである。このタイミ
ングセット１１８は、図１４のタイミングセット１０２
とは異なる。タイミング設定１１８において、ＣＡＳ信
号は、常にＲＡＳ信号の前に得られる。その結果、ＣＢ
Ｒ信号が得られる。
【００７３】ＣＢＲリフレッシュ動作の際には、ワード
線ＷＬ１, ＷＬ２のような２本のワード線が選択され
る。しかし、ワード線ＷＬ２の選択はワード線ＷＬ１の
選択から、遅延時間９６だけ遅延されている。その結
果、対応するビットマットのアクティブ化は、遅延時間
９６だけ遅延される。
線ＷＬ１, ＷＬ２のような２本のワード線が選択され
る。しかし、ワード線ＷＬ２の選択はワード線ＷＬ１の
選択から、遅延時間９６だけ遅延されている。その結
果、対応するビットマットのアクティブ化は、遅延時間
９６だけ遅延される。
【００７４】例えば、ワード線ＷＬ１, ＷＬ２の両方の
ワード線は、ＣＢＲリフレッシュ動作の際に得られる。
ワード線ＷＬ２は、各動作に関して、ワード線ＷＬ１か
ら遅延時間９６に等しい分だけ後に得られ、よって、第
２のビットマットＭＡＴ２は、第１のビットマットＭＡ
Ｔ１の後にアクティブとされ、増幅される。その結果、
Ｉ（ＢＬ）は依然として第１のレベル１００がピークと
なる。
ワード線は、ＣＢＲリフレッシュ動作の際に得られる。
ワード線ＷＬ２は、各動作に関して、ワード線ＷＬ１か
ら遅延時間９６に等しい分だけ後に得られ、よって、第
２のビットマットＭＡＴ２は、第１のビットマットＭＡ
Ｔ１の後にアクティブとされ、増幅される。その結果、
Ｉ（ＢＬ）は依然として第１のレベル１００がピークと
なる。
【００７５】上述の第１および第２の実施の形態は、単
純化して、２つのサブアレイ４２ａ, ４２ｂに適用され
ていた。しかし、これら２つの実施の形態を、単純明白
に拡大することにより、本発明は非常に大規模なＤＲＡ
Ｍに適用することができる。
純化して、２つのサブアレイ４２ａ, ４２ｂに適用され
ていた。しかし、これら２つの実施の形態を、単純明白
に拡大することにより、本発明は非常に大規模なＤＲＡ
Ｍに適用することができる。
【００７６】例えば、図１７および１８を参照すると、
本発明の第２の実施の形態を拡大して解釈したものが示
されており、それは、図１７に示されているように、第
２の実施の形態を含み、また、第２および第３のＲＡＳ
遅延回路１２０, １２２を含んでいる。
本発明の第２の実施の形態を拡大して解釈したものが示
されており、それは、図１７に示されているように、第
２の実施の形態を含み、また、第２および第３のＲＡＳ
遅延回路１２０, １２２を含んでいる。
【００７７】後続のＲＡＳ遅延回路は先行の回路からカ
スケード接続されている。第２のＲＡＳ遅延回路１２０
の入力は、第１のＲＡＳ遅延回路１１２の出力に接続さ
れており、一方、第３のＲＡＳ遅延回路１２２の入力は
第２のＲＡＳ遅延回路１２０の出力に接続されている。
スケード接続されている。第２のＲＡＳ遅延回路１２０
の入力は、第１のＲＡＳ遅延回路１１２の出力に接続さ
れており、一方、第３のＲＡＳ遅延回路１２２の入力は
第２のＲＡＳ遅延回路１２０の出力に接続されている。
【００７８】その結果、ＣＢＲリフレッシュ動作の際に
複数のワード線が選択されると、各ワード線のアクティ
ブ化は、先行するワード線のアクティブ化から時間の点
で遅延され、その結果、任意の１時点では１本のワード
線だけがアクティブにされている。
複数のワード線が選択されると、各ワード線のアクティ
ブ化は、先行するワード線のアクティブ化から時間の点
で遅延され、その結果、任意の１時点では１本のワード
線だけがアクティブにされている。
【００７９】同様にして、図５に示されたＳＡＥ遅延回
路８８のようなＳＡＥ遅延回路を複数カスケード接続す
ることにより、第１の実施の形態を拡大して解釈したも
のを実現することができる。
路８８のようなＳＡＥ遅延回路を複数カスケード接続す
ることにより、第１の実施の形態を拡大して解釈したも
のを実現することができる。
【００８０】図１７に示された実施の形態と同様に、こ
れは、第２のＳＡＥ遅延回路の入力を第１のＳＡＥ遅延
回路８８の出力に結合し、次々に同様に結合することに
より達成することができる。
れは、第２のＳＡＥ遅延回路の入力を第１のＳＡＥ遅延
回路８８の出力に結合し、次々に同様に結合することに
より達成することができる。
【００８１】その結果、ＣＢＲリフレッシュ動作の際に
は、各センスアンプのアクティブ化は、先行するセンス
アンプのアクティブ化から時間の点で遅延されるため、
任意の所定の時点で１つのマットだけがアクティブとさ
れ、これによりＩ（ＢＬ）のピークレベルを最小にする
ことができる。
は、各センスアンプのアクティブ化は、先行するセンス
アンプのアクティブ化から時間の点で遅延されるため、
任意の所定の時点で１つのマットだけがアクティブとさ
れ、これによりＩ（ＢＬ）のピークレベルを最小にする
ことができる。
【００８２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００８３】例えばある場合には、本発明の特徴のある
ものを用い、他の特徴は用いないこともできる。
ものを用い、他の特徴は用いないこともできる。
【００８４】また、本発明の範囲を変更することなく、
前記の例示的な実施の形態に、更に別のバッファ、ドラ
イバ、遅延回路およびその他の回路を追加することがで
きる。したがって、添付の特許請求の範囲を、本発明の
範囲と整合した仕方で広く解釈することは適切である。
前記の例示的な実施の形態に、更に別のバッファ、ドラ
イバ、遅延回路およびその他の回路を追加することがで
きる。したがって、添付の特許請求の範囲を、本発明の
範囲と整合した仕方で広く解釈することは適切である。
【００８５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００８６】すなわち、本発明においては、他の点では
従来と同様のＤＲＡＭ回路に、ＣＢＲリフレッシュ動作
を検出するための回路を設ける。ＣＢＲリフレッシュが
検出されると、ビットマットのセンシングを互いにずら
し、それにより、各ビットマットにより利用される電流
がピークに達する時間が互い違いとなるようにする。こ
れにより、所定の時点におけるビットマットおよびセン
スアンプのピーク電流が、ある低いレベルに維持される
という優れた効果が達成される。
従来と同様のＤＲＡＭ回路に、ＣＢＲリフレッシュ動作
を検出するための回路を設ける。ＣＢＲリフレッシュが
検出されると、ビットマットのセンシングを互いにずら
し、それにより、各ビットマットにより利用される電流
がピークに達する時間が互い違いとなるようにする。こ
れにより、所定の時点におけるビットマットおよびセン
スアンプのピーク電流が、ある低いレベルに維持される
という優れた効果が達成される。
【図１】従来のＤＲＡＭの単純化されたブロック図であ
る。
る。
【図２】図１のＤＲＡＭのリード動作およびＣＢＲ動作
のタイミング図である。
のタイミング図である。
【図３】本発明の特徴を実現した２５６メガビットＤＲ
ＡＭのブロック図である。
ＡＭのブロック図である。
【図４】図３の２５６メガビットＤＲＡＭの一部のブロ
ック図である。
ック図である。
【図５】本発明の特徴を実現したＤＲＡＭ回路の第１の
実施の形態の単純化されたブロック図である。
実施の形態の単純化されたブロック図である。
【図６】図５の第１のアドレスバッファ回路の回路図で
ある。
ある。
【図７】図６の第１のアドレスバッファのタイミング図
である。
である。
【図８】図５の第４のアドレスバッファの回路図であ
る。
る。
【図９】図８の第４のアドレスバッファのタイミング図
である。
である。
【図１０】図５のＣＢＲ制御回路の回路図である。
【図１１】図１０のＣＢＲ制御回路のタイミング図であ
る。
る。
【図１２】図５のＳＡＥ遅延スイッチの回路図である。
【図１３】図１２のＳＡＥ遅延スイッチのタイミング図
である。
である。
【図１４】図５のＤＲＡＭのリード動作およびＣＢＲリ
フレッシュ動作のタイミング図である。
フレッシュ動作のタイミング図である。
【図１５】本発明の特徴を実現したＤＲＡＭ回路の第２
の実施の形態の単純化されたブロック図である。
の実施の形態の単純化されたブロック図である。
【図１６】図１５のＤＲＡＭのリード動作およびＣＢＲ
リフレッシュ動作のタイミング図である。
リフレッシュ動作のタイミング図である。
【図１７】本発明の特徴を実現したＤＲＡＭ回路の第３
の実施の形態の単純化されたブロック図である。
の実施の形態の単純化されたブロック図である。
【図１８】図１７のＤＲＡＭのリード動作およびＣＢＲ
リフレッシュ動作のタイミング図である。
リフレッシュ動作のタイミング図である。
３８ 列デコーダ ４０ 行デコーダ ４２ａ, ４２ｂ サブアレイ ４４ａ, ４４ｂ ワード線ドライバ領域 ４６ａ, ４６ｂ センスアンプ領域 ４８ａ, ４８ｂ 交差領域 ５０ａ, ５０ｂ ビット（メモリセル） ５２ａ, ５２ｂ ワード線ドライバ ５４ａ, ５４ｂ センスアンプ回路 ５６ａ, ５６ｂ センスアンプドライバ ６２ 列アドレスバス ６４ 列アドレスバッファ ６６ 外部列アドレスバス ７０ 行アドレスバス ７２ 行アドレスバッファ ７３ アドレスカウンタ ７６ マット選択バス ７７ａ グループ論理回路 ７８ ＣＢＲ制御回路 ８４ マットセレクタ（選択回路） ８６ センスアンプイネーブル（ＳＡＥ）ドライバ（タ
イミング信号発生回路） ８８ ＳＡＥ遅延回路（タイミング信号発生回路） ＭＡＴ１, ＭＡＴ２ ビットマット ＷＬ１, ＷＬ２ ワード線
イミング信号発生回路） ８８ ＳＡＥ遅延回路（タイミング信号発生回路） ＭＡＴ１, ＭＡＴ２ ビットマット ＷＬ１, ＷＬ２ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大鳥 浩 アメリカ合衆国、テキサス州 75024、プ ラノ、プレストン・ロード 6900、＃2721 (72)発明者 中村 正行 アメリカ合衆国、テキサス州 75024、プ ラノ、プレストン・ロード 6900、＃2514 (72)発明者 エイディン・イー・ヒスロップ アメリカ合衆国、テキサス州 75240、ダ ラス、オーバーデール 7410
Claims (15)
- 【請求項１】 半導体メモリであって、 複数ペアのビット線と複数のワード線と複数のダイナミ
ックメモリセルと前記複数ペアのビット線に結合された
複数のセンスアンプとをそれぞれ有する第１および第２
のメモリブロックと、 前記第１のメモリブロックにおける前記複数のセンスア
ンプに同時に動作電流を供給するための第１の駆動回路
と、 前記第２のメモリブロックにおける前記複数のセンスア
ンプに同時に動作電流を供給するための第２の駆動回路
と、 前記半導体メモリが選択されていることを示すチップ選
択信号を受取るための第１の外部端子と、 ノーマル動作モードでは前記第１および第２の駆動回路
の１つをアクティブ化し、リフレッシュ動作モードでは
前記第１および第２の駆動回路の両方をアクティブ化す
るための制御回路とを有し、 前記ノーマル動作モードにおいて、前記第１および第２
の駆動回路の１つが、前記チップ選択信号を受取ること
に続く第１の期間経過時にアクティブ化され、 前記リフレッシュ動作モードにおいて、前記チップ選択
信号を受取ることに続く前記第１の期間経過時に前記第
１および第２の駆動回路の１つがアクティブ化され、そ
の後第２の期間経過時に該第１および第２の駆動回路の
他方の回路がアクティブ化されることを特徴とする半導
体メモリ。 - 【請求項２】 請求項１記載の半導体メモリにおいて、
前記チップ選択信号が行アドレスストローブ信号であ
り、前記リフレッシュ動作モードがキャス・ビフォー・
ラス信号リフレッシュ動作モードであることを特徴とす
る半導体メモリ。 - 【請求項３】 第１タイミング信号と該第１タイミング
信号より遅延された第２タイミング信号とを出力可能な
タイミング信号発生回路と、 複数のセンスアンプを有する第１センスアンプ群と、 複数のセンスアンプを有する第２センスアンプ群と、 前記第１および第２センスアンプ群のうち動作すべき一
方または両方のセンスアンプ群を選択する選択回路とを
有し、 前記選択回路が前記第１および第２センスアンプ群の一
方を選択した場合、選択されたセンスアンプ群の複数の
センスアンプが前記第１タイミング信号に同期して動作
し、 前記選択回路が前記第１および第２センスアンプ群を共
に選択した場合、前記第１センスアンプ群の複数のセン
スアンプが前記第１タイミング信号に同期して動作し、
前記第２センスアンプ群の複数のセンスアンプが前記第
２タイミング信号に同期して動作することを特徴とする
半導体メモリ。 - 【請求項４】 請求項３記載の半導体メモリにおいて、
前記タイミング信号発生回路は遅延回路を有し、前記第
２タイミング信号は該遅延回路を介して出力され、前記
第１タイミング信号は該遅延回路を介さずに出力される
ことを特徴とする半導体メモリ。 - 【請求項５】 請求項４記載の半導体メモリにおいて、 前記半導体メモリはリフレッシュ動作モードとノーマル
動作モードとを備え、 リフレッシュ動作モードにおいて前記選択回路は前記第
１および第２センスアンプ群を共に選択し、 ノーマル動作モードにおいて前記選択回路は前記第１お
よび第２センスアンプ群の一方を選択することを特徴と
する半導体メモリ。 - 【請求項６】 複数のビット線対と複数のワード線と複
数のダイナミックメモリセルとをそれぞれ有する第１お
よび第２のメモリセルアレイと、 第１タイミング信号と該第１タイミング信号より遅延さ
れた第２タイミング信号とを出力可能なタイミング信号
発生回路と、 前記第１メモリセルアレイ内の複数のビット線対に対応
して設けられた複数のセンスアンプを有する第１センス
アンプ群と、 前記第２メモリセルアレイ内の複数のビット線対に対応
して設けられた複数のセンスアンプを有する第２センス
アンプ群と、 前記第１および第２センスアンプ群のうち動作すべき一
方または両方のセンスアンプ群を選択する選択回路とを
備え、 前記選択回路が前記第１および第２センスアンプ群の一
方を選択した場合、選択されたセンスアンプ群の複数の
センスアンプが前記第１タイミング信号に同期して動作
し、 前記選択回路が前記第１および第２センスアンプ群を共
に選択した場合、前記第１センスアンプ群の複数のセン
スアンプが前記第１タイミング信号に同期して動作し、
前記第２センスアンプ群の前記複数のセンスアンプが前
記第２タイミング信号に同期して動作することを特徴と
する半導体メモリ。 - 【請求項７】 請求項６記載の半導体メモリにおいて、
前記タイミング信号発生回路は遅延回路を有し、前記第
２タイミング信号は該遅延回路を介して出力され、前記
第１タイミング信号は該遅延回路を介さずに出力される
ことを特徴とする半導体メモリ。 - 【請求項８】 請求項７記載の半導体メモリにおいて、 前記半導体メモリはリフレッシュ動作モードとノーマル
動作モードとを備え、 リフレッシュ動作モードにおいて前記選択回路は前記第
１および第２センスアンプ群を共に選択し、 ノーマル動作モードにおいて前記選択回路は前記第１お
よび第２センスアンプ群の一方を選択することを特徴と
する半導体メモリ。 - 【請求項９】 請求項８記載の半導体メモリにおいて、 前記半導体メモリは、 前記第１メモリセルアレイの前記複数のワード線から１
つのワード線を選択する第１ワード線駆動回路と、 前記第２メモリセルアレイの前記複数のワード線から１
つのワード線を選択する第２ワード線駆動回路とをさら
に有し、 前記リフレッシュ動作モードにおいて前記第１および第
２ワード線駆動回路が共に動作し、 前記ノーマル動作モードにおいて前記第１および第２ワ
ード線駆動回路の一方が選択的に動作することを特徴と
する半導体メモリ。 - 【請求項１０】 請求項９記載の半導体メモリにおい
て、前記リフレッシュ動作モードにおいて、前記第１お
よび第２ワード線駆動回路は前記選択回路の出力信号に
基づいて共に同一タイミングで動作することを特徴とす
る半導体メモリ。 - 【請求項１１】 請求項９記載の半導体メモリにおい
て、前記リフレッシュ動作モードにおいて前記第１ワー
ド線駆動回路は前記第１タイミング信号に同期して動作
し、前記第２ワード線駆動回路は前記第２タイミング信
号に同期して動作することを特徴とする半導体メモリ。 - 【請求項１２】 ノーマル動作モードとリフレッシュ動
作モードを有する半導体メモリであって、 複数のビット線対と複数のワード線と複数のダイナミッ
ク型メモリセルとを有するメモリセルアレイと、 前記メモリセルアレイ内の複数のビット線対に対応して
設けられた複数のセンスアンプと、 第１タイミング信号と、該第１タイミング信号より遅延
された第２タイミング信号とを出力可能なタイミング信
号発生回路とを備え、 前記ノーマル動作モード時に前記第１タイミング信号に
同期して前記複数のセンスアンプが動作し、 前記リフレッシュ動作モード時に前記第２タイミング信
号に同期して前記複数のセンスアンプが動作することを
特徴とする半導体メモリ。 - 【請求項１３】 請求項１２記載の半導体メモリにおい
て、前記タイミング信号発生回路は遅延回路を有し、前
記第２タイミング信号は該遅延回路を介して出力され、
前記第１タイミング信号は該遅延回路を介さずに出力さ
れることを特徴とする半導体メモリ。 - 【請求項１４】 請求項１３記載の半導体メモリにおい
て、 前記半導体メモリはリフレッシュモード検出回路を備
え、 前記リフレッシュモード検出回路の出力信号に基づいて
前記タイミング信号発生回路が制御されることを特徴と
する半導体メモリ。 - 【請求項１５】 請求項１４記載の半導体メモリにおい
て、前記第１および第２タイミング信号は前記半導体メ
モリに供給される外部タイミング信号に基づいて形成さ
れることを特徴とする半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US826495P | 1995-12-22 | 1995-12-22 | |
| US60/008,264 | 1995-12-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09204774A true JPH09204774A (ja) | 1997-08-05 |
Family
ID=21730665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8192429A Pending JPH09204774A (ja) | 1995-12-22 | 1996-07-22 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5793694A (ja) |
| JP (1) | JPH09204774A (ja) |
| KR (1) | KR100431108B1 (ja) |
| TW (1) | TW345662B (ja) |
Cited By (2)
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| US7362643B2 (en) | 2005-08-30 | 2008-04-22 | Elpida Memory, Inc. | Semiconductor-memory device and bank refresh method |
| JP2011065732A (ja) * | 2009-09-18 | 2011-03-31 | Elpida Memory Inc | 半導体記憶装置 |
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|---|---|---|---|---|
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| US6032184A (en) * | 1995-12-29 | 2000-02-29 | Mci Worldcom, Inc. | Integrated interface for Web based customer care and trouble management |
| US6859783B2 (en) | 1995-12-29 | 2005-02-22 | Worldcom, Inc. | Integrated interface for web based customer care and trouble management |
| US5781483A (en) * | 1996-12-31 | 1998-07-14 | Micron Technology, Inc. | Device and method for repairing a memory array by storing each bit in multiple memory cells in the array |
| US7058600B1 (en) | 1997-09-26 | 2006-06-06 | Mci, Inc. | Integrated proxy interface for web based data management reports |
| US6745229B1 (en) | 1997-09-26 | 2004-06-01 | Worldcom, Inc. | Web based integrated customer interface for invoice reporting |
| US9197599B1 (en) | 1997-09-26 | 2015-11-24 | Verizon Patent And Licensing Inc. | Integrated business system for web based telecommunications management |
| US6850446B1 (en) | 2001-12-06 | 2005-02-01 | Virage Logic Corporation | Memory cell sensing with low noise generation |
| US7251739B1 (en) * | 2003-12-31 | 2007-07-31 | Intel Corporation | System and method for sequencing multiple write state machines |
| KR100854497B1 (ko) * | 2006-07-10 | 2008-08-26 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
| KR100822805B1 (ko) * | 2006-10-20 | 2008-04-18 | 삼성전자주식회사 | 다중 배속 동작 모드를 가지는 플래시 메모리 장치 |
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|---|---|---|---|---|
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| JPS6484496A (en) * | 1987-09-26 | 1989-03-29 | Mitsubishi Electric Corp | Semiconductor memory |
| US5208782A (en) * | 1989-02-09 | 1993-05-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having a plurality of memory blocks and a lead on chip (LOC) arrangement |
| JP2773465B2 (ja) * | 1991-06-06 | 1998-07-09 | 三菱電機株式会社 | ダイナミック型半導体記憶装置 |
| KR950010622B1 (ko) * | 1992-05-20 | 1995-09-20 | 삼성전자주식회사 | 비트라인 센싱 제어회로 |
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-
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- 1996-07-22 JP JP8192429A patent/JPH09204774A/ja active Pending
- 1996-11-19 TW TW085114173A patent/TW345662B/zh not_active IP Right Cessation
- 1996-12-13 KR KR1019960064980A patent/KR100431108B1/ko not_active Expired - Fee Related
- 1996-12-17 US US08/767,724 patent/US5793694A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
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