JPH09205164A - 半導体チップパッケージ及びその製造方法 - Google Patents
半導体チップパッケージ及びその製造方法Info
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- JPH09205164A JPH09205164A JP8339440A JP33944096A JPH09205164A JP H09205164 A JPH09205164 A JP H09205164A JP 8339440 A JP8339440 A JP 8339440A JP 33944096 A JP33944096 A JP 33944096A JP H09205164 A JPH09205164 A JP H09205164A
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- circuit board
- solder resist
- package
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
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Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 回路基板とパッケージ胴体との間の結合力を
強化させることにより、回路基板を使用する半導体チッ
プパッケージ素子の信頼性及び生産性を向上させる。 【解決手段】 回路基板１０を有する半導体チップパッ
ケージにおいて、回路基板１０の上面及び下面にはんだ
レジスト２０を塗布した後、これを選択エッチングして
はんだレジスト２０に円形形状又は六角形形状の開放部
３８を形成し、パッケージ胴体３６を形成する成形樹脂
がこの開放部３８を介して回路基板１０に直接接触する
ようにし、回路基板１０とパッケージ胴体３６との間の
結合力を強化するようにした。
強化させることにより、回路基板を使用する半導体チッ
プパッケージ素子の信頼性及び生産性を向上させる。 【解決手段】 回路基板１０を有する半導体チップパッ
ケージにおいて、回路基板１０の上面及び下面にはんだ
レジスト２０を塗布した後、これを選択エッチングして
はんだレジスト２０に円形形状又は六角形形状の開放部
３８を形成し、パッケージ胴体３６を形成する成形樹脂
がこの開放部３８を介して回路基板１０に直接接触する
ようにし、回路基板１０とパッケージ胴体３６との間の
結合力を強化するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップパッ
ケージに関し、より具体的には、回路基板の上面及び下
面にはんだレジストを塗布した後、選択エッチングして
はんだレジストに開放部を形成し、パッケージ胴体を形
成する成形樹脂がこの開放部に充填されるようにするこ
とにより、開放部を介して回路基板とパッケージ胴体と
の結合力を強化するようにした半導体チップパッケージ
に関する。
ケージに関し、より具体的には、回路基板の上面及び下
面にはんだレジストを塗布した後、選択エッチングして
はんだレジストに開放部を形成し、パッケージ胴体を形
成する成形樹脂がこの開放部に充填されるようにするこ
とにより、開放部を介して回路基板とパッケージ胴体と
の結合力を強化するようにした半導体チップパッケージ
に関する。
【０００２】
【従来の技術】半導体チップを回路基板に直接実装する
技術は、ウェーハから分離された個別チップをパッケー
ジングする１次組立段階を必要としないので、製造コス
ト節減やパッケージ素子の小型化を可能にする。このよ
うな直接チップ実装技術においては、チップの電気的な
連結のため、ＴＡＢ(Tape Automated Bonding)又はワイ
ヤボンディングを利用する。後者には低コストで行える
利点がある。直接チップ実装技術を用いたパッケージと
しては、ＰＧＡ(Pin Grid Array)パッケージやＢＧＡ(B
all Grid Array) パッケージが挙げられるが、これらの
パッケージは、所定の導電性パターンが設けられている
印刷回路基板にチップを実装し、外部システムとの電気
的な接続のため、ピン（ＰＧＡパッケージ）又ははんだ
ボール（ＢＧＡパッケージ）を使用する。導電性配線パ
ターン、すなわち銅パターンと半導体チップとは、チッ
プを回路基板に実装した後、成形樹脂により封止されて
外部環境から保護される。成形樹脂を用いて封止する
前、回路基板にはんだレジスト又ははんだマスクを塗布
する。
技術は、ウェーハから分離された個別チップをパッケー
ジングする１次組立段階を必要としないので、製造コス
ト節減やパッケージ素子の小型化を可能にする。このよ
うな直接チップ実装技術においては、チップの電気的な
連結のため、ＴＡＢ(Tape Automated Bonding)又はワイ
ヤボンディングを利用する。後者には低コストで行える
利点がある。直接チップ実装技術を用いたパッケージと
しては、ＰＧＡ(Pin Grid Array)パッケージやＢＧＡ(B
all Grid Array) パッケージが挙げられるが、これらの
パッケージは、所定の導電性パターンが設けられている
印刷回路基板にチップを実装し、外部システムとの電気
的な接続のため、ピン（ＰＧＡパッケージ）又ははんだ
ボール（ＢＧＡパッケージ）を使用する。導電性配線パ
ターン、すなわち銅パターンと半導体チップとは、チッ
プを回路基板に実装した後、成形樹脂により封止されて
外部環境から保護される。成形樹脂を用いて封止する
前、回路基板にはんだレジスト又ははんだマスクを塗布
する。
【０００３】はんだレジスト又ははんだマスクは、熱及
び化学物質に対する耐性を有する有機物よりなる保護コ
ーティング膜である。はんだレジストは、半田付けを特
定部分、例えばはんだボールパッドにおいて行う際、電
気的な短絡を防止し、また回路基板の重さを軽量化させ
る役割をもつ。また、はんだレジストは、熱的、電気的
絶縁層であるので、面実装型半導体素子の実装面積の低
減にも寄与する。さらに、はんだレジストは、物理的な
衝撃や、塵埃、湿気等から導電性配線パターンを保護す
る役割をも有している。
び化学物質に対する耐性を有する有機物よりなる保護コ
ーティング膜である。はんだレジストは、半田付けを特
定部分、例えばはんだボールパッドにおいて行う際、電
気的な短絡を防止し、また回路基板の重さを軽量化させ
る役割をもつ。また、はんだレジストは、熱的、電気的
絶縁層であるので、面実装型半導体素子の実装面積の低
減にも寄与する。さらに、はんだレジストは、物理的な
衝撃や、塵埃、湿気等から導電性配線パターンを保護す
る役割をも有している。
【０００４】はんだレジストは、反応性有機物を基本材
料とするが、例えば、熱的に硬化させたエポキシや紫外
線で硬化可能なアクリルがその代表的な例である。この
ようなはんだレジストは、回路パターンが設けられた回
路基板において表面塗布膜として幅広く使用されてい
る。
料とするが、例えば、熱的に硬化させたエポキシや紫外
線で硬化可能なアクリルがその代表的な例である。この
ようなはんだレジストは、回路パターンが設けられた回
路基板において表面塗布膜として幅広く使用されてい
る。
【０００５】図６は、はんだレジストが基板に塗布され
ている従来技術によるＢＧＡパッケージの断面図であ
る。基板１１０には、半導体チップ１３０とはんだボー
ル１２８とを電気的に連結するための銅パターン層が形
成されている。基板の上面及び下面に設けられている銅
パターン層を連結するため、ビアホール１２４が形成さ
れており、ビアホール１２４の内壁には銅膜が塗布され
ている。基板１１０の上面には半導体チップが実装され
るチップ実装領域１３２が形成されている。半導体チッ
プ１３０のボンディングパッドは、ワイヤ１３４により
上部パターン層と電気的に連結されている。基板１１０
の下面には、はんだボール１２８が取り付けられるはん
だボールパッド１２６が設けられている。符号１２７
は、半導体素子の動作中、半導体チップから生ずる熱を
外部に放出するための熱放出用ビアホールである。
ている従来技術によるＢＧＡパッケージの断面図であ
る。基板１１０には、半導体チップ１３０とはんだボー
ル１２８とを電気的に連結するための銅パターン層が形
成されている。基板の上面及び下面に設けられている銅
パターン層を連結するため、ビアホール１２４が形成さ
れており、ビアホール１２４の内壁には銅膜が塗布され
ている。基板１１０の上面には半導体チップが実装され
るチップ実装領域１３２が形成されている。半導体チッ
プ１３０のボンディングパッドは、ワイヤ１３４により
上部パターン層と電気的に連結されている。基板１１０
の下面には、はんだボール１２８が取り付けられるはん
だボールパッド１２６が設けられている。符号１２７
は、半導体素子の動作中、半導体チップから生ずる熱を
外部に放出するための熱放出用ビアホールである。
【０００６】ワイヤボンデイングにより半導体チップの
電気的な連結を実行する前、基板１１０の上面及び下面
にはんだレジスト１２０を塗布する。この際、チップ実
装領域１３２と、ワイヤボンディングのためのパターン
層部分及びはんだボールパッド１２６の領域は除外す
る。チップ連結を完了した後、半導体チップ及び導電性
パターンを保護するため、基板１１０の上面に熱硬化性
樹脂又は熱可塑性樹脂をモルディングしてパッケージ胴
体１３６を形成する。しかるに、はんだレジスト１２０
は、半導体チップ１３０とチップ実装領域１３２とを接
着させるために用いた接着剤を硬化させる硬化段階と、
ボンディングステージに高温が加えられるワイヤボンデ
ィング段階と、高温・高圧条件下でパッケージ胴体１３
６を形成するモルディング段階の間に数度、熱的ストレ
スを受けることになる。この結果として、はんだレジス
ト１２０上には薄いオイル膜が形成され得ることになる
が、このようなオイル膜は、はんだレジスト１２０とパ
ッケージ胴体１３６との結合力を低下させてしまう。回
路基板とパッケージ胴体間の結合力の低下は、ＢＧＡパ
ッケージの信頼性を低下させるとともに製品の不良率を
大きくしてしまうので、結果として、回路基板を使用す
る半導体チップパッケージ素子の生産性を低下させてし
まうことになる。
電気的な連結を実行する前、基板１１０の上面及び下面
にはんだレジスト１２０を塗布する。この際、チップ実
装領域１３２と、ワイヤボンディングのためのパターン
層部分及びはんだボールパッド１２６の領域は除外す
る。チップ連結を完了した後、半導体チップ及び導電性
パターンを保護するため、基板１１０の上面に熱硬化性
樹脂又は熱可塑性樹脂をモルディングしてパッケージ胴
体１３６を形成する。しかるに、はんだレジスト１２０
は、半導体チップ１３０とチップ実装領域１３２とを接
着させるために用いた接着剤を硬化させる硬化段階と、
ボンディングステージに高温が加えられるワイヤボンデ
ィング段階と、高温・高圧条件下でパッケージ胴体１３
６を形成するモルディング段階の間に数度、熱的ストレ
スを受けることになる。この結果として、はんだレジス
ト１２０上には薄いオイル膜が形成され得ることになる
が、このようなオイル膜は、はんだレジスト１２０とパ
ッケージ胴体１３６との結合力を低下させてしまう。回
路基板とパッケージ胴体間の結合力の低下は、ＢＧＡパ
ッケージの信頼性を低下させるとともに製品の不良率を
大きくしてしまうので、結果として、回路基板を使用す
る半導体チップパッケージ素子の生産性を低下させてし
まうことになる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、回路
基板とパッケージ胴体との間の結合力を強化させて、回
路基板を使用する半導体チップパッケージ素子の信頼性
及び生産性を向上させることにある。
基板とパッケージ胴体との間の結合力を強化させて、回
路基板を使用する半導体チップパッケージ素子の信頼性
及び生産性を向上させることにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に本発明においては、半導体チップと、半導体チップを
実装するためのチップ実装領域及び所定の導電性配線パ
ターンが設けられている回路基板と、半導体チップ及び
配線パターンを保護し、パッケージの外観をなすパッケ
ージ胴体とを備える半導体チップパッケージにおいて、
回路基板の上面及び下面にははんだレジストが塗布され
ており、かつ、はんだレジストには所定の形状を有する
複数の開放部が設けられていて、パッケージ胴体の一部
が前記開放部を介して回路基板に直接接触するようにし
た。
に本発明においては、半導体チップと、半導体チップを
実装するためのチップ実装領域及び所定の導電性配線パ
ターンが設けられている回路基板と、半導体チップ及び
配線パターンを保護し、パッケージの外観をなすパッケ
ージ胴体とを備える半導体チップパッケージにおいて、
回路基板の上面及び下面にははんだレジストが塗布され
ており、かつ、はんだレジストには所定の形状を有する
複数の開放部が設けられていて、パッケージ胴体の一部
が前記開放部を介して回路基板に直接接触するようにし
た。
【０００９】また、半導体チップと、半導体チップを実
装するためのチップ実装領域及び所定の導電性配線パタ
ーンが設けられている回路基板と、半導体チップ及び配
線パターンを保護し、パッケージの外観をなすパッケー
ジ胴体とを備える半導体チップパッケージの製造方法
を、回路基板の上面及び下面にはんだレジストを塗布す
る段階と、はんだレジストに形成する開放部のパターン
を有するマスクを用意する段階と、はんだレジストに感
光膜をコーティングする段階と、マスクを介して感光膜
を露光し現像する段階と、現像した感光膜を介してはん
だレジストを選択エッチングして前記はんだレジストに
開放部を形成する段階と、前記回路基板の上面にさらに
パッケージ胴体をモルディングして、開放部を介してパ
ッケージ胴体が回路基板に直接接触するようにする段階
とから構成した。
装するためのチップ実装領域及び所定の導電性配線パタ
ーンが設けられている回路基板と、半導体チップ及び配
線パターンを保護し、パッケージの外観をなすパッケー
ジ胴体とを備える半導体チップパッケージの製造方法
を、回路基板の上面及び下面にはんだレジストを塗布す
る段階と、はんだレジストに形成する開放部のパターン
を有するマスクを用意する段階と、はんだレジストに感
光膜をコーティングする段階と、マスクを介して感光膜
を露光し現像する段階と、現像した感光膜を介してはん
だレジストを選択エッチングして前記はんだレジストに
開放部を形成する段階と、前記回路基板の上面にさらに
パッケージ胴体をモルディングして、開放部を介してパ
ッケージ胴体が回路基板に直接接触するようにする段階
とから構成した。
【００１０】前記のような本発明によれば、パッケージ
胴体を形成する成形樹脂が開放部を介して回路基板に直
接接触し、回路基板とパッケージ胴体との間の結合力が
強化される。
胴体を形成する成形樹脂が開放部を介して回路基板に直
接接触し、回路基板とパッケージ胴体との間の結合力が
強化される。
【００１１】なお、はんだレジストに形成する前記複数
の開放部は、複数の円形形状あるいは六角形形状の開放
部として形成することができる。
の開放部は、複数の円形形状あるいは六角形形状の開放
部として形成することができる。
【００１２】
【発明の実施の形態】以下、図面を参照しながら本発明
をより詳細に説明する。
をより詳細に説明する。
【００１３】図１Ａは、本発明によるＢＧＡパッケージ
の断面図であり、図１Ｂはその部分詳細図である。ＢＧ
Ａパッケージは、基板１０の下面に取り付けられる複数
のはんだボール２８によりシステムの母基板に面実装さ
れるものであって、多数の入出力端子を有する半導体チ
ップをパッケージングするのに適している。基板１０
は、ＢＴ（ビスマレインイミドトリアジン）樹脂又はプ
レプレッグ層、及び銅パターン層が圧着されている構造
を有する。銅パターン層は、半導体チップ３０とはんだ
ボール２８とを電気的に連結するための導電性パターン
層であって、基板の上面及び下面における２つの層、基
板内部における２層、合計全部で４つの層で構成されて
いる。上部パターン層２３及び下面のはんだボールパッ
ド２６は、信号用ビアホール２４によりお互いに連結さ
れている。半導体チップ３０から生ずる熱は、熱放出用
ビアホール２７を介して外部に放出される。
の断面図であり、図１Ｂはその部分詳細図である。ＢＧ
Ａパッケージは、基板１０の下面に取り付けられる複数
のはんだボール２８によりシステムの母基板に面実装さ
れるものであって、多数の入出力端子を有する半導体チ
ップをパッケージングするのに適している。基板１０
は、ＢＴ（ビスマレインイミドトリアジン）樹脂又はプ
レプレッグ層、及び銅パターン層が圧着されている構造
を有する。銅パターン層は、半導体チップ３０とはんだ
ボール２８とを電気的に連結するための導電性パターン
層であって、基板の上面及び下面における２つの層、基
板内部における２層、合計全部で４つの層で構成されて
いる。上部パターン層２３及び下面のはんだボールパッ
ド２６は、信号用ビアホール２４によりお互いに連結さ
れている。半導体チップ３０から生ずる熱は、熱放出用
ビアホール２７を介して外部に放出される。
【００１４】上述したように、半導体チップと導電性パ
ターン層をワイヤボンディングする前に、基板１０の上
面及び下面にはんだレジスト２０を塗布する。この際、
上面のチップ実装領域３２と、上面のパターン層２３の
うちのワイヤをウェッジボンディングする領域及び下面
のはんだボールパッド２６の部分にははんだレジスト２
０は形成しない。図１Ａ及び図１Ｂ、また図３Ａ及び図
３Ｂに示すように、はんだレジスト２０は、複数の開放
部３８、あるいは５０、６０を有するので、保護パッケ
ージ胴体３６を形成するモルディング工程の間、モルデ
ィング樹脂がこの開放部３８、５０、６０に充填され
る。したがって、モルディング樹脂の一部が回路基板と
直接的に接触することになる。他のモルディング樹脂
は、はんだレジスト２０と接触する。また、はんだレジ
スト２０上にオイル膜２１が形成されても、基板１０の
上面の一部がモルディング樹脂と直接接触することにな
るため、パッケージ胴体３６の結合力の低下を引き起こ
すおそれがない。
ターン層をワイヤボンディングする前に、基板１０の上
面及び下面にはんだレジスト２０を塗布する。この際、
上面のチップ実装領域３２と、上面のパターン層２３の
うちのワイヤをウェッジボンディングする領域及び下面
のはんだボールパッド２６の部分にははんだレジスト２
０は形成しない。図１Ａ及び図１Ｂ、また図３Ａ及び図
３Ｂに示すように、はんだレジスト２０は、複数の開放
部３８、あるいは５０、６０を有するので、保護パッケ
ージ胴体３６を形成するモルディング工程の間、モルデ
ィング樹脂がこの開放部３８、５０、６０に充填され
る。したがって、モルディング樹脂の一部が回路基板と
直接的に接触することになる。他のモルディング樹脂
は、はんだレジスト２０と接触する。また、はんだレジ
スト２０上にオイル膜２１が形成されても、基板１０の
上面の一部がモルディング樹脂と直接接触することにな
るため、パッケージ胴体３６の結合力の低下を引き起こ
すおそれがない。
【００１５】図２は、本発明によるはんだレジストが塗
布されている回路基板の平面図である。
布されている回路基板の平面図である。
【００１６】回路基板１０の上面には、銅パターン層２
３の一端において半導体チップ３０との電気的な連結が
行われるボンディング領域２５と、他のチップパッケー
ジ領域と区別するための分離バー４０とが形成されてい
る。回路基板１０の下面にも導電性パターン層が設けら
れているが、ビアホール２４により上部パターン層又は
内部パターン層に連結される。熱放出ビアホールを有す
るチップ実装領域３２及びボンディング領域２５を除外
した回路基板１０の上面の全面には、図３Ａ又は図３Ｂ
に示すような円形形状又は六角形形状の開放部を有する
はんだレジストが塗布される。
３の一端において半導体チップ３０との電気的な連結が
行われるボンディング領域２５と、他のチップパッケー
ジ領域と区別するための分離バー４０とが形成されてい
る。回路基板１０の下面にも導電性パターン層が設けら
れているが、ビアホール２４により上部パターン層又は
内部パターン層に連結される。熱放出ビアホールを有す
るチップ実装領域３２及びボンディング領域２５を除外
した回路基板１０の上面の全面には、図３Ａ又は図３Ｂ
に示すような円形形状又は六角形形状の開放部を有する
はんだレジストが塗布される。
【００１７】図３Ａに示したように円形形状の開放部５
０を有するはんだレジストの場合、開放部５０は、直径
Ｃが０．２ｍｍ以上であり、開放部５０の中心間の距離
Ｐａが０．５ｍｍ以上であることが好ましい。また、図
３Ｂに示したように六角形形状の開放部６０において
は、開放部６０間の間隔Ｔが０．２ｍｍ以上であり、開
放部６０の中心間の距離Ｐｂが０．５ｍｍ以上であるこ
とが好ましい。かかる開放部５０、６０は、塗布するは
んだレジストの全面に適用するものではなく、保護パッ
ケージ胴体が形成される所定の領域にのみ適用すればよ
い。
０を有するはんだレジストの場合、開放部５０は、直径
Ｃが０．２ｍｍ以上であり、開放部５０の中心間の距離
Ｐａが０．５ｍｍ以上であることが好ましい。また、図
３Ｂに示したように六角形形状の開放部６０において
は、開放部６０間の間隔Ｔが０．２ｍｍ以上であり、開
放部６０の中心間の距離Ｐｂが０．５ｍｍ以上であるこ
とが好ましい。かかる開放部５０、６０は、塗布するは
んだレジストの全面に適用するものではなく、保護パッ
ケージ胴体が形成される所定の領域にのみ適用すればよ
い。
【００１８】図４のＡ、Ｂ、Ｃ及び図５のＡ、Ｂは、は
んだレジストを回路基板の上面及び下面に塗布して本発
明による開放部を形成する一連の工程を示した流れ図で
ある。図面の簡略化のため、内部銅パターン層は図示し
ない。
んだレジストを回路基板の上面及び下面に塗布して本発
明による開放部を形成する一連の工程を示した流れ図で
ある。図面の簡略化のため、内部銅パターン層は図示し
ない。
【００１９】図４Ａを参照すると、銅パターン層２３
と、ダイパッド領域３２と、ビアホール２７と、はんだ
ボールパッド２６とを有する回路基板１０を用意する。
次いで図４Ｂに示すように、基板の下面の全面にはんだ
レジスト２０ａを塗布する。さらに基板の上面の全面に
はんだレジスト２０ｂを塗布する（図４Ｃ）。はんだレ
ジスト２０ａ、２０ｂの塗布後、２つのマスク７０、７
２を用意する。一つは、チップ実装領域３２及び導電性
パターン層のワイヤボンディング領域を露出させ、また
本発明による開放部を形成するためのマスク７０であ
り、もう一つは、はんだボールパッド２６を露出させる
ためのマスク７２である。はんだレジスト２０ａ、２０
ｂの上に感光膜８０をコーティングした後、マスク７
０、７２を介して感光膜８０をＵＶ光で露光し、露光さ
れない感光膜だけが溶解するように現像する（図５
Ａ）。エッチング液Ｎａ2 ＣＯ3 を用いて感光膜が溶解
した部分のはんだレジストを選択エッチングすることに
より、所望のパターンを有するはんだレジスト２０ａ、
２０ｂが得られる（図５Ｂ）。
と、ダイパッド領域３２と、ビアホール２７と、はんだ
ボールパッド２６とを有する回路基板１０を用意する。
次いで図４Ｂに示すように、基板の下面の全面にはんだ
レジスト２０ａを塗布する。さらに基板の上面の全面に
はんだレジスト２０ｂを塗布する（図４Ｃ）。はんだレ
ジスト２０ａ、２０ｂの塗布後、２つのマスク７０、７
２を用意する。一つは、チップ実装領域３２及び導電性
パターン層のワイヤボンディング領域を露出させ、また
本発明による開放部を形成するためのマスク７０であ
り、もう一つは、はんだボールパッド２６を露出させる
ためのマスク７２である。はんだレジスト２０ａ、２０
ｂの上に感光膜８０をコーティングした後、マスク７
０、７２を介して感光膜８０をＵＶ光で露光し、露光さ
れない感光膜だけが溶解するように現像する（図５
Ａ）。エッチング液Ｎａ2 ＣＯ3 を用いて感光膜が溶解
した部分のはんだレジストを選択エッチングすることに
より、所望のパターンを有するはんだレジスト２０ａ、
２０ｂが得られる（図５Ｂ）。
【００２０】マスク７０、７２の遮光部分には、ＵＶ光
を遮断して感光膜を選択的に露出させるためにクロムが
コーティングされている。チップ実装領域、ワイヤボン
ディング領域、はんだボールパッドの形成領域、及び開
放部の形成領域をＵＶ光を受ける部分になるようにすべ
きか、ＵＶ光を受けない部分になるようにすべきかは、
感光膜の形態（ポジティブ又はネガティブ）により決定
される。
を遮断して感光膜を選択的に露出させるためにクロムが
コーティングされている。チップ実装領域、ワイヤボン
ディング領域、はんだボールパッドの形成領域、及び開
放部の形成領域をＵＶ光を受ける部分になるようにすべ
きか、ＵＶ光を受けない部分になるようにすべきかは、
感光膜の形態（ポジティブ又はネガティブ）により決定
される。
【００２１】
【発明の効果】以上説明したように、本発明による半導
体チップパッケージでは、はんだレジストの一部に開放
部を設け、パッケージ胴体を形成する成形樹脂をこの開
放部に充填することにより、開放部を介して回路基板と
パッケージ胴体との間の結合力を向上させることができ
る。
体チップパッケージでは、はんだレジストの一部に開放
部を設け、パッケージ胴体を形成する成形樹脂をこの開
放部に充填することにより、開放部を介して回路基板と
パッケージ胴体との間の結合力を向上させることができ
る。
【図１】図１Ａは本発明によるボールグリッドアレーパ
ッケージの断面図であり、図１Ｂはその部分詳細図であ
る。
ッケージの断面図であり、図１Ｂはその部分詳細図であ
る。
【図２】本発明によるはんだレジストが塗布されている
回路基板の平面図である。
回路基板の平面図である。
【図３】本発明による円形形状（図３Ａ）及び六角形形
状（図３Ｂ）の開放部を形成したはんだレジストの詳細
平面図である。
状（図３Ｂ）の開放部を形成したはんだレジストの詳細
平面図である。
【図４】図５とともにはんだレジストの塗布及び開放部
の形成工程を示した図であって、Ａははんだレジスト塗
布前の回路基板、Ｂは下面にはんだレジストを塗布した
回路基板、Ｃはさらに上面にはんだレジストを塗布した
回路基板の断面図である。
の形成工程を示した図であって、Ａははんだレジスト塗
布前の回路基板、Ｂは下面にはんだレジストを塗布した
回路基板、Ｃはさらに上面にはんだレジストを塗布した
回路基板の断面図である。
【図５】図４とともにはんだレジストの塗布及び開放部
の形成工程を示した図であって、Ａは紫外光を用いて開
放部を形成する工程における回路基板、Ｂは開放部を形
成した回路基板の断面図である。
の形成工程を示した図であって、Ａは紫外光を用いて開
放部を形成する工程における回路基板、Ｂは開放部を形
成した回路基板の断面図である。
【図６】従来技術によるボールグリッドアレーパッケー
ジの断面図である。
ジの断面図である。
１０ 回路基板 ２０、２０ａ、２０ｂ はんだレジスト ２１ オイル膜 ２２ 配線パターン ２３ 上部パターン層 ２４ 信号用ビアホール ２５ ボンディング領域 ２６ はんだボールパッド ２７ 熱放出用ビアホール ２８ はんだボール ３０ 半導体チップ ３２ チップ実装領域 ３４ ボンディングワイヤ ３６ パッケージ胴体 ３８、５０、６０ 開放部 ４０ 分離バー ７０、７２ マスク ８０ 感光膜
Claims (9)
- 【請求項１】 半導体チップと、前記半導体チップを実
装するためのチップ実装領域及び所定の導電性配線パタ
ーンが設けられている回路基板と、前記半導体チップ及
び前記配線パターンを保護し、パッケージの外観をなす
パッケージ胴体とを備える半導体チップパッケージにお
いて、 前記回路基板の上面及び下面にははんだレジストが塗布
されており、かつ、前記はんだレジストには所定の形状
を有する複数の開放部が設けられていて、前記パッケー
ジ胴体の一部が前記開放部を介して前記回路基板に直接
接触するようにしたことを特徴とする半導体チップパッ
ケージ。 - 【請求項２】 前記配線パターンが、前記回路基板の上
面に形成され、ボンディングワイヤにより前記半導体チ
ップに連結される上部パターン層と、前記回路基板の内
部に形成される内部パターン層と、前記回路基板の下面
に形成される下部パターン層とを含み、かつ、前記上部
パターン層と前記下部パターン層とが前記回路基板を貫
通するビアホールにより電気的に連結されるようにし
た、請求項１に記載の半導体チップパッケージ。 - 【請求項３】 前記複数の開放部がそれぞれ円形形状の
ものである、請求項１又は２に記載の半導体チップパッ
ケージ。 - 【請求項４】 前記円形形状の開放部が０．２ｍｍ以上
の直径を有する、請求項３に記載の半導体チップパッケ
ージ。 - 【請求項５】 前記複数の開放部がそれぞれ六角形形状
のものである、請求項１又は２に記載の半導体チップパ
ッケージ。 - 【請求項６】 隣接する前記六角形形状の開放部間の間
隔が０．２ｍｍ以上である、請求項５に記載の半導体チ
ップパッケージ。 - 【請求項７】 前記下部パターン層が複数のはんだボー
ルパッドを含み、前記はんだボールパッドに取り付けら
れた複数のはんだボールを介して前記半導体チップが外
部回路素子と電気的に接続するようにした、請求項２に
記載の半導体チップパッケージ。 - 【請求項８】 半導体チップと、前記半導体チップを実
装するためのチップ実装領域及び所定の導電性配線パタ
ーンが設けられている回路基板と、前記半導体チップ及
び前記配線パターンを保護し、パッケージの外観をなす
パッケージ胴体とを備える半導体チップパッケージの製
造方法であって、 前記回路基板の上面及び下面にはんだレジストを塗布す
る段階と、前記はんだレジストに形成する開放部のパタ
ーンを有するマスクを用意する段階と、前記はんだレジ
ストに感光膜をコーティングする段階と、前記マスクを
介して前記感光膜を露光し現像する段階と、現像した前
記感光膜を介して前記はんだレジストを選択エッチング
して前記はんだレジストに開放部を形成する段階と、前
記回路基板の上面にさらにパッケージ胴体をモルディン
グして、前記開放部を介してパッケージ胴体が前記回路
基板に直接接触するようにする段階とを含む半導体パッ
ケージの製造方法。 - 【請求項９】 前記マスクが更に、前記チップ実装領
域、前記導電性配線パターンのワイヤボンディング領
域、及び前記回路基板の下面に設けたはんだボールパッ
ドの形成領域のためのパターンを有するようにした、請
求項８に記載の半導体チップパッケージの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950052547A KR100191853B1 (ko) | 1995-12-20 | 1995-12-20 | 솔더 레지스트에 개방부가 형성되어 있는 반도체 칩패키지 |
| KR1995-52547 | 1995-12-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205164A true JPH09205164A (ja) | 1997-08-05 |
Family
ID=19441734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8339440A Pending JPH09205164A (ja) | 1995-12-20 | 1996-12-19 | 半導体チップパッケージ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09205164A (ja) |
| KR (1) | KR100191853B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7473852B2 (en) | 2004-09-30 | 2009-01-06 | Ricoh Company, Ltd. | Printed-circuit board and circuit unit incorporating the circuit board |
| JP2009081176A (ja) * | 2007-09-25 | 2009-04-16 | Sharp Corp | 絶縁性配線基板、これを用いた半導体パッケージ、および絶縁性配線基板の製造方法 |
| CN113823619A (zh) * | 2021-08-12 | 2021-12-21 | 紫光宏茂微电子(上海)有限公司 | 芯片封装基板、封装结构及封装基板的制作方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197573A (ja) * | 1997-09-19 | 1999-04-09 | Sony Corp | 半導体パッケージ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258048A (ja) * | 1987-04-15 | 1988-10-25 | Mitsubishi Electric Corp | 半導体装置 |
| JPH06112363A (ja) * | 1992-09-25 | 1994-04-22 | Matsushita Electric Works Ltd | 半導体パッケージ |
-
1995
- 1995-12-20 KR KR1019950052547A patent/KR100191853B1/ko not_active Expired - Fee Related
-
1996
- 1996-12-19 JP JP8339440A patent/JPH09205164A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258048A (ja) * | 1987-04-15 | 1988-10-25 | Mitsubishi Electric Corp | 半導体装置 |
| JPH06112363A (ja) * | 1992-09-25 | 1994-04-22 | Matsushita Electric Works Ltd | 半導体パッケージ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7473852B2 (en) | 2004-09-30 | 2009-01-06 | Ricoh Company, Ltd. | Printed-circuit board and circuit unit incorporating the circuit board |
| JP2009081176A (ja) * | 2007-09-25 | 2009-04-16 | Sharp Corp | 絶縁性配線基板、これを用いた半導体パッケージ、および絶縁性配線基板の製造方法 |
| CN113823619A (zh) * | 2021-08-12 | 2021-12-21 | 紫光宏茂微电子(上海)有限公司 | 芯片封装基板、封装结构及封装基板的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970053660A (ko) | 1997-07-31 |
| KR100191853B1 (ko) | 1999-06-15 |
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