JPH09205192A - 電荷結合素子形固体撮像素子とその製造及び駆動方法 - Google Patents
電荷結合素子形固体撮像素子とその製造及び駆動方法Info
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- JPH09205192A JPH09205192A JP8348165A JP34816596A JPH09205192A JP H09205192 A JPH09205192 A JP H09205192A JP 8348165 A JP8348165 A JP 8348165A JP 34816596 A JP34816596 A JP 34816596A JP H09205192 A JPH09205192 A JP H09205192A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/15—Charge-coupled device [CCD] image sensors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/15—Charge-coupled device [CCD] image sensors
- H10F39/151—Geometry or disposition of pixel elements, address lines or gate electrodes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【課題】 電荷結合素子形固体撮像素子を提供する。
【解決手段】 相互隣接するように半導体基板に形成さ
れた第１及び第２光ダイオードと、前記第１及び第２光
ダイオードが配列された方向に平行に配列され、第１及
び第２光ダイオードと隣接した半導体基板に形成された
電荷結合素子の垂直伝送領域と、垂直伝送領域上に順次
に形成された第１乃至第５垂直伝送電極と、前記第１光
ダイオードと前記垂直伝送領域との間の半導体基板に形
成された第１伝達領域と、第２光ダイオードと垂直伝送
領域との間の半導体基板に形成された第２伝達領域とを
具備することを特徴とする。よって、３層の多結晶シリ
コン工程のみで２／５のＣＣＤの面積効率を有するの
で、電荷伝送能力を向上させうる。
れた第１及び第２光ダイオードと、前記第１及び第２光
ダイオードが配列された方向に平行に配列され、第１及
び第２光ダイオードと隣接した半導体基板に形成された
電荷結合素子の垂直伝送領域と、垂直伝送領域上に順次
に形成された第１乃至第５垂直伝送電極と、前記第１光
ダイオードと前記垂直伝送領域との間の半導体基板に形
成された第１伝達領域と、第２光ダイオードと垂直伝送
領域との間の半導体基板に形成された第２伝達領域とを
具備することを特徴とする。よって、３層の多結晶シリ
コン工程のみで２／５のＣＣＤの面積効率を有するの
で、電荷伝送能力を向上させうる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子とその製
造及び駆動方法に係り、特に垂直電荷伝送手段として５
相（ｐｈａｓｅ）の電荷結合素子を使用する全画素出力
形ＩＴ−ＣＣＤ（Ｉｎｔｅｒｌｉｎｅ Ｔｒａｎｓｆｅ
ｒ−Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）形
固体撮像素子とその製造及び駆動方法に関する。
造及び駆動方法に係り、特に垂直電荷伝送手段として５
相（ｐｈａｓｅ）の電荷結合素子を使用する全画素出力
形ＩＴ−ＣＣＤ（Ｉｎｔｅｒｌｉｎｅ Ｔｒａｎｓｆｅ
ｒ−Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）形
固体撮像素子とその製造及び駆動方法に関する。
【０００２】
【従来の技術】ＩＴ−ＣＣＤ形固体撮像素子は画像情報
を電圧形態に変換して出力させる装置であって、半導体
基板上に２次元的に配列された光ダイオードに入射され
た光を光励起電に変換して蓄積する段階、光ダイオード
に蓄積された電荷を伝達領域ＣＨを通して垂直電荷伝送
手段、即ち垂直ＣＣＤ（ＶーＣＣＤ）に移動させてから
垂直方向に伝送する段階、垂直ＣＣＤ端部に形成されて
いる水平電荷伝送手段、即ち水平ＣＣＤ（ＨーＣＣＤ）
に前記電荷を移動させてから水平方向に伝送する段階、
伝送された電荷を出力回路に順次的に移送させ電圧形態
に変換させる段階で駆動する。
を電圧形態に変換して出力させる装置であって、半導体
基板上に２次元的に配列された光ダイオードに入射され
た光を光励起電に変換して蓄積する段階、光ダイオード
に蓄積された電荷を伝達領域ＣＨを通して垂直電荷伝送
手段、即ち垂直ＣＣＤ（ＶーＣＣＤ）に移動させてから
垂直方向に伝送する段階、垂直ＣＣＤ端部に形成されて
いる水平電荷伝送手段、即ち水平ＣＣＤ（ＨーＣＣＤ）
に前記電荷を移動させてから水平方向に伝送する段階、
伝送された電荷を出力回路に順次的に移送させ電圧形態
に変換させる段階で駆動する。
【０００３】これは、電子銃を用いる撮像管に比べて小
型、軽量、低消費電力等に優れた特性に因して家庭用及
び放送用ビデオカメラと監視用カメラシステムとで幅広
く使用されている。
型、軽量、低消費電力等に優れた特性に因して家庭用及
び放送用ビデオカメラと監視用カメラシステムとで幅広
く使用されている。
【０００４】既存のＣＣＤ形固体撮像素子はビデオカメ
ラ用として標準ＴＶ規格に合わせて１画面（１ｆｒａｍ
ｅ）を奇数と偶数との２フィールドで伝送する飛越し走
査ビデオ信号（ｉｎｔｅｒｌａｃｉｎｇ ｖｉｄｅｏ
ｓｉｇｎａｌ）の生成を目的とするので、これに合わ
せ、垂直に連続された２つの光ダイオードに垂直ＣＣＤ
１ステージを対応させ垂直に電荷を合わせて伝送させ、
奇数と偶数とのフィールドで光ダイオードの組合を交差
させる方法が一般的に使用されている。この場合、通常
的にＶ−ＣＣＤを４相で構成するので、１つの光ダイオ
ードに２つのＣＣＤゲート電極を対応させれば良い。従
って、２層のポリシリコン工程でＣＣＤの形成が可能で
ある。
ラ用として標準ＴＶ規格に合わせて１画面（１ｆｒａｍ
ｅ）を奇数と偶数との２フィールドで伝送する飛越し走
査ビデオ信号（ｉｎｔｅｒｌａｃｉｎｇ ｖｉｄｅｏ
ｓｉｇｎａｌ）の生成を目的とするので、これに合わ
せ、垂直に連続された２つの光ダイオードに垂直ＣＣＤ
１ステージを対応させ垂直に電荷を合わせて伝送させ、
奇数と偶数とのフィールドで光ダイオードの組合を交差
させる方法が一般的に使用されている。この場合、通常
的にＶ−ＣＣＤを４相で構成するので、１つの光ダイオ
ードに２つのＣＣＤゲート電極を対応させれば良い。従
って、２層のポリシリコン工程でＣＣＤの形成が可能で
ある。
【０００５】一方、最近の固体撮像素子の新たな応用と
してマルチメディアの登場と共に、飛越し走査のないＰ
Ｃの画面に対応するように、各光ダイオードの信号を付
加えなく各々分離して出力させる必要性が発生した。こ
のような出力形態を全画素出力形（Ｆｕｌｌ Ｐｉｘｅ
ｌ Ｒｅａｄ−Ｏｕｔ Ｍｏｄｅ）と称し、この場合４
相ＣＣＤを使用すれば１つの光ダイオードに４つのゲー
ト電極が必要なので４層のポリシリコン工程が必要とな
って工程の複雑性のため実用化されていない。
してマルチメディアの登場と共に、飛越し走査のないＰ
Ｃの画面に対応するように、各光ダイオードの信号を付
加えなく各々分離して出力させる必要性が発生した。こ
のような出力形態を全画素出力形（Ｆｕｌｌ Ｐｉｘｅ
ｌ Ｒｅａｄ−Ｏｕｔ Ｍｏｄｅ）と称し、この場合４
相ＣＣＤを使用すれば１つの光ダイオードに４つのゲー
ト電極が必要なので４層のポリシリコン工程が必要とな
って工程の複雑性のため実用化されていない。
【０００６】図１は垂直電荷伝送手段として２相の電荷
結合素子を使用する従来の一方法による全画素出力形Ｉ
Ｔ−ＣＣＤ形固体撮像素子の画素の配列を示した平面図
である。
結合素子を使用する従来の一方法による全画素出力形Ｉ
Ｔ−ＣＣＤ形固体撮像素子の画素の配列を示した平面図
である。
【０００７】単位光ダイオードＰＤ１、ＰＤ２、ＰＤ３
及びＰＤ４毎にこれに対応するように２つの垂直ＣＣＤ
のゲート電極（即ち、第１及び第２ゲート電極φＶ１、
φＶ２）が配列されている。前記光ダイオードＰＤ１、
ＰＤ２、ＰＤ３、ＰＤ４は垂直方向に相互隣接するよう
に配列されており、これに対応するように前記垂直ＣＣ
Ｄのゲート電極等も垂直方向に配列されている。垂直Ｃ
ＣＤの伝送領域（光ダイオードから伝送された電荷を垂
直方向に伝送するための領域、第１及び第２ゲート電極
と重なっている）は前記ゲート電極φＶ１、φＶ２の下
部半導体基板に形成されており、各ゲート電極の１／２
の大きさに該当する電位障壁領域（図１で多数の点等が
書かれた領域）が各ゲート電極の下部半導体基板に追加
で形成されている。
及びＰＤ４毎にこれに対応するように２つの垂直ＣＣＤ
のゲート電極（即ち、第１及び第２ゲート電極φＶ１、
φＶ２）が配列されている。前記光ダイオードＰＤ１、
ＰＤ２、ＰＤ３、ＰＤ４は垂直方向に相互隣接するよう
に配列されており、これに対応するように前記垂直ＣＣ
Ｄのゲート電極等も垂直方向に配列されている。垂直Ｃ
ＣＤの伝送領域（光ダイオードから伝送された電荷を垂
直方向に伝送するための領域、第１及び第２ゲート電極
と重なっている）は前記ゲート電極φＶ１、φＶ２の下
部半導体基板に形成されており、各ゲート電極の１／２
の大きさに該当する電位障壁領域（図１で多数の点等が
書かれた領域）が各ゲート電極の下部半導体基板に追加
で形成されている。
【０００８】光ダイオードＰＤに蓄積された電荷は伝達
領域ＣＨを通して前記垂直ＣＣＤの伝送領域に伝達され
た後、前記垂直ＣＣＤのゲート電極φＶ１、φＶ２に印
加されるクロックパルスにより垂直方向（即ち、光ダイ
オードの配列方向）に伝送される。
領域ＣＨを通して前記垂直ＣＣＤの伝送領域に伝達され
た後、前記垂直ＣＣＤのゲート電極φＶ１、φＶ２に印
加されるクロックパルスにより垂直方向（即ち、光ダイ
オードの配列方向）に伝送される。
【０００９】図２は前記図１に示されたＩＴ−ＣＣＤ形
固体撮像素子に印加されるクロックパルスの波形図であ
り、図３は前記図２に示されたクロックパルスを前記図
１のＩＴ−ＣＣＤ形固体撮像素子に印加した場合の垂直
電荷伝送の概念図である。
固体撮像素子に印加されるクロックパルスの波形図であ
り、図３は前記図２に示されたクロックパルスを前記図
１のＩＴ−ＣＣＤ形固体撮像素子に印加した場合の垂直
電荷伝送の概念図である。
【００１０】図２及び図３に基づき、２相ＣＣＤを使用
する従来の全画素出力形ＩＴ−ＣＣＤ形固体撮像素子の
電荷伝送方法を説明する。
する従来の全画素出力形ＩＴ−ＣＣＤ形固体撮像素子の
電荷伝送方法を説明する。
【００１１】“Ｔ１”では、第１ゲート電極φＶ１に０
Ｖのクロックパルスが印加され、第２ゲート電極φＶ２
にはＶｃｃ以上のクロックパルスが印加される。従っ
て、第２ゲート電極φＶ２の下部の垂直伝送領域の電位
ウェル（ｐｏｔｅｎｔｉａｌｗｅｌｌ）が低くなって光
ダイオードに蓄積されていた電荷は伝達領域を通して第
２ゲート電極φＶ２の下部の垂直伝送領域に伝達され
る。
Ｖのクロックパルスが印加され、第２ゲート電極φＶ２
にはＶｃｃ以上のクロックパルスが印加される。従っ
て、第２ゲート電極φＶ２の下部の垂直伝送領域の電位
ウェル（ｐｏｔｅｎｔｉａｌｗｅｌｌ）が低くなって光
ダイオードに蓄積されていた電荷は伝達領域を通して第
２ゲート電極φＶ２の下部の垂直伝送領域に伝達され
る。
【００１２】第１及び第２ゲート電極φＶ１、φＶ２に
図２に示されたような大きさのクロックパルスが印加さ
れると図３に示されたような階段形の電位ウェルが前記
第１及び第２ゲート電極の下部の垂直伝送領域に形成さ
れるが、この際光ダイオードから伝達された電荷は第２
ゲート電極φＶ２の下部の垂直伝送領域の中、電位障壁
領域（斜線部分）にのみ貯蔵される。これは前記電位障
壁領域の電位ウェルが他の領域でよりさらに低いからで
ある。
図２に示されたような大きさのクロックパルスが印加さ
れると図３に示されたような階段形の電位ウェルが前記
第１及び第２ゲート電極の下部の垂直伝送領域に形成さ
れるが、この際光ダイオードから伝達された電荷は第２
ゲート電極φＶ２の下部の垂直伝送領域の中、電位障壁
領域（斜線部分）にのみ貯蔵される。これは前記電位障
壁領域の電位ウェルが他の領域でよりさらに低いからで
ある。
【００１３】“Ｔ２”では、第１ゲート電極φＶ１に依
然として０Ｖのクロックパルスが印加され、第２ゲート
電極φＶ２にはＶｃｃのクロックパルスが印加されるの
で第２ゲート電極φＶ２の下部の電位ウェルが“Ｔ１”
より若干高くなる。
然として０Ｖのクロックパルスが印加され、第２ゲート
電極φＶ２にはＶｃｃのクロックパルスが印加されるの
で第２ゲート電極φＶ２の下部の電位ウェルが“Ｔ１”
より若干高くなる。
【００１４】“Ｔ３”では、第１ゲート電極φＶ１にＶ
ｃｃのクロックパルスが印加され、第２ゲート電極φＶ
２には０Ｖのクロックパルスが印加されるので、図３に
示されたように、第２ゲート電極の下部の垂直伝送領域
に存在した電荷は隣接する第１ゲート電極φＶ１の下部
の垂直伝送領域に伝送される。
ｃｃのクロックパルスが印加され、第２ゲート電極φＶ
２には０Ｖのクロックパルスが印加されるので、図３に
示されたように、第２ゲート電極の下部の垂直伝送領域
に存在した電荷は隣接する第１ゲート電極φＶ１の下部
の垂直伝送領域に伝送される。
【００１５】垂直に電荷を伝送する手段として２相のＣ
ＣＤを用いた前記従来の全画素出力形ＩＴ−ＣＣＤ形固
体撮像素子によれば、前記第１及び第２ゲート電極を２
層の多結晶シリコン工程で形成した後、２相のクロック
パルスのみを発生させればよいので、工程上の難点及び
駆動上の難点は台頭されない。
ＣＤを用いた前記従来の全画素出力形ＩＴ−ＣＣＤ形固
体撮像素子によれば、前記第１及び第２ゲート電極を２
層の多結晶シリコン工程で形成した後、２相のクロック
パルスのみを発生させればよいので、工程上の難点及び
駆動上の難点は台頭されない。
【００１６】しかし、電荷は図３に示されたように、単
位ゲート電極が占める面積の１／２に該当する領域にの
み貯蔵されうるので、ＣＣＤの面積効率（全体面積の中
電荷を正常的に伝送する際に電荷貯蔵に用いられる面積
の比率）が１／４しかならない。従って、ＣＣＤの面積
効率が１／２であった４相ＣＣＤに比べて電荷伝送能力
が２倍ほど劣る。
位ゲート電極が占める面積の１／２に該当する領域にの
み貯蔵されうるので、ＣＣＤの面積効率（全体面積の中
電荷を正常的に伝送する際に電荷貯蔵に用いられる面積
の比率）が１／４しかならない。従って、ＣＣＤの面積
効率が１／２であった４相ＣＣＤに比べて電荷伝送能力
が２倍ほど劣る。
【００１７】図４は垂直電荷伝送手段として３相の電荷
結合素子を使用する従来の他の方法による全画素出力形
ＩＴ−ＣＣＤ形固体撮像素子の画素の配列を示した平面
図であって、前記図１とは異なり、単位光ダイオードＰ
Ｄ１、ＰＤ２、ＰＤ３及びＰＤ４毎にこれに対応するよ
うに３つのゲート電極（即ち、第１、第２及び第３ゲー
ト電極φＶ１、φＶ２、φＶ３）が配列されている。
結合素子を使用する従来の他の方法による全画素出力形
ＩＴ−ＣＣＤ形固体撮像素子の画素の配列を示した平面
図であって、前記図１とは異なり、単位光ダイオードＰ
Ｄ１、ＰＤ２、ＰＤ３及びＰＤ４毎にこれに対応するよ
うに３つのゲート電極（即ち、第１、第２及び第３ゲー
ト電極φＶ１、φＶ２、φＶ３）が配列されている。
【００１８】図５は前記図４に示されたＩＴ−ＣＣＤ形
固体撮像素子に印加されるクロックパルスの波形図であ
り、図６は前記図５に示されたクロックパルスを前記図
４のＩＴ−ＣＣＤ形固体撮像素子に印加した場合の垂直
電荷伝送の概念度である。
固体撮像素子に印加されるクロックパルスの波形図であ
り、図６は前記図５に示されたクロックパルスを前記図
４のＩＴ−ＣＣＤ形固体撮像素子に印加した場合の垂直
電荷伝送の概念度である。
【００１９】図５及び図６に基づき３相ＣＣＤを使用す
る従来の全画素出力形ＩＴ−ＣＣＤ形固体撮像素子の電
荷伝送方法を説明する。
る従来の全画素出力形ＩＴ−ＣＣＤ形固体撮像素子の電
荷伝送方法を説明する。
【００２０】“Ｔ１”では、第１ゲート電極φＶ１及び
第３ゲート電極φＶ３に各々０Ｖのクロックパルスが印
加され、第２ゲート電極φＶ２にはＶｃｃ以上のクロッ
クパルスが印加される。従って、第２ゲート電極φＶ２
の下部の垂直伝送領域の電位ウェルが低くなって光ダイ
オードに蓄積されていた電荷は伝達領域を通して第２ゲ
ート電極φＶ２の下部の垂直伝送領域に伝達される。
第３ゲート電極φＶ３に各々０Ｖのクロックパルスが印
加され、第２ゲート電極φＶ２にはＶｃｃ以上のクロッ
クパルスが印加される。従って、第２ゲート電極φＶ２
の下部の垂直伝送領域の電位ウェルが低くなって光ダイ
オードに蓄積されていた電荷は伝達領域を通して第２ゲ
ート電極φＶ２の下部の垂直伝送領域に伝達される。
【００２１】“Ｔ２”では、第２ゲート電極φＶ２に印
加されるクロックパルスがＶｃｃ値に低くなるので前記
第２ゲート電極φＶ２の下部の垂直伝送領域の電位ウェ
ルはＴ１でより若干高くなる。
加されるクロックパルスがＶｃｃ値に低くなるので前記
第２ゲート電極φＶ２の下部の垂直伝送領域の電位ウェ
ルはＴ１でより若干高くなる。
【００２２】“Ｔ３”では、第２ゲート電極φＶ２及び
第３ゲート電極φＶ３の各々にＶｃｃのクロックパルス
が印加されるので第２ゲート電極φＶ２の下部の垂直伝
送領域にのみ存在した電荷は第３ゲート電極φＶ３の下
部の垂直伝送領域にまで拡散される。
第３ゲート電極φＶ３の各々にＶｃｃのクロックパルス
が印加されるので第２ゲート電極φＶ２の下部の垂直伝
送領域にのみ存在した電荷は第３ゲート電極φＶ３の下
部の垂直伝送領域にまで拡散される。
【００２３】“Ｔ４”では、第１ゲート電極φＶ１及び
第２ゲート電極φＶ２に０Ｖのクロックパルスが印加さ
れ、第３ゲート電極φＶ３にはＶｃｃのクロックパルス
が印加されるので、第２ゲート電極φＶ２の下部の垂直
伝送領域と第３ゲート電極φＶ３の下部の垂直伝送領域
に亘って存在した電荷は第３ゲート電極φＶ３の下部の
垂直伝送領域に伝送される。従って“Ｔ１”から“Ｔ
４”の間に加えられるクロックパルスにより、第２ゲー
ト電極φＶ２の下部の垂直伝送領域に存在した電荷は第
３ゲート電極φＶ３の下部の垂直伝送領域に伝送され
る。
第２ゲート電極φＶ２に０Ｖのクロックパルスが印加さ
れ、第３ゲート電極φＶ３にはＶｃｃのクロックパルス
が印加されるので、第２ゲート電極φＶ２の下部の垂直
伝送領域と第３ゲート電極φＶ３の下部の垂直伝送領域
に亘って存在した電荷は第３ゲート電極φＶ３の下部の
垂直伝送領域に伝送される。従って“Ｔ１”から“Ｔ
４”の間に加えられるクロックパルスにより、第２ゲー
ト電極φＶ２の下部の垂直伝送領域に存在した電荷は第
３ゲート電極φＶ３の下部の垂直伝送領域に伝送され
る。
【００２４】“Ｔ５”では、第１ゲート電極φＶ１及び
第３ゲート電極φＶ３に各々Ｖｃｃのクロックパルスが
印加され、第２ゲート電極φＶ２には０Ｖのクロックパ
ルスが印加されるので第３ゲート電極φＶ３の下部の垂
直伝送領域にのみ存在した電荷は隣接する第１ゲート電
極φＶ１の下部の垂直伝送領域にまで拡散される。
第３ゲート電極φＶ３に各々Ｖｃｃのクロックパルスが
印加され、第２ゲート電極φＶ２には０Ｖのクロックパ
ルスが印加されるので第３ゲート電極φＶ３の下部の垂
直伝送領域にのみ存在した電荷は隣接する第１ゲート電
極φＶ１の下部の垂直伝送領域にまで拡散される。
【００２５】“Ｔ６”では、第１ゲート電極φＶ１にＶ
ｃｃのクロックパルスが印加され、第２ゲート電極φＶ
２及び第３ゲート電極φＶ３には０Ｖのクロックパルス
が印加されるので、第３ゲート電極φＶ３の下部の垂直
伝送領域と第１ゲート電極φＶ１の下部の垂直伝送領域
とに亘って存在した電荷は隣接する第１ゲート電極φＶ
１の下部の垂直伝送領域に伝送される。従って“Ｔ５”
から“Ｔ６”の間に加えられるクロックパルスにより、
第３ゲート電極φＶ３の下部に存在した電荷は隣接する
第１ゲート電極φＶ１の下部の垂直伝送領域に伝送され
る。
ｃｃのクロックパルスが印加され、第２ゲート電極φＶ
２及び第３ゲート電極φＶ３には０Ｖのクロックパルス
が印加されるので、第３ゲート電極φＶ３の下部の垂直
伝送領域と第１ゲート電極φＶ１の下部の垂直伝送領域
とに亘って存在した電荷は隣接する第１ゲート電極φＶ
１の下部の垂直伝送領域に伝送される。従って“Ｔ５”
から“Ｔ６”の間に加えられるクロックパルスにより、
第３ゲート電極φＶ３の下部に存在した電荷は隣接する
第１ゲート電極φＶ１の下部の垂直伝送領域に伝送され
る。
【００２６】垂直に電荷を伝送する手段として３相のＣ
ＣＤを用いた前記従来の全画素出力形ＩＴ−ＣＣＤ形固
体撮像素子によれば、第１、第２及び第３ゲート電極を
３層の多結晶シリコン工程で形成した後、３相のクロッ
クパルスを印加すればよい。
ＣＤを用いた前記従来の全画素出力形ＩＴ−ＣＣＤ形固
体撮像素子によれば、第１、第２及び第３ゲート電極を
３層の多結晶シリコン工程で形成した後、３相のクロッ
クパルスを印加すればよい。
【００２７】しかし、光ダイオードの大きさ及び配列が
前記図１と同一な場合、垂直ＣＣＤが占める面積も前記
図２と同一であるので、ＣＣＤの面積効率は１／３であ
る。これは、従来の１／４よりは大きな値であるが電荷
伝送能力の向上のためにはさらに大きなＣＣＤの面積効
率が必要である。
前記図１と同一な場合、垂直ＣＣＤが占める面積も前記
図２と同一であるので、ＣＣＤの面積効率は１／３であ
る。これは、従来の１／４よりは大きな値であるが電荷
伝送能力の向上のためにはさらに大きなＣＣＤの面積効
率が必要である。
【００２８】
【発明が解決しょうとする課題】本発明の目的はＣＣＤ
の面積効率を向上させうる電荷結合素子形固体撮像素子
を提供することにある。
の面積効率を向上させうる電荷結合素子形固体撮像素子
を提供することにある。
【００２９】本発明の他の目的は前記固体撮像素子を製
造するにおいて最も適した製造方法を提供することにあ
る。
造するにおいて最も適した製造方法を提供することにあ
る。
【００３０】本発明のさらに他の目的は前記固体撮像素
子の駆動方法を提供することにある。
子の駆動方法を提供することにある。
【００３１】
【課題を解決するための手段】前記目的を達成するため
の本発明による電荷結合素子形固体撮像素子は、一方向
に配置されたＮ個の光ダイオードよりなる複数の光ダイ
オード群と、前記群毎に対応されるように配置された２
Ｎ＋１個の垂直伝送電極を具備することを特徴とする。
の本発明による電荷結合素子形固体撮像素子は、一方向
に配置されたＮ個の光ダイオードよりなる複数の光ダイ
オード群と、前記群毎に対応されるように配置された２
Ｎ＋１個の垂直伝送電極を具備することを特徴とする。
【００３２】この際、前記２Ｎ＋１個の垂直伝送電極が
基板と接する面積は同一であることが望ましく、前記Ｎ
個は２つであることが望ましい。
基板と接する面積は同一であることが望ましく、前記Ｎ
個は２つであることが望ましい。
【００３３】また、前記目的を達成するための本発明に
よる電荷結合素子形固体撮像素子は、相互隣接するよう
に半導体基板に形成された第１及び第２光ダイオード
と、前記第１及び第２光ダイオードが配列された方向に
平行に配列され、前記第１及び第２光ダイオードと隣接
した半導体基板に形成された電荷結合素子の垂直伝送領
域と、前記垂直伝送領域上に順次に形成された第１乃至
第５垂直伝送電極と、前記第１光ダイオードと前記垂直
伝送領域との間の半導体基板に形成された第１伝達領域
と、前記第２光ダイオードと前記垂直伝送領域との間の
半導体基板に形成された第２伝達領域とを具備すること
を特徴とする。
よる電荷結合素子形固体撮像素子は、相互隣接するよう
に半導体基板に形成された第１及び第２光ダイオード
と、前記第１及び第２光ダイオードが配列された方向に
平行に配列され、前記第１及び第２光ダイオードと隣接
した半導体基板に形成された電荷結合素子の垂直伝送領
域と、前記垂直伝送領域上に順次に形成された第１乃至
第５垂直伝送電極と、前記第１光ダイオードと前記垂直
伝送領域との間の半導体基板に形成された第１伝達領域
と、前記第２光ダイオードと前記垂直伝送領域との間の
半導体基板に形成された第２伝達領域とを具備すること
を特徴とする。
【００３４】この際、前記第１及び第３垂直伝送電極は
第１層の導電層で形成されており、前記第２及び第５垂
直伝送は第２層の導電層で形成されており、前記第４垂
直伝送電極は第３層の導電層で形成されていることが望
ましく、前記第１及び第２層の導電層は前記光ダイオー
ドの配列方向に対して垂直方向に長く形成されており、
前記第３層の導電層は前記光ダイオードの配列方向に対
して水平方向に長く形成されていることが望ましく、前
記第１乃至第５垂直伝送電極が前記半導体基板と接する
面積は同一であることが望ましい。
第１層の導電層で形成されており、前記第２及び第５垂
直伝送は第２層の導電層で形成されており、前記第４垂
直伝送電極は第３層の導電層で形成されていることが望
ましく、前記第１及び第２層の導電層は前記光ダイオー
ドの配列方向に対して垂直方向に長く形成されており、
前記第３層の導電層は前記光ダイオードの配列方向に対
して水平方向に長く形成されていることが望ましく、前
記第１乃至第５垂直伝送電極が前記半導体基板と接する
面積は同一であることが望ましい。
【００３５】また、前記第１伝達領域は前記第１光ダイ
オードと第２垂直伝送電極との間に形成されており、前
記第２伝達領域は前記第２光ダイオードと第５垂直伝送
電極との間に形成されていることが望ましい。
オードと第２垂直伝送電極との間に形成されており、前
記第２伝達領域は前記第２光ダイオードと第５垂直伝送
電極との間に形成されていることが望ましい。
【００３６】前記他の目的を達成するための本発明によ
る電荷結合素子形固体撮像素子の製造方法は、前記第１
及び第２光ダイオードと前記第１及び第２光ダイオード
に隣接する垂直伝送領域を半導体基板に形成する工程
と、前記第１及び第２光ダイオードと垂直伝送領域とが
形成されている半導体基板の全面にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜の全面に第１層の導電層
を形成する工程と、前記第１層の導電層をパタニングす
ることにより前記垂直伝送領域の前記ゲート絶縁膜上に
相互離隔された第１及び第３垂直伝送電極を形成する工
程と、前記第１及び第３垂直伝送電極の表面に第１絶縁
膜を形成する工程と、前記第１絶縁膜が形成されている
半導体基板の全面に第２層の導電層を形成する工程と、
前記第２層の導電層をパタニングすることにより前記第
１垂直伝送電極と第３垂直伝送電極との間の領域及び前
記第３垂直伝送電極と所定距離に離隔された領域の前記
ゲート絶縁膜上に各々第２及び第５垂直伝送電極を形成
する工程と、前記第２及び第５垂直伝送電極の表面に第
２絶縁膜を形成する工程と、前記第２絶縁膜が形成され
ている半導体基板の全面に第３層の導電層を形成する工
程と、前記第３層の導電層をパタニングすることにより
前記第３垂直伝送電極と第５垂直伝送電極との間の前記
ゲート絶縁膜上に第４垂直伝送電極を形成する工程を具
備することを特徴とする。
る電荷結合素子形固体撮像素子の製造方法は、前記第１
及び第２光ダイオードと前記第１及び第２光ダイオード
に隣接する垂直伝送領域を半導体基板に形成する工程
と、前記第１及び第２光ダイオードと垂直伝送領域とが
形成されている半導体基板の全面にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜の全面に第１層の導電層
を形成する工程と、前記第１層の導電層をパタニングす
ることにより前記垂直伝送領域の前記ゲート絶縁膜上に
相互離隔された第１及び第３垂直伝送電極を形成する工
程と、前記第１及び第３垂直伝送電極の表面に第１絶縁
膜を形成する工程と、前記第１絶縁膜が形成されている
半導体基板の全面に第２層の導電層を形成する工程と、
前記第２層の導電層をパタニングすることにより前記第
１垂直伝送電極と第３垂直伝送電極との間の領域及び前
記第３垂直伝送電極と所定距離に離隔された領域の前記
ゲート絶縁膜上に各々第２及び第５垂直伝送電極を形成
する工程と、前記第２及び第５垂直伝送電極の表面に第
２絶縁膜を形成する工程と、前記第２絶縁膜が形成され
ている半導体基板の全面に第３層の導電層を形成する工
程と、前記第３層の導電層をパタニングすることにより
前記第３垂直伝送電極と第５垂直伝送電極との間の前記
ゲート絶縁膜上に第４垂直伝送電極を形成する工程を具
備することを特徴とする。
【００３７】この際、前記第１乃至第５垂直伝送電極が
半導体基板と接する面積は同一であることが望ましい。
半導体基板と接する面積は同一であることが望ましい。
【００３８】また、前記第２垂直伝送電極はその一縁部
が前記第１光ダイオードの一端と接するように形成し、
前記第５垂直伝送電極はその一縁部が前記第２光ダイオ
ードの一端と接するように形成することが望ましく、前
記第１、２、３及び５垂直伝送電極は前記光ダイオード
の配列方向に対して垂直方向に配列されるように形成
し、第４垂直伝送電極は前記光ダイオードの配列方向に
対して水平方向に配列されるように形成することが望ま
しい。
が前記第１光ダイオードの一端と接するように形成し、
前記第５垂直伝送電極はその一縁部が前記第２光ダイオ
ードの一端と接するように形成することが望ましく、前
記第１、２、３及び５垂直伝送電極は前記光ダイオード
の配列方向に対して垂直方向に配列されるように形成
し、第４垂直伝送電極は前記光ダイオードの配列方向に
対して水平方向に配列されるように形成することが望ま
しい。
【００３９】前記さらに他の目的を達成するための本発
明による電荷結合素子形固体撮像素子の駆動方法は、第
１及び第２光ダイオードから電荷結合素子の垂直伝送領
域に伝達された電荷等を第１乃至第５垂直伝送電極等に
加えられる５相クロックパルスとして一方向に伝送する
ことを特徴とする。
明による電荷結合素子形固体撮像素子の駆動方法は、第
１及び第２光ダイオードから電荷結合素子の垂直伝送領
域に伝達された電荷等を第１乃至第５垂直伝送電極等に
加えられる５相クロックパルスとして一方向に伝送する
ことを特徴とする。
【００４０】この際、前記第１光ダイオードに貯蔵され
た電荷は前記第２垂直伝送電極にクロックパルスを印加
して前記垂直伝送領域に伝達し、前記第２光ダイオード
に貯蔵された電荷は前記第５垂直伝送電極にクロックパ
ルスを印加して前記垂直伝送領域に伝達することが望ま
しい。
た電荷は前記第２垂直伝送電極にクロックパルスを印加
して前記垂直伝送領域に伝達し、前記第２光ダイオード
に貯蔵された電荷は前記第５垂直伝送電極にクロックパ
ルスを印加して前記垂直伝送領域に伝達することが望ま
しい。
【００４１】また、前記さらに他の目的を達成するため
の本発明による電荷結合素子形固体撮像素子の駆動方法
は、Ｎ個の光ダイオードから電荷結合素子の垂直伝送領
域に伝達された電荷等を第１乃至２Ｎ＋１垂直伝送電極
に加えられる２Ｎ＋１相クロックパルスとして一方向に
伝送することを特徴とする。
の本発明による電荷結合素子形固体撮像素子の駆動方法
は、Ｎ個の光ダイオードから電荷結合素子の垂直伝送領
域に伝達された電荷等を第１乃至２Ｎ＋１垂直伝送電極
に加えられる２Ｎ＋１相クロックパルスとして一方向に
伝送することを特徴とする。
【００４２】
【発明の実施の形態】図７は垂直電荷伝送手段として５
相の電荷結合素子を使用する本発明による全画素出力形
ＩＴ−ＣＣＤ形固体撮像素子の画素の配列を示した平面
図である。
相の電荷結合素子を使用する本発明による全画素出力形
ＩＴ−ＣＣＤ形固体撮像素子の画素の配列を示した平面
図である。
【００４３】第１光ダイオードＰＤ１と第２光ダイオー
ドＰＤ２とが垂直方向に隣接するように配列されてお
り、前記第１及び第２光ダイオードＰＤ１、ＰＤ２に対
応されるように第１乃至第５ゲート電極φＶ１、φＶ
２、φＶ３、φＶ４、φＶ５が垂直方向に配列されてい
る。第１光ダイオードＰＤ１に蓄積された電荷は第１伝
達領域ＣＨ１を通して第２ゲート電極φＶ２の下部の垂
直伝送領域に伝達され、第２光ダイオードＰＤ２に蓄積
された電荷は第２伝達領域ＣＨ２を通して第５ゲート電
極φＶ５の下部の垂直伝送領域に伝達される。
ドＰＤ２とが垂直方向に隣接するように配列されてお
り、前記第１及び第２光ダイオードＰＤ１、ＰＤ２に対
応されるように第１乃至第５ゲート電極φＶ１、φＶ
２、φＶ３、φＶ４、φＶ５が垂直方向に配列されてい
る。第１光ダイオードＰＤ１に蓄積された電荷は第１伝
達領域ＣＨ１を通して第２ゲート電極φＶ２の下部の垂
直伝送領域に伝達され、第２光ダイオードＰＤ２に蓄積
された電荷は第２伝達領域ＣＨ２を通して第５ゲート電
極φＶ５の下部の垂直伝送領域に伝達される。
【００４４】垂直伝送領域に伝達された電荷は第１乃至
第５ゲート電極φＶ１、φＶ２、φＶ３、φＶ４、φＶ
５に印加されるクロックパルスにより垂直方向に伝送さ
れる。
第５ゲート電極φＶ１、φＶ２、φＶ３、φＶ４、φＶ
５に印加されるクロックパルスにより垂直方向に伝送さ
れる。
【００４５】図１及び図４では単位光ダイオード毎に各
々２つまたは３つのゲート電極が対応されるように配置
された反面、本発明では垂直方向に隣接する２つの光ダ
イオードＰＤ１、ＰＤ２毎に５つのゲート電極φＶ１、
φＶ２、φＶ３、φＶ４、φＶ５が対応されるように配
置されている。
々２つまたは３つのゲート電極が対応されるように配置
された反面、本発明では垂直方向に隣接する２つの光ダ
イオードＰＤ１、ＰＤ２毎に５つのゲート電極φＶ１、
φＶ２、φＶ３、φＶ４、φＶ５が対応されるように配
置されている。
【００４６】従って、ＣＣＤの面積効率は２／５で、従
来の１／４または１／３より大きい。
来の１／４または１／３より大きい。
【００４７】図８は前記図７の撮像素子を具現するため
使用されるレイアウト図であって、部材符号ＰＤ１及び
ＰＤ２は各々第１及び第２光ダイオードを、１０は垂直
ＣＣＤの垂直伝送領域（一点鎖線で表示）を、２０は各
光ダイオードを相互隔離させるチャンネルストップ領域
（多数の点が付けられている領域）を、３０及び３２は
各々第１及び第２伝達領域（斜線が引かれた領域）を、
４０は第１ゲート電極の形成のためのマスクパターン
（点線で表示）を、５０は第３ゲート電極の形成のため
のマスクパターン（点線で表示）を、６０は第２ゲート
電極の形成のためのマスクパターン（二点鎖線で表示）
を、７０は第５ゲート電極の形成のためのマスクパター
ン（二点鎖線で表示）を、８０は第４ゲート電極の形成
のためのマスクパターン（実線で表示）を、φＶ１乃至
φＶ５は各々第１乃至第５ゲート電極を示す。
使用されるレイアウト図であって、部材符号ＰＤ１及び
ＰＤ２は各々第１及び第２光ダイオードを、１０は垂直
ＣＣＤの垂直伝送領域（一点鎖線で表示）を、２０は各
光ダイオードを相互隔離させるチャンネルストップ領域
（多数の点が付けられている領域）を、３０及び３２は
各々第１及び第２伝達領域（斜線が引かれた領域）を、
４０は第１ゲート電極の形成のためのマスクパターン
（点線で表示）を、５０は第３ゲート電極の形成のため
のマスクパターン（点線で表示）を、６０は第２ゲート
電極の形成のためのマスクパターン（二点鎖線で表示）
を、７０は第５ゲート電極の形成のためのマスクパター
ン（二点鎖線で表示）を、８０は第４ゲート電極の形成
のためのマスクパターン（実線で表示）を、φＶ１乃至
φＶ５は各々第１乃至第５ゲート電極を示す。
【００４８】第１及び第２光ダイオードＰＤ１、ＰＤ２
は垂直方向に隣接するように配列されており、この２つ
の光ダイオードに対応するように垂直方向に長く第１乃
至第５ゲート電極φＶ１乃至φＶ５が配列されている。
この際、各光ダイオードはチャンネルストップ領域２０
により相互隔離されている。
は垂直方向に隣接するように配列されており、この２つ
の光ダイオードに対応するように垂直方向に長く第１乃
至第５ゲート電極φＶ１乃至φＶ５が配列されている。
この際、各光ダイオードはチャンネルストップ領域２０
により相互隔離されている。
【００４９】第１光ダイオードＰＤ１は第１伝達領域３
０により第２ゲート電極φＶ２の下部の垂直伝送領域に
電荷を伝達するようになっており、第２光ダイオードＰ
Ｄ２は第２伝達領域３２により第５ゲート電極φＶ５の
下部の垂直伝送領域に電荷を伝達するようになってい
る。
０により第２ゲート電極φＶ２の下部の垂直伝送領域に
電荷を伝達するようになっており、第２光ダイオードＰ
Ｄ２は第２伝達領域３２により第５ゲート電極φＶ５の
下部の垂直伝送領域に電荷を伝達するようになってい
る。
【００５０】第２及び第５ゲート電極の下部の垂直伝送
領域に伝達された電荷は各ゲート電極に印加されるクロ
ックパルスにより垂直方向に伝送される。
領域に伝達された電荷は各ゲート電極に印加されるクロ
ックパルスにより垂直方向に伝送される。
【００５１】前記図８のマスクパターンで同一な種類の
線（例えば、実線、点線．．．）で引かれたのは同一物
質層を意味する。即ち、点線で示されている第１及び第
３ゲート電極φＶ１、φＶ３は両方第１層の導電層で形
成されており、二点鎖線で示されている第２及び第５ゲ
ート電極φＶ２、φＶ５は両方第２層の導電層で形成さ
れており、実線で示されている第４ゲート電極φＶ４は
第３層の導電層で形成されている。
線（例えば、実線、点線．．．）で引かれたのは同一物
質層を意味する。即ち、点線で示されている第１及び第
３ゲート電極φＶ１、φＶ３は両方第１層の導電層で形
成されており、二点鎖線で示されている第２及び第５ゲ
ート電極φＶ２、φＶ５は両方第２層の導電層で形成さ
れており、実線で示されている第４ゲート電極φＶ４は
第３層の導電層で形成されている。
【００５２】また、前記第１、第２、第３及び第５ゲー
ト電極の形成のためのマスクパターン４０、６０、５
０、７０は前記光ダイオードの配列方向に対して垂直方
向に長く形成されており、前記第４ゲート電極の形成の
ためのマスクパターン８０は前記光ダイオードの配列方
向に対して水平方向に長く形成されている。
ト電極の形成のためのマスクパターン４０、６０、５
０、７０は前記光ダイオードの配列方向に対して垂直方
向に長く形成されており、前記第４ゲート電極の形成の
ためのマスクパターン８０は前記光ダイオードの配列方
向に対して水平方向に長く形成されている。
【００５３】前記第１乃至第５ゲート電極φＶ１、φＶ
２、φＶ３、φＶ４、φＶ５はそれぞれ半導体基板と接
する面積が同一になるようにデザインされる。
２、φＶ３、φＶ４、φＶ５はそれぞれ半導体基板と接
する面積が同一になるようにデザインされる。
【００５４】図９及び図１０は前記図８のＩＸ−ＩＸ’
線及びＸ−Ｘ’線に沿って見た断面図であって、第１ゲ
ート電極１０４及び第３ゲート電極１０６は各々第１層
の導電層よりなり、第２ゲート電極１１０及び第５ゲー
ト電極１１２は各々第２層の導電層よりなり、第４ゲー
ト電極１１６は第３層の導電層よりなることがわかる。
線及びＸ−Ｘ’線に沿って見た断面図であって、第１ゲ
ート電極１０４及び第３ゲート電極１０６は各々第１層
の導電層よりなり、第２ゲート電極１１０及び第５ゲー
ト電極１１２は各々第２層の導電層よりなり、第４ゲー
ト電極１１６は第３層の導電層よりなることがわかる。
【００５５】また、図１０を参照すれば、第１光ダイオ
ードＰＤ１は第２ゲート電極１１０に印加される電圧に
より第１伝達領域５を通して電荷を垂直伝送領域１に伝
達しうることがわかる。各光ダイオード及び垂直伝送領
域１はチャンネルストップ領域３により電気的に絶縁さ
れている。
ードＰＤ１は第２ゲート電極１１０に印加される電圧に
より第１伝達領域５を通して電荷を垂直伝送領域１に伝
達しうることがわかる。各光ダイオード及び垂直伝送領
域１はチャンネルストップ領域３により電気的に絶縁さ
れている。
【００５６】前記図９及び図１０において、説明されな
い部材符号は以降に説明する。
い部材符号は以降に説明する。
【００５７】図１１の（Ａ）乃至（Ｃ）は本発明による
ＩＴ−ＣＣＤ形固体撮像素子を製造する方法を説明する
ため示した断面図である。
ＩＴ−ＣＣＤ形固体撮像素子を製造する方法を説明する
ため示した断面図である。
【００５８】まず、図１１の（Ａ）は第１及び第３ゲー
ト電極１０４、１０６を形成する工程を示したものであ
って、これらは前記第１及び第２光ダイオード（図示せ
ず）、垂直伝送領域（図示せず）、第１及び第２伝達領
域（図示せず）及びチャンネルストップ領域（図示せ
ず）らが形成されている半導体基板の全面にゲート絶縁
膜１０２を形成する第１段階、前記ゲート絶縁膜１０２
上に、例えば多結晶シリコンのような導電物質を蒸着し
て第１層の導電層を形成する第２段階及び前記第１層の
導電層をパタニングすることにより第１及び第３ゲート
電極１０４、１０６を形成する第３段階で形成する。
ト電極１０４、１０６を形成する工程を示したものであ
って、これらは前記第１及び第２光ダイオード（図示せ
ず）、垂直伝送領域（図示せず）、第１及び第２伝達領
域（図示せず）及びチャンネルストップ領域（図示せ
ず）らが形成されている半導体基板の全面にゲート絶縁
膜１０２を形成する第１段階、前記ゲート絶縁膜１０２
上に、例えば多結晶シリコンのような導電物質を蒸着し
て第１層の導電層を形成する第２段階及び前記第１層の
導電層をパタニングすることにより第１及び第３ゲート
電極１０４、１０６を形成する第３段階で形成する。
【００５９】この際、前記第１ゲート電極１０４と前記
第３ゲート電極１０６とは所定の距離に相互離隔される
ように形成する。
第３ゲート電極１０６とは所定の距離に相互離隔される
ように形成する。
【００６０】図１１の（Ｂ）は第２及び第５ゲート電極
１１０、１１２を形成する工程を示したものであって、
これらは前記第１及び第３ゲート電極１０４、１０６の
表面を酸化させることにより第１絶縁膜１０８を形成す
る第１段階、前記第１絶縁膜１０８が形成されている結
果物基板の全面に、例えば多結晶シリコンのような導電
物質を蒸着して第２層の導電層を形成する第２段階及び
前記第２層の導電層をパタニングすることにより前記第
２及び第５ゲート電極１１０、１１２を形成する第３段
階で形成する。
１１０、１１２を形成する工程を示したものであって、
これらは前記第１及び第３ゲート電極１０４、１０６の
表面を酸化させることにより第１絶縁膜１０８を形成す
る第１段階、前記第１絶縁膜１０８が形成されている結
果物基板の全面に、例えば多結晶シリコンのような導電
物質を蒸着して第２層の導電層を形成する第２段階及び
前記第２層の導電層をパタニングすることにより前記第
２及び第５ゲート電極１１０、１１２を形成する第３段
階で形成する。
【００６１】この際、前記第２ゲート電極１１０は前記
第１ゲート電極１０４と第３ゲート電極１０６との間に
配置され、前記第５ゲート電極１１２は前記第３ゲート
電極１０６から所定距離に離隔されるように形成する。
第１ゲート電極１０４と第３ゲート電極１０６との間に
配置され、前記第５ゲート電極１１２は前記第３ゲート
電極１０６から所定距離に離隔されるように形成する。
【００６２】図１１の（Ｃ）は第４ゲート電極１１６及
び層間絶縁層１１８を形成する工程を示したものであっ
て、これらは前記第２及び第５ゲート電極１１０、１１
２の表面を酸化させることにより第２絶縁膜１１４を形
成する第１段階、前記第２絶縁膜１１４が形成されてい
る結果物基板の全面に第３層の導電層を形成する第２段
階、前記第３層の導電層をパタニングすることにより第
４ゲート電極１１６を形成する第３段階及び第４ゲート
電極１１６が形成されている結果物の全面に層間絶縁層
１１８を形成する第４段階で形成する。
び層間絶縁層１１８を形成する工程を示したものであっ
て、これらは前記第２及び第５ゲート電極１１０、１１
２の表面を酸化させることにより第２絶縁膜１１４を形
成する第１段階、前記第２絶縁膜１１４が形成されてい
る結果物基板の全面に第３層の導電層を形成する第２段
階、前記第３層の導電層をパタニングすることにより第
４ゲート電極１１６を形成する第３段階及び第４ゲート
電極１１６が形成されている結果物の全面に層間絶縁層
１１８を形成する第４段階で形成する。
【００６３】この際、前記第４ゲート電極１１６は前記
第３ゲート電極１０６と第５ゲート電極１１２との間に
形成する。
第３ゲート電極１０６と第５ゲート電極１１２との間に
形成する。
【００６４】また、図１１の（Ａ）乃至図１１の（Ｃ）
において、前記第１乃至第５ゲート電極が半導体基板と
接する面積は同一である。
において、前記第１乃至第５ゲート電極が半導体基板と
接する面積は同一である。
【００６５】図１２は本発明によるＩＴ−ＣＣＤ形固体
撮像素子に印加されるクロックパルスの波形図であり、
図１３は前記図１２に示されたクロックパルスを本発明
によるＩＴ−ＣＣＤ形固体撮像素子に印加した場合の垂
直電荷伝送の概念図である。
撮像素子に印加されるクロックパルスの波形図であり、
図１３は前記図１２に示されたクロックパルスを本発明
によるＩＴ−ＣＣＤ形固体撮像素子に印加した場合の垂
直電荷伝送の概念図である。
【００６６】図１２及び図１３を参照して、５相ＣＣＤ
を使用する本発明による全画素出力形ＩＴ−ＣＣＤ形固
体撮像素子の電荷伝送方法を説明する。
を使用する本発明による全画素出力形ＩＴ−ＣＣＤ形固
体撮像素子の電荷伝送方法を説明する。
【００６７】“Ｔ０”では、第１、第３及び第４ゲート
電極φＶ１、φＶ３、φＶ４に０Ｖのクロックパルスが
印加され、第２及び第５ゲート電極φＶ２、φＶ５には
Ｖｃｃ以上のクロックパルスが印加される。従って、第
２及び第５ゲート電極φＶ２、φＶ５の下部の垂直伝送
領域の電位ウェルが低くなり、第１及び第２伝達領域Ｃ
Ｈ１、ＣＨ２を通して各々第２及び第５ゲート電極φＶ
２、φＶ５の下部の垂直伝送領域に伝達される。
電極φＶ１、φＶ３、φＶ４に０Ｖのクロックパルスが
印加され、第２及び第５ゲート電極φＶ２、φＶ５には
Ｖｃｃ以上のクロックパルスが印加される。従って、第
２及び第５ゲート電極φＶ２、φＶ５の下部の垂直伝送
領域の電位ウェルが低くなり、第１及び第２伝達領域Ｃ
Ｈ１、ＣＨ２を通して各々第２及び第５ゲート電極φＶ
２、φＶ５の下部の垂直伝送領域に伝達される。
【００６８】“Ｔ１”では、第１、第３及び第４ゲート
電極φＶ１、φＶ３、φＶ４に０Ｖのクロックパルスが
印加され、第２及び第５ゲート電極φＶ２、φＶ５には
Ｖｃｃのクロックパルスが印加され第２及び第５ゲート
電極φＶ２、φＶ５の下部の垂直伝送領域の電位ウェル
は“Ｔ０”でより高くなる。
電極φＶ１、φＶ３、φＶ４に０Ｖのクロックパルスが
印加され、第２及び第５ゲート電極φＶ２、φＶ５には
Ｖｃｃのクロックパルスが印加され第２及び第５ゲート
電極φＶ２、φＶ５の下部の垂直伝送領域の電位ウェル
は“Ｔ０”でより高くなる。
【００６９】“Ｔ２”では、第１及び第４ゲート電極φ
Ｖ１、φＶ４に０Ｖのクロックパルスが印加され、第
２、第３及び第５ゲート電極φＶ２、φＶ３、φＶ５に
はＶｃｃのクロックパルスが印加され第３ゲート電極φ
Ｖ３の下部の垂直伝送領域の電位ウェルが低くなるの
で、第２ゲート電極φＶ２の下部の垂直伝送領域にのみ
存在した電荷は第３ゲート電極φＶ３の下部の垂直伝送
領域にまで拡散される。
Ｖ１、φＶ４に０Ｖのクロックパルスが印加され、第
２、第３及び第５ゲート電極φＶ２、φＶ３、φＶ５に
はＶｃｃのクロックパルスが印加され第３ゲート電極φ
Ｖ３の下部の垂直伝送領域の電位ウェルが低くなるの
で、第２ゲート電極φＶ２の下部の垂直伝送領域にのみ
存在した電荷は第３ゲート電極φＶ３の下部の垂直伝送
領域にまで拡散される。
【００７０】“Ｔ３”では、第１、第２及び第４ゲート
電極φＶ１、φＶ２、φＶ４に０Ｖのクロックパルスが
印加され、第３及び第５ゲート電極φＶ３、φＶ５には
Ｖｃｃのクロックパルスが印加され第２ゲート電極φＶ
２の下部の垂直送領域の電位ウェルが高くなり、第３ゲ
ート電極φＶ３の下部の垂直伝送領域の電位ウェルは低
くなるので第２ゲート電極φＶ２の下部の垂直伝送領域
と第３ゲート電極φＶ３の下部の垂直伝送領域とに亘っ
て存在した電荷は第３ゲート電極φＶ３の下部の垂直伝
送領域に移動する。
電極φＶ１、φＶ２、φＶ４に０Ｖのクロックパルスが
印加され、第３及び第５ゲート電極φＶ３、φＶ５には
Ｖｃｃのクロックパルスが印加され第２ゲート電極φＶ
２の下部の垂直送領域の電位ウェルが高くなり、第３ゲ
ート電極φＶ３の下部の垂直伝送領域の電位ウェルは低
くなるので第２ゲート電極φＶ２の下部の垂直伝送領域
と第３ゲート電極φＶ３の下部の垂直伝送領域とに亘っ
て存在した電荷は第３ゲート電極φＶ３の下部の垂直伝
送領域に移動する。
【００７１】つまり、“Ｔ０”から“Ｔ３”に経過する
間、第２ゲート電極φＶ２の下部の垂直伝送領域に存在
した電荷は第３ゲート電極φＶ３の下部の垂直伝送領域
に伝送される。
間、第２ゲート電極φＶ２の下部の垂直伝送領域に存在
した電荷は第３ゲート電極φＶ３の下部の垂直伝送領域
に伝送される。
【００７２】“Ｔ４”では、第２及び第４ゲート電極φ
Ｖ２、φＶ４に０Ｖのクロックパルスが印加され、第
１、第３及び第５ゲート電極φＶ１、φＶ３、φＶ５に
はＶｃｃのクロックパルスが印加され第１ゲート電極φ
Ｖ１の下部の垂直伝送領域の電位ウェルが低くなるの
で、第５ゲート電極φＶ５の下部の垂直伝送領域に存在
した電荷は隣接する第１ゲート電極φＶ１の下部の垂直
伝送領域にまで拡散される。
Ｖ２、φＶ４に０Ｖのクロックパルスが印加され、第
１、第３及び第５ゲート電極φＶ１、φＶ３、φＶ５に
はＶｃｃのクロックパルスが印加され第１ゲート電極φ
Ｖ１の下部の垂直伝送領域の電位ウェルが低くなるの
で、第５ゲート電極φＶ５の下部の垂直伝送領域に存在
した電荷は隣接する第１ゲート電極φＶ１の下部の垂直
伝送領域にまで拡散される。
【００７３】“Ｔ５”では、第２、第４及び第５ゲート
電極φＶ２、φＶ４、φＶ５に０Ｖのクロックパルスが
印加され、第１及び第３ゲート電極φＶ１、φＶ３には
Ｖｃｃのクロックパルスが印加され第５ゲート電極φＶ
５の下部の垂直送領域の電位ウェルが高くなるので、第
５ゲート電極φＶ５の下部の垂直伝送領域と隣接する第
１ゲート電極φＶ１の下部の垂直伝送領域とに亘って存
在した電荷は第１ゲート電極φＶ１の下部の垂直伝送領
域に移動する。
電極φＶ２、φＶ４、φＶ５に０Ｖのクロックパルスが
印加され、第１及び第３ゲート電極φＶ１、φＶ３には
Ｖｃｃのクロックパルスが印加され第５ゲート電極φＶ
５の下部の垂直送領域の電位ウェルが高くなるので、第
５ゲート電極φＶ５の下部の垂直伝送領域と隣接する第
１ゲート電極φＶ１の下部の垂直伝送領域とに亘って存
在した電荷は第１ゲート電極φＶ１の下部の垂直伝送領
域に移動する。
【００７４】つまり、“Ｔ４”から“Ｔ５”に経過する
間、第５ゲート電極φＶ５の下部の垂直伝送領域に存在
した電荷は第１ゲート電極φＶ１の下部の垂直伝送領域
に伝送される。
間、第５ゲート電極φＶ５の下部の垂直伝送領域に存在
した電荷は第１ゲート電極φＶ１の下部の垂直伝送領域
に伝送される。
【００７５】“Ｔ６”では、第２及び第５ゲート電極φ
Ｖ２、φＶ５に０Ｖのクロックパルスが印加され、第
１、第３及び第４ゲート電極φＶ１、φＶ３、φＶ４に
はＶｃｃのクロックパルスが印加され第４ゲート電極φ
Ｖ４の下部の垂直伝送領域の電位ウェルが低くなるの
で、第３ゲート電極φＶ３の下部の垂直伝送領域に存在
した電荷は第４ゲート電極φＶ４の下部の垂直伝送領域
にまで拡散される。
Ｖ２、φＶ５に０Ｖのクロックパルスが印加され、第
１、第３及び第４ゲート電極φＶ１、φＶ３、φＶ４に
はＶｃｃのクロックパルスが印加され第４ゲート電極φ
Ｖ４の下部の垂直伝送領域の電位ウェルが低くなるの
で、第３ゲート電極φＶ３の下部の垂直伝送領域に存在
した電荷は第４ゲート電極φＶ４の下部の垂直伝送領域
にまで拡散される。
【００７６】“Ｔ７”では、第２、第３及び第５ゲート
電極φＶ２、φＶ３、φＶ５に０Ｖのクロックパルスが
印加され、第１及び第４ゲート電極φＶ１、φＶ４には
Ｖｃｃのクロックパルスが印加され第３ゲート電極φＶ
３の下部の垂直送領域の電位ウェルが高くなるので、第
３ゲート電極φＶ３の下部の垂直伝送領域と第４ゲート
電極φＶ４の下部の垂直伝送領域とに亘って存在した電
荷は第４ゲート電極φＶ４の下部の垂直伝送領域に移動
する。
電極φＶ２、φＶ３、φＶ５に０Ｖのクロックパルスが
印加され、第１及び第４ゲート電極φＶ１、φＶ４には
Ｖｃｃのクロックパルスが印加され第３ゲート電極φＶ
３の下部の垂直送領域の電位ウェルが高くなるので、第
３ゲート電極φＶ３の下部の垂直伝送領域と第４ゲート
電極φＶ４の下部の垂直伝送領域とに亘って存在した電
荷は第４ゲート電極φＶ４の下部の垂直伝送領域に移動
する。
【００７７】つまり、“Ｔ６”から“Ｔ７”に経過する
間、第３ゲート電極φＶ３の下部の垂直伝送領域に存在
した電荷は第４ゲート電極φＶ４の下部の垂直伝送領域
に伝送される。
間、第３ゲート電極φＶ３の下部の垂直伝送領域に存在
した電荷は第４ゲート電極φＶ４の下部の垂直伝送領域
に伝送される。
【００７８】“Ｔ８”では、第３及び第５ゲート電極φ
Ｖ３、φＶ５に０Ｖのクロックパルスが印加され、第
１、第２及び第４ゲート電極φＶ１、φＶ２、φＶ４に
はＶｃｃのクロックパルスが印加され第２ゲート電極φ
Ｖ２の下部の垂直伝送領域の電位ウェルが低くなるの
で、第１ゲート電極φＶ１の下部の垂直伝送領域に存在
した電荷は第２ゲート電極φＶ２の下部の垂直伝送領域
にまで拡散される。
Ｖ３、φＶ５に０Ｖのクロックパルスが印加され、第
１、第２及び第４ゲート電極φＶ１、φＶ２、φＶ４に
はＶｃｃのクロックパルスが印加され第２ゲート電極φ
Ｖ２の下部の垂直伝送領域の電位ウェルが低くなるの
で、第１ゲート電極φＶ１の下部の垂直伝送領域に存在
した電荷は第２ゲート電極φＶ２の下部の垂直伝送領域
にまで拡散される。
【００７９】“Ｔ９”では、第１、第３及び第５ゲート
電極φＶ１、φＶ３、φＶ５に０Ｖのクロックパルスが
印加され、第２及び第４ゲート電極φＶ２、φＶ４には
Ｖｃｃのクロックパルスが印加され第１ゲート電極φＶ
１の下部の垂直送領域の電位ウェルが高くなるので、第
１ゲート電極φＶ１の下部の垂直伝送領域と第２ゲート
電極φＶ２の下部の垂直伝送領域とに亘って存在した電
荷は第２ゲート電極φＶ２の下部の垂直伝送領域に移動
する。
電極φＶ１、φＶ３、φＶ５に０Ｖのクロックパルスが
印加され、第２及び第４ゲート電極φＶ２、φＶ４には
Ｖｃｃのクロックパルスが印加され第１ゲート電極φＶ
１の下部の垂直送領域の電位ウェルが高くなるので、第
１ゲート電極φＶ１の下部の垂直伝送領域と第２ゲート
電極φＶ２の下部の垂直伝送領域とに亘って存在した電
荷は第２ゲート電極φＶ２の下部の垂直伝送領域に移動
する。
【００８０】つまり、“Ｔ８”から“Ｔ９”に経過する
間、第１ゲート電極φＶ１の下部の垂直伝送領域に存在
した電荷は第２ゲート電極φＶ２の下部の垂直伝送領域
に伝送される。
間、第１ゲート電極φＶ１の下部の垂直伝送領域に存在
した電荷は第２ゲート電極φＶ２の下部の垂直伝送領域
に伝送される。
【００８１】“Ｔ１０”では、第１及び第３ゲート電極
φＶ１、φＶ３に０Ｖのクロックパルスが印加され、第
２、第４及び第５ゲート電極φＶ２、φＶ４、φＶ５に
はＶｃｃのクロックパルスが印加され第５ゲート電極φ
Ｖ５の下部の垂直伝送領域の電位ウェルが低くなるの
で、第４ゲート電極φＶ４の下部の垂直伝送領域に存在
した電荷は第５ゲート電極φＶ５の下部の垂直伝送領域
にまで拡散される。
φＶ１、φＶ３に０Ｖのクロックパルスが印加され、第
２、第４及び第５ゲート電極φＶ２、φＶ４、φＶ５に
はＶｃｃのクロックパルスが印加され第５ゲート電極φ
Ｖ５の下部の垂直伝送領域の電位ウェルが低くなるの
で、第４ゲート電極φＶ４の下部の垂直伝送領域に存在
した電荷は第５ゲート電極φＶ５の下部の垂直伝送領域
にまで拡散される。
【００８２】“Ｔ１１”では、第１、第３及び第４ゲー
ト電極φＶ１、φＶ３、φＶ４に０Ｖのクロックパルス
が印加され、第２及び第５ゲート電極φＶ２、φＶ５に
はＶｃｃのクロックパルスが印加され第４ゲート電極φ
Ｖ４の下部の垂直送領域の電位ウェルが高くなるので、
第４ゲート電極φＶ４の下部の垂直伝送領域と第５ゲー
ト電極φＶ５の下部の垂直伝送領域とに亘って存在した
電荷は第５ゲート電極φＶ５の下部の垂直伝送領域に移
動する。
ト電極φＶ１、φＶ３、φＶ４に０Ｖのクロックパルス
が印加され、第２及び第５ゲート電極φＶ２、φＶ５に
はＶｃｃのクロックパルスが印加され第４ゲート電極φ
Ｖ４の下部の垂直送領域の電位ウェルが高くなるので、
第４ゲート電極φＶ４の下部の垂直伝送領域と第５ゲー
ト電極φＶ５の下部の垂直伝送領域とに亘って存在した
電荷は第５ゲート電極φＶ５の下部の垂直伝送領域に移
動する。
【００８３】つまり、“Ｔ１０”から“Ｔ１１”に経過
する間、第４ゲート電極φＶ４の下部の垂直伝送領域に
存在した電荷は第５ゲート電極φＶ５の下部の垂直伝送
領域に伝送される。
する間、第４ゲート電極φＶ４の下部の垂直伝送領域に
存在した電荷は第５ゲート電極φＶ５の下部の垂直伝送
領域に伝送される。
【００８４】従って、前述した駆動方法によれば、第１
乃至第５ゲート電極φＶ１、φＶ２φ、Ｖ３、φＶ４、
φＶ５に印加される５相の駆動電圧により第２ゲート電
極と第５ゲート電極との下部の垂直伝送領域に蓄積され
た電荷は伝送される。
乃至第５ゲート電極φＶ１、φＶ２φ、Ｖ３、φＶ４、
φＶ５に印加される５相の駆動電圧により第２ゲート電
極と第５ゲート電極との下部の垂直伝送領域に蓄積され
た電荷は伝送される。
【００８５】本発明の構造、製造方法及び駆動方法は第
１及び第２光ダイオードとこれに対応する第１乃至第５
ゲート電極を最小構成要素とする固体撮像素子のみなら
ず、第１乃至第Ｎ個の光ダイオードとこれに対応する第
１乃至第２Ｎ＋１ゲート電極を最小構成要素とする固体
撮像素子にも適用されうる。この際、前記２Ｎ＋１個の
ゲート電極には２Ｎ＋１相のクロックパルスが印加され
る。
１及び第２光ダイオードとこれに対応する第１乃至第５
ゲート電極を最小構成要素とする固体撮像素子のみなら
ず、第１乃至第Ｎ個の光ダイオードとこれに対応する第
１乃至第２Ｎ＋１ゲート電極を最小構成要素とする固体
撮像素子にも適用されうる。この際、前記２Ｎ＋１個の
ゲート電極には２Ｎ＋１相のクロックパルスが印加され
る。
【００８６】
【発明の効果】従って、本発明による固体撮像素子、そ
の製造及び駆動方法によれば、通常の３層の多結晶シリ
コン工程のみで２／５のＣＣＤの面積効率を有するので
電荷伝送能力を向上させうる。
の製造及び駆動方法によれば、通常の３層の多結晶シリ
コン工程のみで２／５のＣＣＤの面積効率を有するので
電荷伝送能力を向上させうる。
【００８７】本発明は前記実施例に限定されなく、多く
の変形が本発明の技術的思想内で当分野の通常の知識を
有する者により実施可能なのは明白である。
の変形が本発明の技術的思想内で当分野の通常の知識を
有する者により実施可能なのは明白である。
【図１】 垂直電荷伝送手段として２相の電荷結合素子
を使用する従来の一方法による全画素出力形ＩＴ−ＣＣ
Ｄ形固体撮像素子の画素の配列を示した平面図である。
を使用する従来の一方法による全画素出力形ＩＴ−ＣＣ
Ｄ形固体撮像素子の画素の配列を示した平面図である。
【図２】 前記図１に示されたＩＴ−ＣＣＤ形固体撮像
素子に印加されるクロックパルスの波形図である。
素子に印加されるクロックパルスの波形図である。
【図３】 前記図２に示されたクロックパルスを前記図
１のＩＴ−ＣＣＤ形固体撮像素子に印加した場合の垂直
電荷伝送の概念図である。
１のＩＴ−ＣＣＤ形固体撮像素子に印加した場合の垂直
電荷伝送の概念図である。
【図４】 垂直電荷伝送手段として３相の電荷結合素子
を使用する従来の他の方法による全画素出力形ＩＴ−Ｃ
ＣＤ形固体撮像素子の画素の配列を示した平面図であ
る。
を使用する従来の他の方法による全画素出力形ＩＴ−Ｃ
ＣＤ形固体撮像素子の画素の配列を示した平面図であ
る。
【図５】 前記図４に示されたＩＴ−ＣＣＤ形固体撮像
素子に印加されるクロックパルスの波形図である。
素子に印加されるクロックパルスの波形図である。
【図６】 前記図５に示されたクロックパルスを前記図
４のＩＴ−ＣＣＤ形固体撮像素子に印加した場合の垂直
電荷伝送の概念度である。
４のＩＴ−ＣＣＤ形固体撮像素子に印加した場合の垂直
電荷伝送の概念度である。
【図７】 垂直電荷伝送手段として５相の電荷結合素子
を使用する本発明による全画素出力形ＩＴ−ＣＣＤ形固
体撮像素子の画素の配列を示した平面図である。
を使用する本発明による全画素出力形ＩＴ−ＣＣＤ形固
体撮像素子の画素の配列を示した平面図である。
【図８】 前記図７のＩＴ−ＣＣＤ形固体撮像素子を具
現するため使用されるレイアウト図である。
現するため使用されるレイアウト図である。
【図９】 前記図８のＩＸ−ＩＸ’線に沿って見た断面
図である。
図である。
【図１０】 前記図８のＸ−Ｘ’線に沿って見た断面図
である。
である。
【図１１】 本発明によるＩＴ−ＣＣＤ形固体撮像素子
を製造する方法を説明するため示した断面図である。
を製造する方法を説明するため示した断面図である。
【図１２】 本発明によるＩＴ−ＣＣＤ形固体撮像素子
に印加されるクロックパルスの波形図である。
に印加されるクロックパルスの波形図である。
【図１３】 前記図１２に示されたクロックパルスを本
発明によるＩＴ−ＣＣＤ形固体撮像素子に印加した場合
の垂直電荷伝送の概念図である。
発明によるＩＴ−ＣＣＤ形固体撮像素子に印加した場合
の垂直電荷伝送の概念図である。
ＰＤ１：第１光ダイオード ＰＤ２：第２光ダイオード φＶ１：第１ゲート電極 φＶ２：第２ゲート電極 φＶ３：第３ゲート電極 φＶ４：第４ゲート電極 φＶ５：第５ゲート電極 ２０：チャンネルストップ領域 ３０：第１伝達領域 ３２：第２伝達領域 ４０、５０、６０、７０：マスクパターン １０４：第１ゲート電極 １０６：第３ゲート電極 １１０：第２ゲート電極 １１２：第５ゲート電極 １１６：第４ゲート電極 １１８：層間絶縁層
Claims (15)
- 【請求項１】 一方向に配置されたＮ個の光ダイオード
よりなる複数の光ダイオード群と、 前記群毎に対応されるように配置された２Ｎ＋１個の垂
直伝送電極を具備することを特徴とする電荷結合素子形
固体撮像素子。 - 【請求項２】 前記２Ｎ＋１個の垂直伝送電極が基板と
接する面積は同一であることを特徴とする請求項１に記
載の電荷結合素子形固体撮像素子。 - 【請求項３】 前記Ｎ個は２つであることを特徴とする
請求項２に記載の電荷結合素子形固体撮像素子。 - 【請求項４】 相互隣接するように半導体基板に形成さ
れた第１及び第２光ダイオードと、 前記第１及び第２光ダイオードが配列された方向に平行
に配列され、前記第１及び第２光ダイオードと隣接した
半導体基板に形成された電荷結合素子の垂直伝送領域
と、 前記垂直伝送領域上に順次に形成された第１乃至第５垂
直伝送電極と、 前記第１光ダイオードと前記垂直伝送領域との間の半導
体基板に形成された第１伝達領域と、 前記第２光ダイオードと前記垂直伝送領域との間の半導
体基板に形成された第２伝達領域とを具備することを特
徴とする電荷結合素子形固体撮像素子。 - 【請求項５】 前記第１及び第３垂直伝送電極は第１層
の導電層で形成されており、前記第２及び第５垂直伝送
は第２層の導電層で形成されており、前記第４垂直伝送
電極は第３層の導電層で形成されていることを特徴とす
る請求項４に記載の電荷結合素子形固体撮像素子。 - 【請求項６】 前記第１及び第２層の導電層は前記光ダ
イオードの配列方向に対して垂直方向に長く形成されて
おり、前記第３層の導電層は前記光ダイオードの配列方
向に対して水平方向に長く形成されていることを特徴と
する請求項５に記載の電荷結合素子形固体撮像素子。 - 【請求項７】 前記第１乃至第５垂直伝送電極が前記半
導体基板と接する面積は同一であることを特徴とする請
求項４に記載の電荷結合素子形固体撮像素子。 - 【請求項８】 前記第１伝達領域は前記第１光ダイオー
ドと第２垂直伝送電極との間に形成されており、前記第
２伝達領域は前記第２光ダイオードと第５垂直伝送電極
との間に形成されていることを特徴とする請求項４に記
載の電荷結合素子形固体撮像素子。 - 【請求項９】 前記第１及び第２光ダイオードと前記第
１及び第２光ダイオードに隣接する垂直伝送領域を半導
体基板に形成する工程と、 前記第１及び第２光ダイオードと垂直伝送領域とが形成
されている半導体基板の全面にゲート絶縁膜を形成する
工程と、 前記ゲート絶縁膜の全面に第１層の導電層を形成する工
程と、 前記第１層の導電層をパタニングすることにより前記垂
直伝送領域の前記ゲート絶縁膜上に相互離隔された第１
及び第３垂直伝送電極を形成する工程と、 前記第１及び第３垂直伝送電極の表面に第１絶縁膜を形
成する工程と、 前記第１絶縁膜が形成されている半導体基板の全面に第
２層の導電層を形成する工程と、 前記第２層の導電層をパタニングすることにより前記第
１垂直伝送電極と第３垂直伝送電極との間の領域及び前
記第３垂直伝送電極と所定距離に離隔された領域の前記
ゲート絶縁膜上に各々第２及び第５垂直伝送電極を形成
する工程と、 前記第２及び第５垂直伝送電極の表面に第２絶縁膜を形
成する工程と、 前記第２絶縁膜が形成されている半導体基板の全面に第
３層の導電層を形成する工程と、 前記第３層の導電層をパタニングすることにより前記第
３垂直伝送電極と第５垂直伝送電極との間の前記ゲート
絶縁膜上に第４垂直伝送電極を形成する工程を具備する
ことを特徴とする電荷結合素子形固体撮像素子の製造方
法。 - 【請求項１０】 前記第１乃至第５垂直伝送電極が半導
体基板と接する面積は同一であることを特徴とする請求
項９に記載の電荷結合素子形固体撮像素子の製造方法。 - 【請求項１１】 前記第２垂直伝送電極はその一縁部が
前記第１光ダイオードの一端と接するように形成し、前
記第５垂直伝送電極はその一縁部が前記第２光ダイオー
ドの一端と接するように形成することを特徴とする請求
項９に記載の電荷結合素子形固体撮像素子の製造方法。 - 【請求項１２】 前記第１、２、３及び５垂直伝送電極
は前記光ダイオードの配列方向に対して垂直方向に配列
されるように形成し、第４垂直伝送電極は前記光ダイオ
ードの配列方向に対して水平方向に配列されるように形
成することを特徴とする請求項９に記載の電荷結合素子
形固体撮像素子の製造方法。 - 【請求項１３】 第１及び第２光ダイオードから電荷結
合素子の垂直伝送領域に伝達された電荷等を第１乃至第
５垂直伝送電極等に加えられる５相クロックパルスとし
て一方向に伝送することを特徴とする電荷結合素子形固
体撮像素子の駆動方法。 - 【請求項１４】 前記第１光ダイオードに貯蔵された電
荷は前記第２垂直伝送電極にクロックパルスを印加して
前記垂直伝送領域に伝達し、前記第２光ダイオードに貯
蔵された電荷は前記第５垂直伝送電極にクロックパルス
を印加して前記垂直伝送領域に伝達することを特徴とす
る請求項１３に記載の電荷結合素子形固体撮像素子の駆
動方法。 - 【請求項１５】 Ｎ個の光ダイオードから電荷結合素子
の垂直伝送領域に伝達された電荷等を第１乃至２Ｎ＋１
垂直伝送電極に加えられる２Ｎ＋１相クロックパルスと
して一方向に伝送することを特徴とする電荷結合素子形
固体撮像素子の駆動方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995-P-69744 | 1995-12-30 | ||
| KR1019950069744A KR0165338B1 (ko) | 1995-12-30 | 1995-12-30 | Ccd형 고체촬영소자, 이를 제조하는 방법 및 이를 구동하는 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205192A true JPH09205192A (ja) | 1997-08-05 |
Family
ID=19448570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8348165A Pending JPH09205192A (ja) | 1995-12-30 | 1996-12-26 | 電荷結合素子形固体撮像素子とその製造及び駆動方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5801409A (ja) |
| JP (1) | JPH09205192A (ja) |
| KR (1) | KR0165338B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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