JPH09205327A - 位相制御機能付き直接ディジタル周波数合成回路 - Google Patents
位相制御機能付き直接ディジタル周波数合成回路Info
- Publication number
- JPH09205327A JPH09205327A JP8013053A JP1305396A JPH09205327A JP H09205327 A JPH09205327 A JP H09205327A JP 8013053 A JP8013053 A JP 8013053A JP 1305396 A JP1305396 A JP 1305396A JP H09205327 A JPH09205327 A JP H09205327A
- Authority
- JP
- Japan
- Prior art keywords
- flop
- flip
- data
- selector
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 11
- 230000001186 cumulative effect Effects 0.000 claims abstract description 8
- 230000006870 function Effects 0.000 claims description 23
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000003786 synthesis reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 9
- 230000001360 synchronised effect Effects 0.000 description 7
- 238000009825 accumulation Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 3
- 238000010187 selection method Methods 0.000 description 3
- 230000010363 phase shift Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 回路規模を縮小する。
【解決手段】 位相調整を行う波形に対して、位相を進
ませるか遅らせるかの情報をセレクタコントロール信号
として、累算基数を選択させる事により単一スピードの
システムクロックで動作させる事が可能な位相制御機能
を有することを特徴とする。
ませるか遅らせるかの情報をセレクタコントロール信号
として、累算基数を選択させる事により単一スピードの
システムクロックで動作させる事が可能な位相制御機能
を有することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、周波数ホッピング
装置に使用される位相制御機能付き直接ディジタル周波
数合成回路（Direct Digital Synthesizer）に関するも
のである。
装置に使用される位相制御機能付き直接ディジタル周波
数合成回路（Direct Digital Synthesizer）に関するも
のである。
【０００２】
【従来の技術】まず、位相制御機能付き直接ディジタル
周波数合成回路の使用例を説明する。図６は従来の位相
制御機能付き直接ディジタル周波数合成回路を組み入れ
たデータ判定回路を示す。位相制御機能付き直接ディジ
タル周波数合成回路１１からの出力波と、受信波とを乗
算器１２で乗算し、加算器１３と、Ｄフリップフロップ
１４は、乗算器１２から出力されたデータを随時累算し
ていく。判定器１５は、Ｄフリップフロップ１４から出
力されたデータを予じめ設定しておいたしきい値をもと
に０か１かを判定し、それを受信データとして出力す
る。この時に、位相制御機能付き直接ディジタル周波数
合成回路１１の出力波と受信波の位相は同期していなけ
ればならない。このため、位相制御機能付き直接ディジ
タル周波数合成回路１１の出力波の位相を調節する必要
がある。位相制御機能付き直接ディジタル周波数合成回
路１１の出力波形を図７に示す。受信波よりも位相制御
機能付き直接ディジタル周波数合成回路１１の出力波の
周波数が高い場合は、受信波よりも位相が進んでしまう
ため、１周期毎に進んだ位相分だけ位相を遅らせると、
受信波の位相と一致させる事が出来る。また、受信波よ
りも位相機能付き直接ディジタル周波数合成回路の出力
波の周波数が低い場合は、受信波よりも位相が遅れてし
まうため、１周期毎に遅れた位相分だけ位相を進ませる
と、受信波の位相と一致させる事が出来る。
周波数合成回路の使用例を説明する。図６は従来の位相
制御機能付き直接ディジタル周波数合成回路を組み入れ
たデータ判定回路を示す。位相制御機能付き直接ディジ
タル周波数合成回路１１からの出力波と、受信波とを乗
算器１２で乗算し、加算器１３と、Ｄフリップフロップ
１４は、乗算器１２から出力されたデータを随時累算し
ていく。判定器１５は、Ｄフリップフロップ１４から出
力されたデータを予じめ設定しておいたしきい値をもと
に０か１かを判定し、それを受信データとして出力す
る。この時に、位相制御機能付き直接ディジタル周波数
合成回路１１の出力波と受信波の位相は同期していなけ
ればならない。このため、位相制御機能付き直接ディジ
タル周波数合成回路１１の出力波の位相を調節する必要
がある。位相制御機能付き直接ディジタル周波数合成回
路１１の出力波形を図７に示す。受信波よりも位相制御
機能付き直接ディジタル周波数合成回路１１の出力波の
周波数が高い場合は、受信波よりも位相が進んでしまう
ため、１周期毎に進んだ位相分だけ位相を遅らせると、
受信波の位相と一致させる事が出来る。また、受信波よ
りも位相機能付き直接ディジタル周波数合成回路の出力
波の周波数が低い場合は、受信波よりも位相が遅れてし
まうため、１周期毎に遅れた位相分だけ位相を進ませる
と、受信波の位相と一致させる事が出来る。
【０００３】この様にして位相制御を行った場合と、位
相制御をしなかった場合のデータ判定回路出力波形を図
８に示す。位相制御を行った場合は、位相のずれを１周
期毎に常に修正していくので、乗算器１２の出力値が常
に正の値に保たれる。このため加算器１３とＤフリップ
フロップ１４よりなる累算器の出力値は順次増大してい
き、判定器１５で設定されたしきい値に到達するので、
データを判定することが出来る。位相制御を行わなかっ
た場合は、時間が経つにつれて位相のずれが大きくな
り、乗算器１２の出力が負の値になる事がある。このた
め累算器の出力値は減少する事があり、判定器１５で設
定されたしきい値に到達しないため、データを判定する
ことが出来ず、不定状態になる事がある。よって直接デ
ィジタル周波数合成回路における位相制御は重要な課題
である。
相制御をしなかった場合のデータ判定回路出力波形を図
８に示す。位相制御を行った場合は、位相のずれを１周
期毎に常に修正していくので、乗算器１２の出力値が常
に正の値に保たれる。このため加算器１３とＤフリップ
フロップ１４よりなる累算器の出力値は順次増大してい
き、判定器１５で設定されたしきい値に到達するので、
データを判定することが出来る。位相制御を行わなかっ
た場合は、時間が経つにつれて位相のずれが大きくな
り、乗算器１２の出力が負の値になる事がある。このた
め累算器の出力値は減少する事があり、判定器１５で設
定されたしきい値に到達しないため、データを判定する
ことが出来ず、不定状態になる事がある。よって直接デ
ィジタル周波数合成回路における位相制御は重要な課題
である。
【０００４】従来技術の回路例を図９に示す。従来の位
相制御機能付き直接ディジタル周波数合成回路は、図９
に示すように累算基数を第１のＤフリップフロップ４１
に一時格納し、加算器４５は第１のＤフリップフロップ
４１から出力された累算基数と、加算器４５から出力さ
れる加算データを一時格納する第２のＤフリップフロッ
プ４４から出力されたデータを加算する事で累算基数を
累算していく。正弦波、余弦波波形格納メモリ４７は第
２のＤフリップフロップ４４から出力された累算データ
をテーブルアドレスとして、正弦波又は余弦波を発生す
る。従来技術による位相調整方法のタイミングチャート
を図１０に示す。図１０は位相をテーブルアドレス１個
分だけ遅らせる場合のシステムクロックと第２のＤフリ
ップフロップ４４から出力されたテーブルアドレスの動
作である。位相が同期している場合は、入力してくる累
算基数を一定のクロックスピードで累算し、それを正弦
波、余弦波波形格納メモリ４７のテーブルアドレスとす
ればいいが、位相を進ませる場合は、１周期毎にある時
点で１クロック中に余計に累算基数を加算しなければな
らない。位相を遅らせる場合は、１周期毎にある時点で
累算基数を加算しないようにクロックを一時止めなけれ
ばならない。このように位相制御をした場合、回路は定
常動作時のクロックスピードの２倍程度のスピードで動
作しなければならない事になる。それに伴って回路の規
模が大きくなったり、より高速で動作するデバイスを使
用しなければならないという問題点があった。
相制御機能付き直接ディジタル周波数合成回路は、図９
に示すように累算基数を第１のＤフリップフロップ４１
に一時格納し、加算器４５は第１のＤフリップフロップ
４１から出力された累算基数と、加算器４５から出力さ
れる加算データを一時格納する第２のＤフリップフロッ
プ４４から出力されたデータを加算する事で累算基数を
累算していく。正弦波、余弦波波形格納メモリ４７は第
２のＤフリップフロップ４４から出力された累算データ
をテーブルアドレスとして、正弦波又は余弦波を発生す
る。従来技術による位相調整方法のタイミングチャート
を図１０に示す。図１０は位相をテーブルアドレス１個
分だけ遅らせる場合のシステムクロックと第２のＤフリ
ップフロップ４４から出力されたテーブルアドレスの動
作である。位相が同期している場合は、入力してくる累
算基数を一定のクロックスピードで累算し、それを正弦
波、余弦波波形格納メモリ４７のテーブルアドレスとす
ればいいが、位相を進ませる場合は、１周期毎にある時
点で１クロック中に余計に累算基数を加算しなければな
らない。位相を遅らせる場合は、１周期毎にある時点で
累算基数を加算しないようにクロックを一時止めなけれ
ばならない。このように位相制御をした場合、回路は定
常動作時のクロックスピードの２倍程度のスピードで動
作しなければならない事になる。それに伴って回路の規
模が大きくなったり、より高速で動作するデバイスを使
用しなければならないという問題点があった。
【０００５】
【発明が解決しようとする課題】上記のように従来回路
にあっては、回路規模が増大し、より高速で動作するデ
バイスを使用しなければならないという課題がある。
にあっては、回路規模が増大し、より高速で動作するデ
バイスを使用しなければならないという課題がある。
【０００６】
【課題を解決するための手段】本発明回路は、上記従来
技術の課題である回路規模の増大、より高速なデバイス
の使用を要求されることを解決し、単一のクロックスピ
ードで動作する完全同期式の位相制御機能付き直接ディ
ジタル周波数合成回路を提供するため、位相調整を行う
波形に対して、位相を進ませるか遅らせるかの情報をセ
レクタコントロール信号として、累算基数を選択させる
事により単一スピードのシステムクロックで動作させる
事が可能な位相制御機能を有することを特徴とする。
技術の課題である回路規模の増大、より高速なデバイス
の使用を要求されることを解決し、単一のクロックスピ
ードで動作する完全同期式の位相制御機能付き直接ディ
ジタル周波数合成回路を提供するため、位相調整を行う
波形に対して、位相を進ませるか遅らせるかの情報をセ
レクタコントロール信号として、累算基数を選択させる
事により単一スピードのシステムクロックで動作させる
事が可能な位相制御機能を有することを特徴とする。
【０００７】
【発明の実施の形態】図１は本発明回路の実施形態の第
１例の構成を示す接続図である。４１は入力してきた累
算基数を一時格納する第１のＤフリップフロップ、４２
は第１のＤフリップフロップ４１から入力してきた累算
基数を２倍にするデータ２倍回路、４３は第１のＤフリ
ップフロップ４１及びデータ２倍回路４２から入力して
きたデータ及びオール０のデータをセレクタコントロー
ル信号により選択し、出力するセレクタである。４４は
セレクタ４３から出力されたデータを一時格納する第２
のＤフリップフロップ、４５は第２のＤフリップフロッ
プ４４から出力されたデータと第３のＤフリップフロッ
プ４６から出力されたデータを加算する加算器、４６は
加算器４５から出力された加算データを一時格納する第
３のＤフリップフロップ、４７は第３のＤフリップフロ
ップ４６から出力された累算データをテーブルアドレス
とし、正弦波、余弦波を出力する正弦波、余弦波波形格
納メモリである。
１例の構成を示す接続図である。４１は入力してきた累
算基数を一時格納する第１のＤフリップフロップ、４２
は第１のＤフリップフロップ４１から入力してきた累算
基数を２倍にするデータ２倍回路、４３は第１のＤフリ
ップフロップ４１及びデータ２倍回路４２から入力して
きたデータ及びオール０のデータをセレクタコントロー
ル信号により選択し、出力するセレクタである。４４は
セレクタ４３から出力されたデータを一時格納する第２
のＤフリップフロップ、４５は第２のＤフリップフロッ
プ４４から出力されたデータと第３のＤフリップフロッ
プ４６から出力されたデータを加算する加算器、４６は
加算器４５から出力された加算データを一時格納する第
３のＤフリップフロップ、４７は第３のＤフリップフロ
ップ４６から出力された累算データをテーブルアドレス
とし、正弦波、余弦波を出力する正弦波、余弦波波形格
納メモリである。
【０００８】上記第１形態において第１のＤフリップフ
ロップ４１は、入力してきた累算基数データを一時格納
し、データ２倍回路４２及びセレクタ４３にそれぞれ出
力する。データ２倍回路４２は第１のＤフリップフロッ
プ４１から入力してきた累算基数データを２倍にし、セ
レクタ４３に出力する。セレクタ４３は第１のＤフリッ
プフロップ４１及びデータ２倍回路４２から出力された
データ、及び累算基数データと同じビット幅を持つオー
ル０のデータの計３種類のデータから、位相制御情報を
含めたセレクタコントロール信号により選択し、第２の
Ｄフリップフロップ４４に出力する。従来の方法での位
相を進める方法は、決められた一定時間の内で累算基数
を２回加算する事に他ならない。本発明では２回加算す
る代わりに累算基数を予じめ２倍にしておいたものを１
回で加算する事に特徴がある。一方、従来の方法での位
相を遅らす方法は、１回クロックを抜く事で同一累算値
を２回発生させている。本発明ではクロックを抜く代り
に、現在の累算値に０を加算して同一累算値を２回発生
させる方法に特徴がある。
ロップ４１は、入力してきた累算基数データを一時格納
し、データ２倍回路４２及びセレクタ４３にそれぞれ出
力する。データ２倍回路４２は第１のＤフリップフロッ
プ４１から入力してきた累算基数データを２倍にし、セ
レクタ４３に出力する。セレクタ４３は第１のＤフリッ
プフロップ４１及びデータ２倍回路４２から出力された
データ、及び累算基数データと同じビット幅を持つオー
ル０のデータの計３種類のデータから、位相制御情報を
含めたセレクタコントロール信号により選択し、第２の
Ｄフリップフロップ４４に出力する。従来の方法での位
相を進める方法は、決められた一定時間の内で累算基数
を２回加算する事に他ならない。本発明では２回加算す
る代わりに累算基数を予じめ２倍にしておいたものを１
回で加算する事に特徴がある。一方、従来の方法での位
相を遅らす方法は、１回クロックを抜く事で同一累算値
を２回発生させている。本発明ではクロックを抜く代り
に、現在の累算値に０を加算して同一累算値を２回発生
させる方法に特徴がある。
【０００９】そのデータの選択方法は、位相を進ませる
場合はデータ２倍回路４２からの累算基数を２倍にした
データを選択し、位相を遅らせる場合はオール０のデー
タを選択する。何もしない場合は第１のＤフリップフロ
ップ４１からの累算基数をそのまま選択する。第２のＤ
フリップフロップ４４はセレクタ４３から出力された累
算基数データを一時格納し、加算器４５に出力する。加
算器４５及び第３のＤフリップフロップ４６は第２のＤ
フリップフロップ４４から入力してきた累算基数データ
を随時累算、格納し、第３のＤフリップフロップ４６は
加算器４５から入力してきた累算データを正弦波、余弦
波波形格納メモリ４７に対するテーブルアドレスとして
メモリ４７に出力する。メモリ４７は第３のＤフリップ
フロップ４６から入力してきた累算データをテーブルア
ドレスとして正弦波、余弦波データを発生する。
場合はデータ２倍回路４２からの累算基数を２倍にした
データを選択し、位相を遅らせる場合はオール０のデー
タを選択する。何もしない場合は第１のＤフリップフロ
ップ４１からの累算基数をそのまま選択する。第２のＤ
フリップフロップ４４はセレクタ４３から出力された累
算基数データを一時格納し、加算器４５に出力する。加
算器４５及び第３のＤフリップフロップ４６は第２のＤ
フリップフロップ４４から入力してきた累算基数データ
を随時累算、格納し、第３のＤフリップフロップ４６は
加算器４５から入力してきた累算データを正弦波、余弦
波波形格納メモリ４７に対するテーブルアドレスとして
メモリ４７に出力する。メモリ４７は第３のＤフリップ
フロップ４６から入力してきた累算データをテーブルア
ドレスとして正弦波、余弦波データを発生する。
【００１０】図２は図１におけるＤフリップフロップ４
１、データ２倍回路４２、セレクタ４３、第２のＤフリ
ップフロップ４４の構成図である。第１のＤフリップフ
ロップ４１１が４１に、データ２倍回路４２２が４２
に、セレクタ４３３が４３に、第２のＤフリップフロッ
プ４４４が４４にそれぞれ対応する。データ２倍回路４
２２において、データを２倍にするには第１のＤフリッ
プフロップ４１１から入力してきた累算基数を符号ビッ
トはそのままで、データビットをＭＳＢ側に１ビットシ
フトし、ＬＳＢに０を挿入すれば、加算器を入れる事な
く累算基数を２倍にした、新たな累算基数を生成する事
が出来る。この方法によって、本発明の直接ディジタル
周波数合成回路をより高速の動作に対応させる事が出来
る。図３は本発明の位相制御機能付き直接ディジタル周
波数合成回路による位相調整方法のタイミングチャート
であり、システムクロック及び第３のＤフリップフロッ
プ４６から出力されたテーブルアドレスの動作を示す。
位相を進める場合はセレクタ４３はセレクタコントロー
ル信号によりデータ２倍回路４２から出力された累算基
数２倍データが選択されて累算されるため、クロックを
２倍にする事なく１クロック中にテーブルアドレスを余
計に１進める事が出来る。位相を遅らせる場合は、セレ
クタコントロール信号によりオール０のデータが選択さ
れて累算されるため、クロックを止める事なくテーブル
アドレスを一定にすることが出来る。これにより、完全
同期式の位相制御機能付き直接ディジタル周波数合成回
路を実現する事が可能になる。
１、データ２倍回路４２、セレクタ４３、第２のＤフリ
ップフロップ４４の構成図である。第１のＤフリップフ
ロップ４１１が４１に、データ２倍回路４２２が４２
に、セレクタ４３３が４３に、第２のＤフリップフロッ
プ４４４が４４にそれぞれ対応する。データ２倍回路４
２２において、データを２倍にするには第１のＤフリッ
プフロップ４１１から入力してきた累算基数を符号ビッ
トはそのままで、データビットをＭＳＢ側に１ビットシ
フトし、ＬＳＢに０を挿入すれば、加算器を入れる事な
く累算基数を２倍にした、新たな累算基数を生成する事
が出来る。この方法によって、本発明の直接ディジタル
周波数合成回路をより高速の動作に対応させる事が出来
る。図３は本発明の位相制御機能付き直接ディジタル周
波数合成回路による位相調整方法のタイミングチャート
であり、システムクロック及び第３のＤフリップフロッ
プ４６から出力されたテーブルアドレスの動作を示す。
位相を進める場合はセレクタ４３はセレクタコントロー
ル信号によりデータ２倍回路４２から出力された累算基
数２倍データが選択されて累算されるため、クロックを
２倍にする事なく１クロック中にテーブルアドレスを余
計に１進める事が出来る。位相を遅らせる場合は、セレ
クタコントロール信号によりオール０のデータが選択さ
れて累算されるため、クロックを止める事なくテーブル
アドレスを一定にすることが出来る。これにより、完全
同期式の位相制御機能付き直接ディジタル周波数合成回
路を実現する事が可能になる。
【００１１】図４は本発明回路の実施形態の第２例の構
成を示す接続図である。４１は入力してきた累算基数を
一時格納する第１のＤフリップフロップ、４２Ａは第１
のＤフリップフロップ４１から入力してきた累算基数を
２倍にする第１の加算器、４３は第１のＤフリップフロ
ップ４１及び第１の加算器４２Ａから入力してきたデー
タ及びオール０のデータをセレクタコントロール信号に
より選択し、出力するセレクタである。４４はセレクタ
４３から出力されたデータを一時格納する第２のＤフリ
ップフロップ、４５Ａは第２のＤフリップフロップ４４
から出力されたデータと第３のＤフリップフロップ４６
から出力されたデータを加算する第２の加算器、４６は
第２の加算器４５Ａから出力された加算データを一時格
納する第３のＤフリップフロップ、４７は第３のＤフリ
ップフロップ４６から出力された累算データをテーブル
アドレスとし、正弦波、余弦波を出力する正弦波、余弦
波波形格納メモリである。
成を示す接続図である。４１は入力してきた累算基数を
一時格納する第１のＤフリップフロップ、４２Ａは第１
のＤフリップフロップ４１から入力してきた累算基数を
２倍にする第１の加算器、４３は第１のＤフリップフロ
ップ４１及び第１の加算器４２Ａから入力してきたデー
タ及びオール０のデータをセレクタコントロール信号に
より選択し、出力するセレクタである。４４はセレクタ
４３から出力されたデータを一時格納する第２のＤフリ
ップフロップ、４５Ａは第２のＤフリップフロップ４４
から出力されたデータと第３のＤフリップフロップ４６
から出力されたデータを加算する第２の加算器、４６は
第２の加算器４５Ａから出力された加算データを一時格
納する第３のＤフリップフロップ、４７は第３のＤフリ
ップフロップ４６から出力された累算データをテーブル
アドレスとし、正弦波、余弦波を出力する正弦波、余弦
波波形格納メモリである。
【００１２】上記第２形態において第１のＤフリップフ
ロップ４１は入力してきた累算基数データを一時格納
し、第１の加算器４２Ａ及びセレクタ４３にそれぞれ出
力する。第１の加算器４２Ａは第１のＤフリップフロッ
プ４１から入力してきた累算基数データをそれぞれ加算
して２倍にし、セレクタ４３に出力する。セレクタ４３
は第１のＤフリップフロップ４１及び第１の加算器４２
Ａから出力されたデータ、及び累算基数データと同じビ
ット幅を持つオール０のデータの計３種類のデータか
ら、位相制御情報を含めたセレクタコントロール信号に
より選択し、第２のＤフリップフロップ４４に出力す
る。
ロップ４１は入力してきた累算基数データを一時格納
し、第１の加算器４２Ａ及びセレクタ４３にそれぞれ出
力する。第１の加算器４２Ａは第１のＤフリップフロッ
プ４１から入力してきた累算基数データをそれぞれ加算
して２倍にし、セレクタ４３に出力する。セレクタ４３
は第１のＤフリップフロップ４１及び第１の加算器４２
Ａから出力されたデータ、及び累算基数データと同じビ
ット幅を持つオール０のデータの計３種類のデータか
ら、位相制御情報を含めたセレクタコントロール信号に
より選択し、第２のＤフリップフロップ４４に出力す
る。
【００１３】データの選択方法は、位相を進ませる場合
は第１の加算器４２Ａからの累算基数を２倍にしたデー
タを選択し、位相を遅らせる場合は、オール０のデータ
を選択する。何もしない場合は、第１のＤフリップフロ
ップ４１からの累算基数をそのまま選択する。第２のＤ
フリップフロップ４４はセレクタ４３から出力された累
算基数データを一時格納し、第２の加算器４５Ａに出力
する。第２の加算器４５Ａ及び第３のＤフリップフロッ
プ４６は第２のＤフリップフロップ４４から入力してき
た累算基数データを随時累算、格納し、第３のＤフリッ
プフロップ４６は第２の加算器４５Ａから入力してきた
累算データを正弦波、余弦波波形格納メモリ４７に対す
るテーブルアドレスとしてメモリ４７に出力する。メモ
リ４７は第３のＤフリップフロップ４６から入力してき
た累算データをテーブルアドレスとして正弦波、余弦波
データを発生する。
は第１の加算器４２Ａからの累算基数を２倍にしたデー
タを選択し、位相を遅らせる場合は、オール０のデータ
を選択する。何もしない場合は、第１のＤフリップフロ
ップ４１からの累算基数をそのまま選択する。第２のＤ
フリップフロップ４４はセレクタ４３から出力された累
算基数データを一時格納し、第２の加算器４５Ａに出力
する。第２の加算器４５Ａ及び第３のＤフリップフロッ
プ４６は第２のＤフリップフロップ４４から入力してき
た累算基数データを随時累算、格納し、第３のＤフリッ
プフロップ４６は第２の加算器４５Ａから入力してきた
累算データを正弦波、余弦波波形格納メモリ４７に対す
るテーブルアドレスとしてメモリ４７に出力する。メモ
リ４７は第３のＤフリップフロップ４６から入力してき
た累算データをテーブルアドレスとして正弦波、余弦波
データを発生する。
【００１４】この第２形態による位相調整方法のタイミ
ングチャートは図３に示す通りであり、システムクロッ
ク及び第３のフリップフロップ４６から出力されたテー
ブルアドレスの動作を示す。位相を進める場合は、セレ
クタ４３はセレクタコントロール信号により第１の加算
器４２Ａから出力された累算基数２倍データが選択され
て累算されるため、クロックを２倍にする事なく１クロ
ック中にテーブルアドレスを余計に１進める事が出来
る。位相を遅らせる場合は、セレクタコントロール信号
によりオール０のデータが選択されて累算されるため、
クロックを止める事なくテーブルアドレスを一定にする
ことが出来る。これにより、完全同期式の位相制御機能
付き直接ディジタル周波数合成回路を実現する事が可能
になる。
ングチャートは図３に示す通りであり、システムクロッ
ク及び第３のフリップフロップ４６から出力されたテー
ブルアドレスの動作を示す。位相を進める場合は、セレ
クタ４３はセレクタコントロール信号により第１の加算
器４２Ａから出力された累算基数２倍データが選択され
て累算されるため、クロックを２倍にする事なく１クロ
ック中にテーブルアドレスを余計に１進める事が出来
る。位相を遅らせる場合は、セレクタコントロール信号
によりオール０のデータが選択されて累算されるため、
クロックを止める事なくテーブルアドレスを一定にする
ことが出来る。これにより、完全同期式の位相制御機能
付き直接ディジタル周波数合成回路を実現する事が可能
になる。
【００１５】図５は本発明回路の実施形態の第３例の構
成を示す接続図である。４１は累算基数を一時格納する
第１のＤフリップフロップ、４２Ｂは上述の累算基数を
予じめ２倍にしておいた新たな累算基数を一時格納する
第４のＤフリップフロップ、４３は第１のＤフリップフ
ロップ４１及び第４のＤフリップフロップ４２から入力
してきたデータ及びオール０のデータをセレクタコント
ロール信号により選択し、出力するセレクタである。４
４はセレクタ４３から出力されたデータを一時格納する
第２のＤフリップフロップ、４５は第２のＤフリップフ
ロップ４４から出力されたデータと第３のＤフリップフ
ロップ４６から出力されたデータを加算する加算器、４
６は加算器４５から出力された加算データを一時格納す
る第３のＤフリップフロップ、４７は第３のＤフリップ
フロップ４６から出力された累算データをテーブルアド
レスとし、正弦波、余弦波を出力する正弦波、余弦波波
形格納メモリである。
成を示す接続図である。４１は累算基数を一時格納する
第１のＤフリップフロップ、４２Ｂは上述の累算基数を
予じめ２倍にしておいた新たな累算基数を一時格納する
第４のＤフリップフロップ、４３は第１のＤフリップフ
ロップ４１及び第４のＤフリップフロップ４２から入力
してきたデータ及びオール０のデータをセレクタコント
ロール信号により選択し、出力するセレクタである。４
４はセレクタ４３から出力されたデータを一時格納する
第２のＤフリップフロップ、４５は第２のＤフリップフ
ロップ４４から出力されたデータと第３のＤフリップフ
ロップ４６から出力されたデータを加算する加算器、４
６は加算器４５から出力された加算データを一時格納す
る第３のＤフリップフロップ、４７は第３のＤフリップ
フロップ４６から出力された累算データをテーブルアド
レスとし、正弦波、余弦波を出力する正弦波、余弦波波
形格納メモリである。
【００１６】上記第３形態において第１のＤフリップフ
ロップ４１は入力してきた累算基数データ（以下累算基
数１とする）を、第４のＤフリップフロップ４２Ｂは前
述の累算基数を予じめ２倍の値にしておいた新たな累算
基数データ（以下累算基数２とする）を一時格納し、セ
レクタ４３にそれぞれ出力する。セレクタ４３は第１の
Ｄフリップフロップ４１及び第４のＤフリップフロップ
４２Ｂから出力された累算基数１、及び累算基数２と同
じビット幅を持つオール０のデータの計３種類のデータ
から、位相制御情報を含めたセレクタコントロール信号
により選択し、第２のＤフリップフロップ４４に出力す
る。
ロップ４１は入力してきた累算基数データ（以下累算基
数１とする）を、第４のＤフリップフロップ４２Ｂは前
述の累算基数を予じめ２倍の値にしておいた新たな累算
基数データ（以下累算基数２とする）を一時格納し、セ
レクタ４３にそれぞれ出力する。セレクタ４３は第１の
Ｄフリップフロップ４１及び第４のＤフリップフロップ
４２Ｂから出力された累算基数１、及び累算基数２と同
じビット幅を持つオール０のデータの計３種類のデータ
から、位相制御情報を含めたセレクタコントロール信号
により選択し、第２のＤフリップフロップ４４に出力す
る。
【００１７】データの選択方法は、位相を進ませる場合
は、第４のＤフリップフロップ４２Ｂから入力してきた
累算基数２を選択し、位相を遅らせる場合は、オール０
のデータを選択する。何もしない場合は、第１のＤフリ
ップフロップ４１から入力してきた累算基数１をそのま
ま選択する。第２のＤフリップフロップ４４はセレクタ
４３から出力された累算基数データを一時格納し、加算
器４５に出力する。加算器４５及び第３のＤフリップフ
ロップ４６は第２のＤフリップフロップ４４から入力し
てきた累算基数データを随時累算、格納し、第３のＤフ
リップフロップ４６は加算器４５から入力してきた累算
データを正弦波、余弦波波形格納メモリ４７に対するテ
ーブルアドレスとして４７に出力する。メモリ４７は第
３のＤフリップフロップ４６から入力してきた累算デー
タをテーブルアドレスとして正弦波、余弦波データを発
生する。
は、第４のＤフリップフロップ４２Ｂから入力してきた
累算基数２を選択し、位相を遅らせる場合は、オール０
のデータを選択する。何もしない場合は、第１のＤフリ
ップフロップ４１から入力してきた累算基数１をそのま
ま選択する。第２のＤフリップフロップ４４はセレクタ
４３から出力された累算基数データを一時格納し、加算
器４５に出力する。加算器４５及び第３のＤフリップフ
ロップ４６は第２のＤフリップフロップ４４から入力し
てきた累算基数データを随時累算、格納し、第３のＤフ
リップフロップ４６は加算器４５から入力してきた累算
データを正弦波、余弦波波形格納メモリ４７に対するテ
ーブルアドレスとして４７に出力する。メモリ４７は第
３のＤフリップフロップ４６から入力してきた累算デー
タをテーブルアドレスとして正弦波、余弦波データを発
生する。
【００１８】この第３形態による位相調整方法のタイミ
ングチャートは図３に示す通りであり、システムクロッ
ク及び第３のＤフリップフロップ４６から出力されたテ
ーブルアドレスの動作を示す。位相を進める場合は、セ
レクタ４３はセレクタコントロール信号により第４のＤ
フリップフロップ４２Ｂから出力された累算基数２が選
択されて累算されるため、クロックを２倍にする事なく
１クロック中にテーブルアドレスを余計に１進める事が
出来る。位相を遅らせる場合は、セレクタコントロール
信号によりオール０のデータが選択されて累算されるた
め、クロックを止める事なくテーブルアドレスを一定に
することが出来る。これにより、完全同期式の位相制御
機能付き直接ディジタル周波数合成回路を実現する事が
可能になる。
ングチャートは図３に示す通りであり、システムクロッ
ク及び第３のＤフリップフロップ４６から出力されたテ
ーブルアドレスの動作を示す。位相を進める場合は、セ
レクタ４３はセレクタコントロール信号により第４のＤ
フリップフロップ４２Ｂから出力された累算基数２が選
択されて累算されるため、クロックを２倍にする事なく
１クロック中にテーブルアドレスを余計に１進める事が
出来る。位相を遅らせる場合は、セレクタコントロール
信号によりオール０のデータが選択されて累算されるた
め、クロックを止める事なくテーブルアドレスを一定に
することが出来る。これにより、完全同期式の位相制御
機能付き直接ディジタル周波数合成回路を実現する事が
可能になる。
【００１９】
【発明の効果】上述のように本発明の位相制御機能付き
直接ディジタル周波数合成回路によれば、一定のクロッ
クスピードで動作するため、そのスピードにのみ対応し
た回路構成をとる事ができ、従来よりも回路規模を縮小
することが出来る。また、完全同期式なのでＦＰＧＡ
（Field Programable Gate Array) 等のプログラマブル
ロジックＩＣで構成する事ができ、更に回路規模を縮小
する事が可能であり、その効果は著しい。
直接ディジタル周波数合成回路によれば、一定のクロッ
クスピードで動作するため、そのスピードにのみ対応し
た回路構成をとる事ができ、従来よりも回路規模を縮小
することが出来る。また、完全同期式なのでＦＰＧＡ
（Field Programable Gate Array) 等のプログラマブル
ロジックＩＣで構成する事ができ、更に回路規模を縮小
する事が可能であり、その効果は著しい。
【図１】本発明回路の実施形態の第１例の構成を示す接
続図である。
続図である。
【図２】図１における第１のＤフリップフロップ、デー
タ２倍回路、セレクタ及び第２のＤフリップフロップの
構成図である。
タ２倍回路、セレクタ及び第２のＤフリップフロップの
構成図である。
【図３】本発明回路による位相調整方法のタイミングチ
ャートである。
ャートである。
【図４】本発明回路の実施形態の第２例の構成を示す接
続図である。
続図である。
【図５】本発明回路の実施形態の第３例の構成を示す接
続図である。
続図である。
【図６】従来回路を組み入れたデータ判定回路を示す接
続図である。
続図である。
【図７】図６に示す従来回路の出力波形を示す図であ
る。
る。
【図８】位相制御を行った場合と行わなかった場合のデ
ータ判定回路の出力波形を示す図である。
ータ判定回路の出力波形を示す図である。
【図９】従来回路の１例を示す接続図である。
【図１０】従来の位相調整方法のタイミングチャートで
ある。
ある。
１１ 位相制御機能付き直接ディジタル周波数合成回路 １２ 乗算器 １３ 加算器 １４ Ｄフリップフロップ １５ 判定器 ４１ 第１のＤフリップフロップ ４２ データ２倍回路 ４２Ａ 第１の加算器 ４２Ｂ 第４のＤフリップフロップ ４３ セレクタ ４４ 第２のＤフリップフロップ ４５ 加算器 ４５Ａ 第２の加算器 ４６ 第３のＤフリップフロップ ４７ 正弦波、余弦波波形格納メモリ ４１１ 第１のＤフリップフロップ ４２２ データ２倍回路 ４３３ セレクタ ４４４ 第２のＤフリップフロップ
Claims (4)
- 【請求項１】 位相調整を行う波形に対して、位相を進
ませるか遅らせるかの情報をセレクタコントロール信号
として、累算基数を選択させる事により単一スピードの
システムクロックで動作させる事が可能な位相制御機能
を有することを特徴とする位相制御機能付き直接ディジ
タル周波数合成回路。 - 【請求項２】 累算基数を一時格納する第１のＤフリッ
プフロップと、第１のＤフリップフロップから出力され
た累算基数を２倍にするデータ２倍回路と、データ２倍
回路及び第１のＤフリップフロップから出力されたデー
タと、オール０のデータとをセレクタコントロール信号
によりデータを選択して出力するセレクタと、セレクタ
から出力されたデータを一時格納する第２のＤフリップ
フロップと、第２のＤフリップフロップから出力された
データを累算、出力する加算器と、加算器から出力され
たデータを一時格納する第３のＤフリップフロップと、
第３のＤフリップフロップから出力されたデータをテー
ブルアドレスとし、正弦波、余弦波のデータを出力する
正弦波、余弦波波形格納メモリで構成されることを特徴
とする位相制御機能付き直接ディジタル周波数合成回
路。 - 【請求項３】 累算基数を一時格納する第１のＤフリッ
プフロップと、第１のＤフリップフロップから出力され
た累算基数を２倍にする第１の加算器と、第１の加算器
及び第１のＤフリップフロップから出力されたデータ
と、オール０のデータとをセレクタコントロール信号に
よりデータを選択して出力するセレクタと、セレクタか
ら出力されたデータを一時格納する第２のＤフリップフ
ロップと、第２のＤフリップフロップから出力されたデ
ータを累算、出力する第２の加算器と、第２の加算器か
ら出力されたデータを一時格納する第３のＤフリップフ
ロップと、第３のＤフリップフロップから出力されたデ
ータをテーブルアドレスとし、正弦波、余弦波のデータ
を出力する正弦波、余弦波波形格納メモリで構成される
ことを特徴とする位相制御機能付き直接ディジタル周波
数合成回路。 - 【請求項４】 累算基数を一時格納する第１のＤフリッ
プフロップと、予じめ上述の累算基数を２倍にしておい
た新たな累算基数を格納する第４のＤフリップフロップ
と、第１のＤフリップフロップ及び第４のＤフリップフ
ロップから出力されたデータと、オール０のデータとを
セレクタコントロール信号によりデータを選択して出力
するセレクタと、セレクタから出力されたデータを一時
格納する第２のＤフリップフロップと、第２のＤフリッ
プフロップから出力されたデータを累算、出力する加算
器と、加算器から出力されたデータを一時格納する第３
のＤフリップフロップと、第３のＤフリップフロップか
ら出力されたデータをテーブルアドレスとし、正弦波、
余弦波のデータを出力する正弦波、余弦波波形格納メモ
リで構成されることを特徴とする位相制御機能付き直接
ディジタル周波数合成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8013053A JPH09205327A (ja) | 1996-01-29 | 1996-01-29 | 位相制御機能付き直接ディジタル周波数合成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8013053A JPH09205327A (ja) | 1996-01-29 | 1996-01-29 | 位相制御機能付き直接ディジタル周波数合成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205327A true JPH09205327A (ja) | 1997-08-05 |
Family
ID=11822396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8013053A Pending JPH09205327A (ja) | 1996-01-29 | 1996-01-29 | 位相制御機能付き直接ディジタル周波数合成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205327A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6539411B1 (en) | 1998-10-29 | 2003-03-25 | Lucent Technologies Inc. | Direct digital synthesizer |
-
1996
- 1996-01-29 JP JP8013053A patent/JPH09205327A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6539411B1 (en) | 1998-10-29 | 2003-03-25 | Lucent Technologies Inc. | Direct digital synthesizer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2208904C2 (ru) | Синтезатор дробных когерентных частот с фазовой синхронизацией | |
| RU98108892A (ru) | Синтезатор дробных когерентных частот с фазовой синхронизацией | |
| JP2008172512A (ja) | 周波数シンセサイザ及びフェーズロックループ、並びにクロック生成方法 | |
| US6538483B2 (en) | Method and apparatus for data sampling | |
| JP4423454B2 (ja) | 信号発生装置 | |
| US5365182A (en) | Method and apparatus for low power clock generation for high speed applications | |
| JPH08287600A (ja) | デジタルデータのバッファリング装置 | |
| KR100795173B1 (ko) | 주파수 합성기 | |
| US5519343A (en) | Two channel direct digital synthesizer with waveform memory interleaving circuit | |
| JP2005045507A (ja) | 非整数分周器 | |
| JP4434277B2 (ja) | クロック生成回路およびその使用方法 | |
| US20030058004A1 (en) | Method and apparatus for direct digital synthesis of frequency signals | |
| JP4198068B2 (ja) | デジタル周波数変換のための方法および装置 | |
| US6788127B2 (en) | Circuit for variably delaying data | |
| US6160433A (en) | Method for generating clock and clock generating circuit | |
| JP2006229417A (ja) | デジタルｐｌｌ装置 | |
| US6104327A (en) | Interface circuit for serial D-A converter | |
| JP2737903B2 (ja) | クロック切替方式 | |
| JP3109550B2 (ja) | 位相同期発振器 | |
| JP2567695B2 (ja) | 画像データの拡大・縮小回路 | |
| JP3111397B2 (ja) | 多チャンネル信号発生器 | |
| JP2000275308A (ja) | 半導体試験装置の試験パターン発生装置 | |
| JP2000036728A (ja) | クロック生成回路及びクロック生成方法 | |
| JP2003347932A (ja) | クロック切替回路 | |
| JPH08163399A (ja) | ディジタル信号の位相差吸収装置 |