JPH09205351A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH09205351A JPH09205351A JP8010834A JP1083496A JPH09205351A JP H09205351 A JPH09205351 A JP H09205351A JP 8010834 A JP8010834 A JP 8010834A JP 1083496 A JP1083496 A JP 1083496A JP H09205351 A JPH09205351 A JP H09205351A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】レイアウト面積の低減、製造時のマスク数を削
減でき、低電源電圧下でも安定して動作するレベルシフ
ト回路を提供する 【解決手段】正の高電圧ＰＶの供給ラインと接地ライン
との間にトランジスタＰＴ31，ＮＴ31を直列に接続し、
電源電圧ＶCCと負の高電圧ＭＶの供給ラインとの間にト
ランジスタＰＴ32，ＮＴ32を直列に接続し、トランジス
タＰＴ33，ＮＴ33を正の高電圧ＰＶの供給ラインと負の
高電圧ＭＶの供給ラインとの間に直列に接続し、トラン
ジスタＮＴ31，ＰＴ32のゲートをインバータＩＮＶ31の
出力端子に接続し、ノードＮＤ31をトランジスタＰＴ33
のゲートに接続し、ノードＮＤ32をトランジスタＮＴ33
のゲートに接続し、出力ノードＮＤOUT をトランジスタ
ＰＴ31, ＮＴ32のゲートに接続し、トランジスタＮＴ31
のサイズをＰＴ31より大きく設定し、トランジスタＰＴ
32のサイズをＮＴ32により大きく設定する。
減でき、低電源電圧下でも安定して動作するレベルシフ
ト回路を提供する 【解決手段】正の高電圧ＰＶの供給ラインと接地ライン
との間にトランジスタＰＴ31，ＮＴ31を直列に接続し、
電源電圧ＶCCと負の高電圧ＭＶの供給ラインとの間にト
ランジスタＰＴ32，ＮＴ32を直列に接続し、トランジス
タＰＴ33，ＮＴ33を正の高電圧ＰＶの供給ラインと負の
高電圧ＭＶの供給ラインとの間に直列に接続し、トラン
ジスタＮＴ31，ＰＴ32のゲートをインバータＩＮＶ31の
出力端子に接続し、ノードＮＤ31をトランジスタＰＴ33
のゲートに接続し、ノードＮＤ32をトランジスタＮＴ33
のゲートに接続し、出力ノードＮＤOUT をトランジスタ
ＰＴ31, ＮＴ32のゲートに接続し、トランジスタＮＴ31
のサイズをＰＴ31より大きく設定し、トランジスタＰＴ
32のサイズをＮＴ32により大きく設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号レベルを
他の信号レベルに変換するレベルシフト回路に関するも
のである。
他の信号レベルに変換するレベルシフト回路に関するも
のである。
【０００２】
【従来の技術】フラッシュＥＥＰＲＯＭ等の半導体不揮
発性記憶装置の中には、電源電圧ＶCCレベルおよび接地
ＧＮＤレベルの他に正の高電圧ＰＶおよび負の高電圧Ｍ
Ｖの両方を用いて書き込みや消去動作が行われるものが
ある。そのため、これらのフラッシュＥＥＰＲＯＭ等に
おいては、電源電圧ＶCCレベルおよび接地ＧＮＤレベル
の入力信号レベルを、正の高電圧ＰＶレベルまたは負の
高電圧ＭＶレベルに変換して出力するレベルシフト回路
が設けられる。
発性記憶装置の中には、電源電圧ＶCCレベルおよび接地
ＧＮＤレベルの他に正の高電圧ＰＶおよび負の高電圧Ｍ
Ｖの両方を用いて書き込みや消去動作が行われるものが
ある。そのため、これらのフラッシュＥＥＰＲＯＭ等に
おいては、電源電圧ＶCCレベルおよび接地ＧＮＤレベル
の入力信号レベルを、正の高電圧ＰＶレベルまたは負の
高電圧ＭＶレベルに変換して出力するレベルシフト回路
が設けられる。
【０００３】図１１は、この種の従来のレベルシフト回
路の第１の構成例を示す回路図である。このレベルシフ
ト回路１０は、インバータＩＮＶ11、ｐチャネルＭＯＳ
（以下、ＰＭＯＳという）トランジスタＰＴ11〜ＰＴ1
4、ｎチャネルＭＯＳ（以下、ＮＭＯＳという）トラン
ジスタＮＴ11〜ＮＴ14により構成されている。
路の第１の構成例を示す回路図である。このレベルシフ
ト回路１０は、インバータＩＮＶ11、ｐチャネルＭＯＳ
（以下、ＰＭＯＳという）トランジスタＰＴ11〜ＰＴ1
4、ｎチャネルＭＯＳ（以下、ＮＭＯＳという）トラン
ジスタＮＴ11〜ＮＴ14により構成されている。
【０００４】ＰＭＯＳトランジスタＰＴ11〜ＰＴ14のソ
ースは正の高電圧ＰＶの供給ラインに接続され、ＮＭＯ
ＳトランジスタＮＴ11，ＮＴ12のソースは接地され、Ｎ
ＭＯＳトランジスタＮＴ13，ＮＴ14のソースは負の高電
圧ＭＶの供給ラインに接続されている。ＰＭＯＳトラン
ジスタＰＴ11およびＮＭＯＳトランジスタＮＴ11のドレ
イン同士が接続され、その接続点がノードＮＤ11として
ＰＭＯＳトランジスタＰＴ12およびＰＴ13のゲートに接
続されている。同様に、ＰＭＯＳトランジスタＰＴ12お
よびＮＭＯＳトランジスタＮＴ12のドレイン同士が接続
され、その接続点がＮＤ12としてＰＭＯＳトランジスタ
ＰＴ11およびＰＴ14のゲートに接続されている。
ースは正の高電圧ＰＶの供給ラインに接続され、ＮＭＯ
ＳトランジスタＮＴ11，ＮＴ12のソースは接地され、Ｎ
ＭＯＳトランジスタＮＴ13，ＮＴ14のソースは負の高電
圧ＭＶの供給ラインに接続されている。ＰＭＯＳトラン
ジスタＰＴ11およびＮＭＯＳトランジスタＮＴ11のドレ
イン同士が接続され、その接続点がノードＮＤ11として
ＰＭＯＳトランジスタＰＴ12およびＰＴ13のゲートに接
続されている。同様に、ＰＭＯＳトランジスタＰＴ12お
よびＮＭＯＳトランジスタＮＴ12のドレイン同士が接続
され、その接続点がＮＤ12としてＰＭＯＳトランジスタ
ＰＴ11およびＰＴ14のゲートに接続されている。
【０００５】また、ＰＭＯＳトランジスタＰＴ13および
ＮＭＯＳトランジスタＮＴ13のドレイン同士が接続さ
れ、その接続点がノードＮＤ13としてＮＭＯＳトランジ
スタＮＴ14のゲートに接続されている。同様に、ＰＭＯ
ＳトランジスタＮＴ14およびＮＭＯＳトランジスタＮＴ
14のドレイン同士が接続され、その接続点が出力ノード
ＮＤOUT としてＮＭＯＳトランジスタＮＴ13のゲートに
接続されている。また、ＮＭＯＳトランジスタＮＴ11の
ゲートが入力信号ＩＮの入力ラインに接続され、ＮＭＯ
ＳトランジスタＮＴ11のゲートがインバータＩＮＶ11を
介して入力信号ＩＮの入力ラインに接続されている。
ＮＭＯＳトランジスタＮＴ13のドレイン同士が接続さ
れ、その接続点がノードＮＤ13としてＮＭＯＳトランジ
スタＮＴ14のゲートに接続されている。同様に、ＰＭＯ
ＳトランジスタＮＴ14およびＮＭＯＳトランジスタＮＴ
14のドレイン同士が接続され、その接続点が出力ノード
ＮＤOUT としてＮＭＯＳトランジスタＮＴ13のゲートに
接続されている。また、ＮＭＯＳトランジスタＮＴ11の
ゲートが入力信号ＩＮの入力ラインに接続され、ＮＭＯ
ＳトランジスタＮＴ11のゲートがインバータＩＮＶ11を
介して入力信号ＩＮの入力ラインに接続されている。
【０００６】このような構成において、入力信号ＩＮが
ハイレベルの電源電圧ＶCCレベルで入力されると、ＮＭ
ＯＳトランジスタＮＴ11が導通状態となり、ＮＭＯＳト
ランジスタＮＴ12が非導通状態に保持される。その結
果、ノードＮＤ11が接地レベルに引き込まれ、ＰＭＯＳ
トランジスタＰＴ12およびＰＴ13が導通状態に切り換わ
る。ＰＭＯＳトランジスタＰＴ12が導通状態になったこ
とに伴い、ノードＮＤ12の電位が正の高電圧ＰＶレベル
まで上昇し、ＰＭＯＳトランジスタＰＴ11が非導通状態
に安定に保持され、これにより、ＰＭＯＳトランジスタ
ＰＴ12，ＰＴ13の導通状態が安定に保持される。
ハイレベルの電源電圧ＶCCレベルで入力されると、ＮＭ
ＯＳトランジスタＮＴ11が導通状態となり、ＮＭＯＳト
ランジスタＮＴ12が非導通状態に保持される。その結
果、ノードＮＤ11が接地レベルに引き込まれ、ＰＭＯＳ
トランジスタＰＴ12およびＰＴ13が導通状態に切り換わ
る。ＰＭＯＳトランジスタＰＴ12が導通状態になったこ
とに伴い、ノードＮＤ12の電位が正の高電圧ＰＶレベル
まで上昇し、ＰＭＯＳトランジスタＰＴ11が非導通状態
に安定に保持され、これにより、ＰＭＯＳトランジスタ
ＰＴ12，ＰＴ13の導通状態が安定に保持される。
【０００７】ノードＮＤ12の電位が正の高電圧ＰＶにな
ったことに伴い、ＰＭＯＳトランジスタＰＴ14は非導通
状態に保持され、また、ＰＭＯＳトランジスタＰＴ13が
導通状態であることから、ノードＮＤ13の電位が正の高
電圧ＰＶレベルまで上昇する。その結果、ＮＭＯＳトラ
ンジスタＮＴ14が導通状態となり、出力ノードＮＤOUT
の電位は負の高電圧ＭＶレベルまで下がる。出力ノード
ＮＤOUT の電位が負の高電圧ＭＶレベルになったことに
より、ＮＭＯＳトランジスタＮＴ13は非導通状態に安定
に保持され、出力ノードＮＤOUT から負の高電圧ＭＶレ
ベルの信号ＯＵＴが出力される。
ったことに伴い、ＰＭＯＳトランジスタＰＴ14は非導通
状態に保持され、また、ＰＭＯＳトランジスタＰＴ13が
導通状態であることから、ノードＮＤ13の電位が正の高
電圧ＰＶレベルまで上昇する。その結果、ＮＭＯＳトラ
ンジスタＮＴ14が導通状態となり、出力ノードＮＤOUT
の電位は負の高電圧ＭＶレベルまで下がる。出力ノード
ＮＤOUT の電位が負の高電圧ＭＶレベルになったことに
より、ＮＭＯＳトランジスタＮＴ13は非導通状態に安定
に保持され、出力ノードＮＤOUT から負の高電圧ＭＶレ
ベルの信号ＯＵＴが出力される。
【０００８】入力信号ＩＮがローレベルの接地ＧＮＤレ
ベルで入力されると、ＮＭＯＳトランジスタＮＴ12が導
通状態となり、ＮＭＯＳトランジスタＮＴ11が非導通状
態となる。 その結果、ノードＮＤ12が接地レベルに引
き込まれ、ＰＭＯＳトランジスタＰＴ11およびＰＴ14が
導通状態に切り換わる。ＰＭＯＳトランジスタＰＴ11が
導通状態になったことに伴い、ノードＮＤ11の電位が正
の高電圧ＰＶレベルまで上昇し、ＰＭＯＳトランジスタ
ＰＴ12，ＰＴ13が非導通状態となり、その状態が安定に
保持される。また、ＰＭＯＳトランジスタＰＴ14が導通
状態になったことに伴い、出力ノードＮＤOUT の電位が
正の高電圧ＰＶレベルまで上昇し、ＮＭＯＳトランジス
タＮＴ13は導通状態となる。その結果、ノードＮＤ13の
電位が負の高電圧ＭＶまで下がり、ＮＭＯＳトランジス
タＮＴ14は非導通状態に安定に保持される。したがっ
て、出力ノードＮＤOUT から正の高電圧ＰＶレベルの信
号ＯＵＴが出力される。
ベルで入力されると、ＮＭＯＳトランジスタＮＴ12が導
通状態となり、ＮＭＯＳトランジスタＮＴ11が非導通状
態となる。 その結果、ノードＮＤ12が接地レベルに引
き込まれ、ＰＭＯＳトランジスタＰＴ11およびＰＴ14が
導通状態に切り換わる。ＰＭＯＳトランジスタＰＴ11が
導通状態になったことに伴い、ノードＮＤ11の電位が正
の高電圧ＰＶレベルまで上昇し、ＰＭＯＳトランジスタ
ＰＴ12，ＰＴ13が非導通状態となり、その状態が安定に
保持される。また、ＰＭＯＳトランジスタＰＴ14が導通
状態になったことに伴い、出力ノードＮＤOUT の電位が
正の高電圧ＰＶレベルまで上昇し、ＮＭＯＳトランジス
タＮＴ13は導通状態となる。その結果、ノードＮＤ13の
電位が負の高電圧ＭＶまで下がり、ＮＭＯＳトランジス
タＮＴ14は非導通状態に安定に保持される。したがっ
て、出力ノードＮＤOUT から正の高電圧ＰＶレベルの信
号ＯＵＴが出力される。
【０００９】図１２は、従来のレベルシフト回路の第２
の構成例を示す回路図である。このレベルシフト回路２
０は、インバータＩＮＶ21、ＰＭＯＳトランジスタＰＴ
21〜ＰＴ23、ＮＭＯＳトランジスタＮＴ21〜ＮＴ23によ
り構成されている。
の構成例を示す回路図である。このレベルシフト回路２
０は、インバータＩＮＶ21、ＰＭＯＳトランジスタＰＴ
21〜ＰＴ23、ＮＭＯＳトランジスタＮＴ21〜ＮＴ23によ
り構成されている。
【００１０】ＮＭＯＳトランジスタＮＴ21はインバータ
ＩＮＶ21の出力端子とＰＭＯＳトランジスタＰＴ22のド
レインとの間に接続され、ゲートが電源電圧ＶCCの供給
ラインに接続されている。また、ＰＭＯＳトランジスタ
ＰＴ21はインバータＩＮＶ21の出力とＮＭＯＳトランジ
スタＮＴ22のドレインとの間に接続され、ゲートが接地
ラインに接続されている。これらＮＭＯＳトランジスタ
ＮＴ21およびＰＭＯＳトランジスタＰＴ21はしきい値電
圧が製造時に通常のトランジスタより低く設定されてお
り、いわゆるカットゲートとして機能する。
ＩＮＶ21の出力端子とＰＭＯＳトランジスタＰＴ22のド
レインとの間に接続され、ゲートが電源電圧ＶCCの供給
ラインに接続されている。また、ＰＭＯＳトランジスタ
ＰＴ21はインバータＩＮＶ21の出力とＮＭＯＳトランジ
スタＮＴ22のドレインとの間に接続され、ゲートが接地
ラインに接続されている。これらＮＭＯＳトランジスタ
ＮＴ21およびＰＭＯＳトランジスタＰＴ21はしきい値電
圧が製造時に通常のトランジスタより低く設定されてお
り、いわゆるカットゲートとして機能する。
【００１１】ＰＭＯＳトランジスタＰＴ22およびＰＴ23
のソースは正の高電圧ＰＶの供給ラインに接続され、Ｎ
ＭＯＳトランジスタＮＴ22およびＮＴ23のソースは負の
高電圧ＭＶの供給ラインに接続されている。ＰＭＯＳト
ランジスタＰＴ22のドレインがＰＭＯＳトランジスタＰ
Ｔ23のゲートに接続され、ＮＭＯＳトランジスタＮＴ22
のドレインがＮＭＯＳトランジスタＮＴ23のゲートに接
続されている。そして、ＰＭＯＳトランジスタＰＴ23お
よびＮＭＯＳトランジスタＮＴ23のドレイン同士が接続
されて出力ノードＮＤOUT が構成され、この出力ノード
ＮＤOUT はＰＭＯＳトランジスタＰＴ22およびＮＭＯＳ
トランジスタＮＴ22のゲートに接続されている。
のソースは正の高電圧ＰＶの供給ラインに接続され、Ｎ
ＭＯＳトランジスタＮＴ22およびＮＴ23のソースは負の
高電圧ＭＶの供給ラインに接続されている。ＰＭＯＳト
ランジスタＰＴ22のドレインがＰＭＯＳトランジスタＰ
Ｔ23のゲートに接続され、ＮＭＯＳトランジスタＮＴ22
のドレインがＮＭＯＳトランジスタＮＴ23のゲートに接
続されている。そして、ＰＭＯＳトランジスタＰＴ23お
よびＮＭＯＳトランジスタＮＴ23のドレイン同士が接続
されて出力ノードＮＤOUT が構成され、この出力ノード
ＮＤOUT はＰＭＯＳトランジスタＰＴ22およびＮＭＯＳ
トランジスタＮＴ22のゲートに接続されている。
【００１２】図１２の回路においては、入力信号ＩＮが
ハイレベルの電源電圧ＶCCレベルで入力されると、イン
バータＩＮＶ21でレベル反転されて実質的に接地ＧＮＤ
レベル（ローレベル）の信号がＮＭＯＳトランジスタＮ
Ｔ21を介してＰＭＯＳトランジスタＰＴ23のゲートに供
給され、ＰＭＯＳトランジスタＰＴ21を介してＮＭＯＳ
トランジスタＮＴ23のゲートに供給れる。その結果、Ｐ
ＭＯＳトランジスタＰＴ23が導通状態となり、ＮＭＯＳ
トランジスタＮＴ23が非導通状態となり、出力ノードＮ
ＤOUT の電位が正の高電圧ＰＶまで上昇する。これによ
り、ＰＭＯＳトランジスタＰＴ22は非導通状態に、ＮＭ
ＯＳトランジスタＮＴ22は導通状態に安定に保持され、
ノードＮＤ22の電位は負の高電圧ＭＶまで下がり、ＮＭ
ＯＳトランジスタＮＴ23が非導通状態に安定に保持され
る。このときＰＭＯＳトランジスタＰＴ21はカットオフ
状態となる。したがって、出力ノードＮＤOUT から正の
高電圧ＰＶレベルの信号ＯＵＴが出力される。
ハイレベルの電源電圧ＶCCレベルで入力されると、イン
バータＩＮＶ21でレベル反転されて実質的に接地ＧＮＤ
レベル（ローレベル）の信号がＮＭＯＳトランジスタＮ
Ｔ21を介してＰＭＯＳトランジスタＰＴ23のゲートに供
給され、ＰＭＯＳトランジスタＰＴ21を介してＮＭＯＳ
トランジスタＮＴ23のゲートに供給れる。その結果、Ｐ
ＭＯＳトランジスタＰＴ23が導通状態となり、ＮＭＯＳ
トランジスタＮＴ23が非導通状態となり、出力ノードＮ
ＤOUT の電位が正の高電圧ＰＶまで上昇する。これによ
り、ＰＭＯＳトランジスタＰＴ22は非導通状態に、ＮＭ
ＯＳトランジスタＮＴ22は導通状態に安定に保持され、
ノードＮＤ22の電位は負の高電圧ＭＶまで下がり、ＮＭ
ＯＳトランジスタＮＴ23が非導通状態に安定に保持され
る。このときＰＭＯＳトランジスタＰＴ21はカットオフ
状態となる。したがって、出力ノードＮＤOUT から正の
高電圧ＰＶレベルの信号ＯＵＴが出力される。
【００１３】また、入力信号ＩＮがローレベルの接地Ｇ
ＮＤレベルで入力されると、ＰＭＯＳトランジスタＰＴ
23が非導通状態となり、ＮＭＯＳトランジスタＮＴ23が
導通状態となり、出力ノードＮＤOUT の電位が負の高電
圧ＭＶまで下がる。これにより、ＰＭＯＳトランジスタ
ＰＴ22は導通状態となり、ＮＭＯＳトランジスタＮＴ22
は非導通状態となる。ＰＭＯＳトランジスタＰＴ22が導
通状態となったことに伴い、ノードＮＤ21の電位が正の
高電圧ＰＶまで上昇し、ＰＭＯＳトランジスタＰＴ23が
非導通状態に安定に保持される。このときＮＭＯＳトラ
ンジスタＮＴ21はカットオフ状態となる。したがって、
出力ノードＮＤOUT から負の高電圧ＭＶレベルの信号Ｏ
ＵＴが出力される。
ＮＤレベルで入力されると、ＰＭＯＳトランジスタＰＴ
23が非導通状態となり、ＮＭＯＳトランジスタＮＴ23が
導通状態となり、出力ノードＮＤOUT の電位が負の高電
圧ＭＶまで下がる。これにより、ＰＭＯＳトランジスタ
ＰＴ22は導通状態となり、ＮＭＯＳトランジスタＮＴ22
は非導通状態となる。ＰＭＯＳトランジスタＰＴ22が導
通状態となったことに伴い、ノードＮＤ21の電位が正の
高電圧ＰＶまで上昇し、ＰＭＯＳトランジスタＰＴ23が
非導通状態に安定に保持される。このときＮＭＯＳトラ
ンジスタＮＴ21はカットオフ状態となる。したがって、
出力ノードＮＤOUT から負の高電圧ＭＶレベルの信号Ｏ
ＵＴが出力される。
【００１４】
【発明が解決しようとする課題】しかしながら、図１１
の回路は、前段で接地ＧＮＤレベル−電源電圧ＶCCレベ
ルから接地ＧＮＤレベル−正の高電圧ＰＶに変換し、後
段で正の高電圧ＰＶ−負の高電圧ＭＶに変換する２段構
成となっていることから、トランジスタ数も最低８個必
要であり、また、最終段のインバータはｐチャネル／ｎ
チャネル比がアンバランスであるため、その後にさらに
１〜２段のインバータが必要なことが多く、レイアウト
面積が大きくなるという問題がある。
の回路は、前段で接地ＧＮＤレベル−電源電圧ＶCCレベ
ルから接地ＧＮＤレベル−正の高電圧ＰＶに変換し、後
段で正の高電圧ＰＶ−負の高電圧ＭＶに変換する２段構
成となっていることから、トランジスタ数も最低８個必
要であり、また、最終段のインバータはｐチャネル／ｎ
チャネル比がアンバランスであるため、その後にさらに
１〜２段のインバータが必要なことが多く、レイアウト
面積が大きくなるという問題がある。
【００１５】また、図１２の回路では、１段の回路で構
成され、トランジスタ数も６個と少ないが、カットゲー
トが必要であり、このカットゲートに低しきい値のトラ
ンジスタを使用しなければ電源電圧ＶCCが低電圧である
場合のマージンが小さく、低電源電圧下における動作が
困難である。また、低しきい値のトランジスタを作製す
るためには、マスク数が増加するという欠点がある。
成され、トランジスタ数も６個と少ないが、カットゲー
トが必要であり、このカットゲートに低しきい値のトラ
ンジスタを使用しなければ電源電圧ＶCCが低電圧である
場合のマージンが小さく、低電源電圧下における動作が
困難である。また、低しきい値のトランジスタを作製す
るためには、マスク数が増加するという欠点がある。
【００１６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、レイアウト面積の低減、低電源
電圧下における安定な動作を実現でき、製造時のマスク
数を削減を図れ、また動作速度の高速化を図れるレベル
シフト回路を提供することにある。
のであり、その目的は、レイアウト面積の低減、低電源
電圧下における安定な動作を実現でき、製造時のマスク
数を削減を図れ、また動作速度の高速化を図れるレベル
シフト回路を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１のレベルおよび当該第１レベルより
低い第２のレベルをとる入力信号のレベルを、上記第１
のレベルより高い第３のレベルまたは第２のレベルより
低い第４のレベルに変換して出力するレベルシフト回路
であって、上記第１のレベル以上の電圧を供給可能な高
レベル用電源と、上記第２のレベル以下の電圧を供給可
能な低レベル用電源と、入力端子が上記信号の入力ライ
ンに対して並列に接続された第１および第２のインバー
タと、上記第１のインバータの出力レベルが実質的に上
記第２のレベル以下になると出力ノードを上記高レベル
用電源に接続する第１のトランジスタと、上記第２のイ
ンバータの出力レベルが実質的に上記第１のレベル以上
になると出力ノードを上記低レベル用電源に接続する第
２のトランジスタと、上記出力ノードのレベルが実質的
に第２のレベル以下である場合にのみ上記第１のインバ
ータの出力端子を上記高レベル用電源に接続する第３の
トランジスタと、上記出力ノードのレベルが実質的に第
１のレベル以上である場合にのみ上記第２のインバータ
の出力端子を上記低レベル用電源に接続する第４のトラ
ンジスタとを有する。
め、本発明は、第１のレベルおよび当該第１レベルより
低い第２のレベルをとる入力信号のレベルを、上記第１
のレベルより高い第３のレベルまたは第２のレベルより
低い第４のレベルに変換して出力するレベルシフト回路
であって、上記第１のレベル以上の電圧を供給可能な高
レベル用電源と、上記第２のレベル以下の電圧を供給可
能な低レベル用電源と、入力端子が上記信号の入力ライ
ンに対して並列に接続された第１および第２のインバー
タと、上記第１のインバータの出力レベルが実質的に上
記第２のレベル以下になると出力ノードを上記高レベル
用電源に接続する第１のトランジスタと、上記第２のイ
ンバータの出力レベルが実質的に上記第１のレベル以上
になると出力ノードを上記低レベル用電源に接続する第
２のトランジスタと、上記出力ノードのレベルが実質的
に第２のレベル以下である場合にのみ上記第１のインバ
ータの出力端子を上記高レベル用電源に接続する第３の
トランジスタと、上記出力ノードのレベルが実質的に第
１のレベル以上である場合にのみ上記第２のインバータ
の出力端子を上記低レベル用電源に接続する第４のトラ
ンジスタとを有する。
【００１８】本発明のレベルシフト回路では、上記第１
のインバータは、入力信号レベルが第１のレベルのとき
に出力端子を第２のレベル用電源に接続する第５のトラ
ンジスタおよび負荷トランジスタＰＴ３１により構成さ
れ、上記第２のインバータは、入力信号レベルが第２の
レベルのときに出力端子を第１のレベル用電源に接続す
る第６のトランジスタおよびＮＴ３２により構成されて
いる。
のインバータは、入力信号レベルが第１のレベルのとき
に出力端子を第２のレベル用電源に接続する第５のトラ
ンジスタおよび負荷トランジスタＰＴ３１により構成さ
れ、上記第２のインバータは、入力信号レベルが第２の
レベルのときに出力端子を第１のレベル用電源に接続す
る第６のトランジスタおよびＮＴ３２により構成されて
いる。
【００１９】また、本発明のレベルシフト回路では、上
記第５のトランジスタのサイズが上記第３のトランジス
タのサイズより大きく設定され、上記第６のトランジス
タのサイズが上記第４のトランジスタのサイズより大き
く設定されている。
記第５のトランジスタのサイズが上記第３のトランジス
タのサイズより大きく設定され、上記第６のトランジス
タのサイズが上記第４のトランジスタのサイズより大き
く設定されている。
【００２０】また、本発明のレベルシフト回路は、入力
信号レベルが第２のレベルのときのみ上記第３のトラン
ジスタに上記高レベル用電源を接続させる第７のトラン
ジスタと、入力信号レベルが第１のレベルのときのみ上
記第４のトランジスタに上記低レベル用電源を接続させ
る第８のトランジスタとを有する。
信号レベルが第２のレベルのときのみ上記第３のトラン
ジスタに上記高レベル用電源を接続させる第７のトラン
ジスタと、入力信号レベルが第１のレベルのときのみ上
記第４のトランジスタに上記低レベル用電源を接続させ
る第８のトランジスタとを有する。
【００２１】また、本発明のレベルシフト回路では、上
記第１のインバータの出力端子と上記第２のインバータ
の出力端子との間に、ゲートが第１のレベル用電源に接
続され入力レベルが第１のレベルより高くなるとカット
オフする第９のトランジスタと、ゲートが第２のレベル
用電源に接続され入力レベルが第２のレベルより低くな
るとカットオフする第１０のトランジスタとが直列に接
続されている。
記第１のインバータの出力端子と上記第２のインバータ
の出力端子との間に、ゲートが第１のレベル用電源に接
続され入力レベルが第１のレベルより高くなるとカット
オフする第９のトランジスタと、ゲートが第２のレベル
用電源に接続され入力レベルが第２のレベルより低くな
るとカットオフする第１０のトランジスタとが直列に接
続されている。
【００２２】本発明のレベルシフト回路によれば、入力
信号が第１のレベルで入力されると、第１のインバータ
および第２のインバータから第２レベルの信号が出力さ
れる。これにより、第１のトランジスタが導通状態とな
り、第２のトランジスタが非導通状態となり、出力ノー
ドが第１のトランジスタにより高レベル用電源に接続さ
れ、出力ノードのレベルが徐々に上昇する。この出力ノ
ードは第３および第４のトランジスタに帰還され、その
レベルが実質的に第１のレベルになると、第３のトラン
ジスタは非導通状態となり、第４のトランジスタは導通
状態となる。その結果、第２のインバータの出力端子が
低レベル用電源に接続され、第２のトランジスタは非導
通状態に安定に保持される。そして、高レベル用電源か
ら出力ノードに対して第３のレベルの電圧が供給され、
第３のレベルの信号が出力される。または、低レベル用
電源から第４のレベルの電圧が供給された時は、第１の
レベルを保持する。
信号が第１のレベルで入力されると、第１のインバータ
および第２のインバータから第２レベルの信号が出力さ
れる。これにより、第１のトランジスタが導通状態とな
り、第２のトランジスタが非導通状態となり、出力ノー
ドが第１のトランジスタにより高レベル用電源に接続さ
れ、出力ノードのレベルが徐々に上昇する。この出力ノ
ードは第３および第４のトランジスタに帰還され、その
レベルが実質的に第１のレベルになると、第３のトラン
ジスタは非導通状態となり、第４のトランジスタは導通
状態となる。その結果、第２のインバータの出力端子が
低レベル用電源に接続され、第２のトランジスタは非導
通状態に安定に保持される。そして、高レベル用電源か
ら出力ノードに対して第３のレベルの電圧が供給され、
第３のレベルの信号が出力される。または、低レベル用
電源から第４のレベルの電圧が供給された時は、第１の
レベルを保持する。
【００２３】一方、入力信号が第２のレベルで入力され
ると、第１のインバータおよび第２のインバータから第
１レベルの信号が出力される。これにより、第１のトラ
ンジスタが非導通状態となり、第２のトランジスタが導
通状態となり、出力ノードが第２のトランジスタにより
低レベル用電源に接続され、出力ノードのレベルが徐々
に降下する。この出力ノードは第３および第４のトラン
ジスタに帰還され、そのレベルが実質的に第２のレベル
になると、第３のトランジスタは導通状態となり、第４
のトランジスタは非導通状態となる。その結果、第１の
インバータの出力端子が高レベル用電源に接続され、第
１のトランジスタは非導通状態に安定に保持される。そ
して、低レベル用電源から出力ノードに対して第４のレ
ベルの電圧が供給され、第４のレベルの信号が出力され
る。または、高レベル用電源から第３のレベルの電圧が
供給された時は、第２のレベルを保持する。
ると、第１のインバータおよび第２のインバータから第
１レベルの信号が出力される。これにより、第１のトラ
ンジスタが非導通状態となり、第２のトランジスタが導
通状態となり、出力ノードが第２のトランジスタにより
低レベル用電源に接続され、出力ノードのレベルが徐々
に降下する。この出力ノードは第３および第４のトラン
ジスタに帰還され、そのレベルが実質的に第２のレベル
になると、第３のトランジスタは導通状態となり、第４
のトランジスタは非導通状態となる。その結果、第１の
インバータの出力端子が高レベル用電源に接続され、第
１のトランジスタは非導通状態に安定に保持される。そ
して、低レベル用電源から出力ノードに対して第４のレ
ベルの電圧が供給され、第４のレベルの信号が出力され
る。または、高レベル用電源から第３のレベルの電圧が
供給された時は、第２のレベルを保持する。
【００２４】また、本発明のレベルシフト回路では、第
５のトランジスタのサイズが第３のトランジスタのサイ
ズより大きく、第６のトランジスタのサイズが第４のト
ランジスタのサイズより大きいので、たとえ第５のトラ
ンジスタと第３のトランジスタが導通状態にあっても第
１のインバータの出力端子レベルが第２のレベルに遷移
し、また、第６のトランジスタと第４のトランジスタが
導通状態にあっても第２のインバータの出力端子レベル
が第１のレベルに遷移する。
５のトランジスタのサイズが第３のトランジスタのサイ
ズより大きく、第６のトランジスタのサイズが第４のト
ランジスタのサイズより大きいので、たとえ第５のトラ
ンジスタと第３のトランジスタが導通状態にあっても第
１のインバータの出力端子レベルが第２のレベルに遷移
し、また、第６のトランジスタと第４のトランジスタが
導通状態にあっても第２のインバータの出力端子レベル
が第１のレベルに遷移する。
【００２５】また、第７のトランジスタおよび第８のト
ランジスタは、入力信号レベルで導通状態が制御され、
第３のトランジスタタと高レベル用電源、第４のトラン
ジスタと低レベル用電源の接続状態が制御される。すな
わち、入力信号レベルが第１のレベルのときは第３のト
ランジスタは高レベル用電源に接続されない。その結
果、第１のインバータの出力端子の第２のレベルへの遷
移が高速に行われる。同様に、入力信号レベルが第２の
レベルのときは第４のトランジスタは低レベル用電源に
接続されない。その結果、第２のインバータの出力端子
の第１のレベルへの遷移が高速に行われる。
ランジスタは、入力信号レベルで導通状態が制御され、
第３のトランジスタタと高レベル用電源、第４のトラン
ジスタと低レベル用電源の接続状態が制御される。すな
わち、入力信号レベルが第１のレベルのときは第３のト
ランジスタは高レベル用電源に接続されない。その結
果、第１のインバータの出力端子の第２のレベルへの遷
移が高速に行われる。同様に、入力信号レベルが第２の
レベルのときは第４のトランジスタは低レベル用電源に
接続されない。その結果、第２のインバータの出力端子
の第１のレベルへの遷移が高速に行われる。
【００２６】また、第３または第４のレベルの信号出力
前は、第９および第１０のトランジスタを介して第１の
インバータの出力端子と第２のインバータの出力端子と
が導通状態に保持される。その結果、第１のインバータ
の出力端子および第２のインバータの出力端子が電気的
にフローティングになることがなく、また、第１のレベ
ルまたは第２のレベルへ前もって遷移させることができ
る。したがって、さらなる高速動作が実現される。そし
て、第１のインバータの出力端子のレベルが第１のレベ
ルより高くなると第９のトランジスタがカットオフ状態
となり、第２のインバータの出力端子のレベルが第２の
レベルより低くなると、第１０のトランジスタがカット
オフ状態となり、第１のインバータの出力端子と第２の
インバータの出力端子とが非導通状態に保持される。そ
の結果、安定なレベルシフト動作が実現される。
前は、第９および第１０のトランジスタを介して第１の
インバータの出力端子と第２のインバータの出力端子と
が導通状態に保持される。その結果、第１のインバータ
の出力端子および第２のインバータの出力端子が電気的
にフローティングになることがなく、また、第１のレベ
ルまたは第２のレベルへ前もって遷移させることができ
る。したがって、さらなる高速動作が実現される。そし
て、第１のインバータの出力端子のレベルが第１のレベ
ルより高くなると第９のトランジスタがカットオフ状態
となり、第２のインバータの出力端子のレベルが第２の
レベルより低くなると、第１０のトランジスタがカット
オフ状態となり、第１のインバータの出力端子と第２の
インバータの出力端子とが非導通状態に保持される。そ
の結果、安定なレベルシフト動作が実現される。
【００２７】
【発明の実施の形態】第１実施形態 図１は、本発明に係るレベルシフト回路の第１の実施形
態を示す回路図である。図１に示すように、このレベル
シフト回路３０は、インバータＩＮＶ31、第３のトラン
ジスタとしてのＰＭＯＳトランジスタＰＴ31，第６のト
ランジスタとしてのＰＭＯＳトランジスタＰＴ32，第１
のトランジスタとしてのＰＭＯＳトランジスタＰＴ33、
および第５のトランジスタとしてのＮＭＯＳトランジス
タＮＴ31，第４のトランジスタとしてのＮＭＯＳトラン
ジスタＮＴ32，第２のトランジスタとしのＮＭＯＳトラ
ンジスタＮＴ33により構成され、実質的にＮＭＯＳトラ
ンジスタＮＴ31により第１のインバータが構成され、Ｐ
ＭＯＳトランジスタＰＴ32により第２のインバータが構
成されている。
態を示す回路図である。図１に示すように、このレベル
シフト回路３０は、インバータＩＮＶ31、第３のトラン
ジスタとしてのＰＭＯＳトランジスタＰＴ31，第６のト
ランジスタとしてのＰＭＯＳトランジスタＰＴ32，第１
のトランジスタとしてのＰＭＯＳトランジスタＰＴ33、
および第５のトランジスタとしてのＮＭＯＳトランジス
タＮＴ31，第４のトランジスタとしてのＮＭＯＳトラン
ジスタＮＴ32，第２のトランジスタとしのＮＭＯＳトラ
ンジスタＮＴ33により構成され、実質的にＮＭＯＳトラ
ンジスタＮＴ31により第１のインバータが構成され、Ｐ
ＭＯＳトランジスタＰＴ32により第２のインバータが構
成されている。
【００２８】具体的には、ＰＭＯＳトランジスタＰＴ31
およびＰＴ33のソースが図示しない高レベル用電源に接
続された正の高電圧ＰＶおよび電源電圧ＶCCの供給ライ
ンに接続され、ＮＭＯＳトランジスタＮＴ32およびＮＴ
33のソースが図示しない低レベル用電源に接続された負
の高電圧ＭＶおよび接地ＧＮＤ電圧（０Ｖ）の供給ライ
ンに接続され、ＮＭＯＳトランジスタＮＴ31のソースは
接地され、ＰＭＯＳトランジスタＰＴ32のソースが電源
電圧ＶCCの供給ラインに接続されている。そして、ＰＭ
ＯＳトランジスタＰＴ31およびＮＭＯＳトランジスタＮ
Ｔ31のドレイン同士、ＰＭＯＳトランジスタＰＴ32およ
びＮＭＯＳトランジスタＮＴ32のドレイン同士、並びに
ＰＭＯＳトランジスタＰＴ33およびＮＭＯＳトランジス
タＮＴ33のドレイン同士がそれぞれ接続されている。す
なわち、正の高電圧ＰＶおよび電源電圧ＶCCの供給ライ
ンと接地ＧＮＤラインとの間にＰＭＯＳトランジスタＰ
Ｔ31およびＮＭＯＳトランジスタＮＴ31が直列に接続さ
れ、電源電圧ＶCCと負の高電圧ＭＶおよび接地ＧＮＤ電
圧の供給ラインとの間にＰＭＯＳトランジスタＰＴ32お
よびＮＭＯＳトランジスタＮＴ32が直列に接続されてい
る。そして、出力バッファを構成するＰＭＯＳトランジ
スタＰＴ33およびＮＭＯＳトランジスタＮＴ33が正の高
電圧ＰＶおよび電源電圧ＶCCの供給ラインと負の高電圧
ＭＶおよび接地ＧＮＤ電圧の供給ラインとの間に直列に
接続されている。
およびＰＴ33のソースが図示しない高レベル用電源に接
続された正の高電圧ＰＶおよび電源電圧ＶCCの供給ライ
ンに接続され、ＮＭＯＳトランジスタＮＴ32およびＮＴ
33のソースが図示しない低レベル用電源に接続された負
の高電圧ＭＶおよび接地ＧＮＤ電圧（０Ｖ）の供給ライ
ンに接続され、ＮＭＯＳトランジスタＮＴ31のソースは
接地され、ＰＭＯＳトランジスタＰＴ32のソースが電源
電圧ＶCCの供給ラインに接続されている。そして、ＰＭ
ＯＳトランジスタＰＴ31およびＮＭＯＳトランジスタＮ
Ｔ31のドレイン同士、ＰＭＯＳトランジスタＰＴ32およ
びＮＭＯＳトランジスタＮＴ32のドレイン同士、並びに
ＰＭＯＳトランジスタＰＴ33およびＮＭＯＳトランジス
タＮＴ33のドレイン同士がそれぞれ接続されている。す
なわち、正の高電圧ＰＶおよび電源電圧ＶCCの供給ライ
ンと接地ＧＮＤラインとの間にＰＭＯＳトランジスタＰ
Ｔ31およびＮＭＯＳトランジスタＮＴ31が直列に接続さ
れ、電源電圧ＶCCと負の高電圧ＭＶおよび接地ＧＮＤ電
圧の供給ラインとの間にＰＭＯＳトランジスタＰＴ32お
よびＮＭＯＳトランジスタＮＴ32が直列に接続されてい
る。そして、出力バッファを構成するＰＭＯＳトランジ
スタＰＴ33およびＮＭＯＳトランジスタＮＴ33が正の高
電圧ＰＶおよび電源電圧ＶCCの供給ラインと負の高電圧
ＭＶおよび接地ＧＮＤ電圧の供給ラインとの間に直列に
接続されている。
【００２９】インバータＩＮＶ31の入力端子が信号ＩＮ
の入力ラインに接続され、ＮＭＯＳトランジスタＮＴ31
およびＰＭＯＳトランジスタＰＴ32のゲートがインバー
タＩＮＶ31の出力端子に接続され、これらの接続点によ
りノードＮＤINが構成されている。また、ＰＭＯＳトラ
ンジスタＰＴ31およびＮＭＯＳトランジスタＮＴ31のド
レイン同士の接続点により第１のインバータの出力端子
としてのノードＮＤ31が構成され、このノードＮＤ31が
ＰＭＯＳトランジスタＰＴ33のゲートに接続されてい
る。同様に、ＰＭＯＳトランジスタＰＴ32およびＮＭＯ
ＳトランジスタＮＴ32のドレイン同士の接続点により第
２のインバータの出力端子としてのノードＮＤ32が構成
され、このノードＮＤ32がＮＭＯＳトランジスタＮＴ33
のゲートに接続されている。さらに、ＰＭＯＳトランジ
スタＰＴ33およびＮＭＯＳトランジスタＮＴ33のドレイ
ン同士の接続点により出力ノードＮＤOUT が構成され、
出力ノードＮＤOUTはＰＭＯＳトランジスタＰＴ31のゲ
ートおよびＮＭＯＳトランジスタＮＴ32のゲートに接続
（帰還）されている。
の入力ラインに接続され、ＮＭＯＳトランジスタＮＴ31
およびＰＭＯＳトランジスタＰＴ32のゲートがインバー
タＩＮＶ31の出力端子に接続され、これらの接続点によ
りノードＮＤINが構成されている。また、ＰＭＯＳトラ
ンジスタＰＴ31およびＮＭＯＳトランジスタＮＴ31のド
レイン同士の接続点により第１のインバータの出力端子
としてのノードＮＤ31が構成され、このノードＮＤ31が
ＰＭＯＳトランジスタＰＴ33のゲートに接続されてい
る。同様に、ＰＭＯＳトランジスタＰＴ32およびＮＭＯ
ＳトランジスタＮＴ32のドレイン同士の接続点により第
２のインバータの出力端子としてのノードＮＤ32が構成
され、このノードＮＤ32がＮＭＯＳトランジスタＮＴ33
のゲートに接続されている。さらに、ＰＭＯＳトランジ
スタＰＴ33およびＮＭＯＳトランジスタＮＴ33のドレイ
ン同士の接続点により出力ノードＮＤOUT が構成され、
出力ノードＮＤOUTはＰＭＯＳトランジスタＰＴ31のゲ
ートおよびＮＭＯＳトランジスタＮＴ32のゲートに接続
（帰還）されている。
【００３０】なお、レベルシフト回路１０においては、
ＮＭＯＳトランジスタＮＴ31のトランジスタサイズがＰ
ＭＯＳトランジスタＰＴ31より大きく、たとえば２倍に
設定されている。また、ＰＭＯＳトランジスタＰＴ32の
トランジスタサイズがＮＭＯＳトランジスタＮＴ32によ
り大きく、たとえば４倍に設定されている。
ＮＭＯＳトランジスタＮＴ31のトランジスタサイズがＰ
ＭＯＳトランジスタＰＴ31より大きく、たとえば２倍に
設定されている。また、ＰＭＯＳトランジスタＰＴ32の
トランジスタサイズがＮＭＯＳトランジスタＮＴ32によ
り大きく、たとえば４倍に設定されている。
【００３１】次に、上記構成による動作を図２のタイミ
ングチャートを参照しつつ説明する。ここでは、まず、
入力信号ＩＮのレベルが電源電圧ＶCCレベル（ハイレベ
ル）から接地ＧＮＤレベル（ローレベル）に切り換わっ
たときの動作について説明する。この入力信号の切り換
わり時点では、ＰＭＯＳトランジスタＰＴ31，ＰＴ32お
よびＮＭＯＳトランジスタＮＴ33が導通状態にあり、Ｎ
ＭＯＳトランジスタＮＴ31，ＮＴ32およびＰＭＯＳトラ
ンジスタＰＴ33が非導通状態にある。
ングチャートを参照しつつ説明する。ここでは、まず、
入力信号ＩＮのレベルが電源電圧ＶCCレベル（ハイレベ
ル）から接地ＧＮＤレベル（ローレベル）に切り換わっ
たときの動作について説明する。この入力信号の切り換
わり時点では、ＰＭＯＳトランジスタＰＴ31，ＰＴ32お
よびＮＭＯＳトランジスタＮＴ33が導通状態にあり、Ｎ
ＭＯＳトランジスタＮＴ31，ＮＴ32およびＰＭＯＳトラ
ンジスタＰＴ33が非導通状態にある。
【００３２】入力信号ＩＮのレベルが電源電圧ＶCCレベ
ルのハイレベルから接地ＧＮＤレベルのローレベルに切
り換わると、ノードＮＤINのレベルが接地ＧＮＤレベル
から電源電圧ＶCCレベルに切り換わる。これにより、Ｎ
ＭＯＳトランジスタＮＴ31が導通状態に切り換わり、Ｐ
ＭＯＳトランジスタＰＴ32が非導通状態に切り換わる。
ＰＭＯＳトランジスタＰＴ32が非導通状態に切り換わっ
たことに伴い、ノードＮＤ32が過渡的にフローティング
状態となる。また、ＮＭＯＳトランジスタＮＴ31が導通
状態に切り換わったことに伴い、直列に接続されたＰＭ
ＯＳトランジスタＰＴ31およびＮＭＯＳトランジスタＮ
Ｔ31が共に導通状態となるが、ＮＭＯＳトランジスタＮ
Ｔ31のサイズがＰＭＯＳトランジスタＰＴ31により十分
大きく設定されていることから、ノードＮＤ31のレベル
がローレベルの接地ＧＮＤレベルに反転する。
ルのハイレベルから接地ＧＮＤレベルのローレベルに切
り換わると、ノードＮＤINのレベルが接地ＧＮＤレベル
から電源電圧ＶCCレベルに切り換わる。これにより、Ｎ
ＭＯＳトランジスタＮＴ31が導通状態に切り換わり、Ｐ
ＭＯＳトランジスタＰＴ32が非導通状態に切り換わる。
ＰＭＯＳトランジスタＰＴ32が非導通状態に切り換わっ
たことに伴い、ノードＮＤ32が過渡的にフローティング
状態となる。また、ＮＭＯＳトランジスタＮＴ31が導通
状態に切り換わったことに伴い、直列に接続されたＰＭ
ＯＳトランジスタＰＴ31およびＮＭＯＳトランジスタＮ
Ｔ31が共に導通状態となるが、ＮＭＯＳトランジスタＮ
Ｔ31のサイズがＰＭＯＳトランジスタＰＴ31により十分
大きく設定されていることから、ノードＮＤ31のレベル
がローレベルの接地ＧＮＤレベルに反転する。
【００３３】ノードＮＤ31が接地ＧＮＤレベルに遷移し
たことに伴い、出力段のＰＭＯＳトランジスタＰＴ33が
徐々に導通状態に切り換わり、出力ノードＮＤOUT のレ
ベルが徐々に上昇してＶCC／２程度になると、ＮＭＯＳ
トランジスタＮＴ32が導通状態となり、ＰＭＯＳトラン
ジスタＰＴ31が非導通状態となる。これにより、ノード
ＮＤ32は接地ＧＮＤレベルに遷移し、ＮＭＯＳトランジ
スタＮＴ33が非導通状態に切り換わる。このとき、ＰＭ
ＯＳトランジスタＰＴ31も完全に非導通状態となる。そ
の結果、出力信号ＯＵＴの論理が、ハイレベルに確定す
る。そして、この論理確定後、正側の供給レベルが電源
電圧ＶCCレベルから、さらに高電圧ＰＶに切り換えられ
て、出力ノードＮＤOUT から正の高電圧ＰＶレベルの信
号ＯＵＴが出力される。または、負側の供給レベルがＧ
ＮＤレベルから負の高電圧ＭＶに切り換えられた時は、
出力ノードＮＤOUT からＶｃｃレベルが出力される。
たことに伴い、出力段のＰＭＯＳトランジスタＰＴ33が
徐々に導通状態に切り換わり、出力ノードＮＤOUT のレ
ベルが徐々に上昇してＶCC／２程度になると、ＮＭＯＳ
トランジスタＮＴ32が導通状態となり、ＰＭＯＳトラン
ジスタＰＴ31が非導通状態となる。これにより、ノード
ＮＤ32は接地ＧＮＤレベルに遷移し、ＮＭＯＳトランジ
スタＮＴ33が非導通状態に切り換わる。このとき、ＰＭ
ＯＳトランジスタＰＴ31も完全に非導通状態となる。そ
の結果、出力信号ＯＵＴの論理が、ハイレベルに確定す
る。そして、この論理確定後、正側の供給レベルが電源
電圧ＶCCレベルから、さらに高電圧ＰＶに切り換えられ
て、出力ノードＮＤOUT から正の高電圧ＰＶレベルの信
号ＯＵＴが出力される。または、負側の供給レベルがＧ
ＮＤレベルから負の高電圧ＭＶに切り換えられた時は、
出力ノードＮＤOUT からＶｃｃレベルが出力される。
【００３４】次に、入力信号ＩＮのレベルが接地ＧＮＤ
レベル（ローレベル）から電源電圧ＶCCレベル（ハイレ
ベル）からに切り換わったときの動作について説明す
る。この入力信号の切り換わり時点では、ＰＭＯＳトラ
ンジスタＰＴ31，ＰＴ32およびＮＭＯＳトランジスタＮ
Ｔ33が非導通状態にあり、ＮＭＯＳトランジスタＮＴ3
1，ＮＴ32およびＰＭＯＳトランジスタＰＴ33が導通状
態にある。
レベル（ローレベル）から電源電圧ＶCCレベル（ハイレ
ベル）からに切り換わったときの動作について説明す
る。この入力信号の切り換わり時点では、ＰＭＯＳトラ
ンジスタＰＴ31，ＰＴ32およびＮＭＯＳトランジスタＮ
Ｔ33が非導通状態にあり、ＮＭＯＳトランジスタＮＴ3
1，ＮＴ32およびＰＭＯＳトランジスタＰＴ33が導通状
態にある。
【００３５】入力信号ＩＮのレベルが接地ＧＮＤレベル
のローレベルから電源電圧ＶCCレベルのハイレベルに切
り換わると、ノードＮＤINのレベルが電源電圧ＶCCレベ
ルから接地ＧＮＤレベルに切り換わる。これにより、Ｎ
ＭＯＳトランジスタＮＴ31が非導通状態に切り換わり、
ＰＭＯＳトランジスタＰＴ31が導通状態に切り換わる。
ＮＭＯＳトランジスタＮＴ31が非導通状態に切り換わ
ったことに伴い、ノードＮＤ31が過渡的にフローティン
グ状態となる。また、ＰＭＯＳトランジスタＰＴ32が導
通状態に切り換わったことに伴い、直列に接続されたＰ
ＭＯＳトランジスタＰＴ32およびＮＭＯＳトランジスタ
ＮＴ32が共に導通状態となが、ＰＭＯＳトランジスタＰ
Ｔ32のサイズがＮＭＯＳトランジスタＮＴ32により十分
大きく設定されていることから、ノードＮＤ32のレベル
がハイレベルの電源電圧ＶCCレベルに反転する。
のローレベルから電源電圧ＶCCレベルのハイレベルに切
り換わると、ノードＮＤINのレベルが電源電圧ＶCCレベ
ルから接地ＧＮＤレベルに切り換わる。これにより、Ｎ
ＭＯＳトランジスタＮＴ31が非導通状態に切り換わり、
ＰＭＯＳトランジスタＰＴ31が導通状態に切り換わる。
ＮＭＯＳトランジスタＮＴ31が非導通状態に切り換わ
ったことに伴い、ノードＮＤ31が過渡的にフローティン
グ状態となる。また、ＰＭＯＳトランジスタＰＴ32が導
通状態に切り換わったことに伴い、直列に接続されたＰ
ＭＯＳトランジスタＰＴ32およびＮＭＯＳトランジスタ
ＮＴ32が共に導通状態となが、ＰＭＯＳトランジスタＰ
Ｔ32のサイズがＮＭＯＳトランジスタＮＴ32により十分
大きく設定されていることから、ノードＮＤ32のレベル
がハイレベルの電源電圧ＶCCレベルに反転する。
【００３６】ノードＮＤ32のレベルが電源電圧ＶCCレベ
ルに遷移したことに伴い、出力段のＰＭＯＳトランジス
タＮＴ33が徐々に導通状態に切り換わり、出力ノードＮ
ＤOUT のレベルが徐々に降下して０Ｖ程度になると、Ｐ
ＭＯＳトランジスタＰＴ31が導通状態となり、ＮＭＯＳ
トランジスタＮＴ32は非導通状態に切り換わる。ＰＭＯ
ＳトランジスタＰＴ31が導通状態に切り換わったことに
伴い、ノードＮＤ31は電源電圧ＶCCレベルに遷移し、Ｐ
ＭＯＳトランジスタＰＴ33が非導通状態に切り換わる。
そして、ＰＭＯＳトランジスタＰＴ33の非導通状態およ
びＮＭＯＳトランジスタＮＴ33の導通状態が安定に保持
される。その結果、出力信号ＯＵＴの論理が、ローレベ
ルの接地ＧＮＤレベル（０Ｖ）に確定する。そして、こ
の論理確定後、負側の供給レベルが接地ＧＮＤレベルか
ら、さらに低い負の高電圧ＭＶに切り換えられて、出力
ノードＮＤOUT から負の高電圧ＭＶレベルの信号ＯＵＴ
が出力される。または、正側がＶｃｃから正の高電圧Ｐ
Ｖに切り換えられた時は、出力ノードＮＤOUT が出力さ
れる。
ルに遷移したことに伴い、出力段のＰＭＯＳトランジス
タＮＴ33が徐々に導通状態に切り換わり、出力ノードＮ
ＤOUT のレベルが徐々に降下して０Ｖ程度になると、Ｐ
ＭＯＳトランジスタＰＴ31が導通状態となり、ＮＭＯＳ
トランジスタＮＴ32は非導通状態に切り換わる。ＰＭＯ
ＳトランジスタＰＴ31が導通状態に切り換わったことに
伴い、ノードＮＤ31は電源電圧ＶCCレベルに遷移し、Ｐ
ＭＯＳトランジスタＰＴ33が非導通状態に切り換わる。
そして、ＰＭＯＳトランジスタＰＴ33の非導通状態およ
びＮＭＯＳトランジスタＮＴ33の導通状態が安定に保持
される。その結果、出力信号ＯＵＴの論理が、ローレベ
ルの接地ＧＮＤレベル（０Ｖ）に確定する。そして、こ
の論理確定後、負側の供給レベルが接地ＧＮＤレベルか
ら、さらに低い負の高電圧ＭＶに切り換えられて、出力
ノードＮＤOUT から負の高電圧ＭＶレベルの信号ＯＵＴ
が出力される。または、正側がＶｃｃから正の高電圧Ｐ
Ｖに切り換えられた時は、出力ノードＮＤOUT が出力さ
れる。
【００３７】図３は図１の回路のシミュレーションを行
った際の回路構成を示す図であり、図４はそのシミュレ
ーション結果を示す図である。図３において、３１は信
号源、３２は正の高電圧源、３３は負の高電圧源をそれ
ぞれ示している。また、各トランジスタにはそのサイズ
（チャネル幅Ｗ／チャネル長Ｌ）を示してある。また、
図４において、横軸は時間を、縦軸は電圧をそれぞれ表
している。
った際の回路構成を示す図であり、図４はそのシミュレ
ーション結果を示す図である。図３において、３１は信
号源、３２は正の高電圧源、３３は負の高電圧源をそれ
ぞれ示している。また、各トランジスタにはそのサイズ
（チャネル幅Ｗ／チャネル長Ｌ）を示してある。また、
図４において、横軸は時間を、縦軸は電圧をそれぞれ表
している。
【００３８】このシミュレーションでは、電源電圧ＶCC
を３Ｖとした。図４からわかるように、図３（図１）の
回路は低電圧下でもレベルシフト回路として良好に機能
している。
を３Ｖとした。図４からわかるように、図３（図１）の
回路は低電圧下でもレベルシフト回路として良好に機能
している。
【００３９】以上説明したように、本第１の実施形態に
よれば、正の高電圧ＰＶおよび電源電圧ＶCCの供給ライ
ン（図示しない高レベル用電源に接続）と接地ＧＮＤラ
インとの間にＰＭＯＳトランジスタＰＴ31およびＮＭＯ
ＳトランジスタＮＴ31を直列に接続し、電源電圧ＶCCと
負の高電圧ＭＶおよび接地ＧＮＤ電圧の供給ライン（図
示しない低レベル用電源に接続）との間にＰＭＯＳトラ
ンジスタＰＴ32およびＮＭＯＳトランジスタＮＴ32を直
列に接続し、出力バッファを構成するＰＭＯＳトランジ
スタＰＴ33およびＮＭＯＳトランジスタＮＴ33を正の高
電圧ＰＶおよび電源電圧ＶCCの供給ラインと負の高電圧
ＭＶおよび接地ＧＮＤ電圧の供給ラインとの間に直列に
接続し、ＮＭＯＳトランジスタＮＴ31およびＰＭＯＳト
ランジスタＰＴ32のゲートをインバータＩＮＶ31の出力
端子に接続し、ＰＭＯＳトランジスタＰＴ31およびＮＭ
ＯＳトランジスタＮＴ31のドレイン同士の接続点をＰＭ
ＯＳトランジスタＰＴ33のゲートに接続し、ＰＭＯＳト
ランジスタＰＴ32およびＮＭＯＳトランジスタＮＴ32の
ドレイン同士の接続点をＮＭＯＳトランジスタＮＴ33の
ゲートに接続し、ＰＭＯＳトランジスタＰＴ33およびＮ
ＭＯＳトランジスタＮＴ33のドレイン同士の接続点から
なる出力ノードＮＤOUT をＰＭＯＳトランジスタＰＴ31
のゲートおよびＮＭＯＳトランジスタＮＴ32のゲートに
接続（帰還）させ、また、ＮＭＯＳトランジスタＮＴ31
のトランジスタサイズをＰＭＯＳトランジスタＰＴ31よ
り大きく設定し、ＰＭＯＳトランジスタＰＴ32のトラン
ジスタサイズをＮＭＯＳトランジスタＮＴ32により大き
く設定したので、レイアウト面積の低減でき、また低電
源電圧下における安定な動作を実現でき、製造時のマス
ク数を削減できる利点がある。
よれば、正の高電圧ＰＶおよび電源電圧ＶCCの供給ライ
ン（図示しない高レベル用電源に接続）と接地ＧＮＤラ
インとの間にＰＭＯＳトランジスタＰＴ31およびＮＭＯ
ＳトランジスタＮＴ31を直列に接続し、電源電圧ＶCCと
負の高電圧ＭＶおよび接地ＧＮＤ電圧の供給ライン（図
示しない低レベル用電源に接続）との間にＰＭＯＳトラ
ンジスタＰＴ32およびＮＭＯＳトランジスタＮＴ32を直
列に接続し、出力バッファを構成するＰＭＯＳトランジ
スタＰＴ33およびＮＭＯＳトランジスタＮＴ33を正の高
電圧ＰＶおよび電源電圧ＶCCの供給ラインと負の高電圧
ＭＶおよび接地ＧＮＤ電圧の供給ラインとの間に直列に
接続し、ＮＭＯＳトランジスタＮＴ31およびＰＭＯＳト
ランジスタＰＴ32のゲートをインバータＩＮＶ31の出力
端子に接続し、ＰＭＯＳトランジスタＰＴ31およびＮＭ
ＯＳトランジスタＮＴ31のドレイン同士の接続点をＰＭ
ＯＳトランジスタＰＴ33のゲートに接続し、ＰＭＯＳト
ランジスタＰＴ32およびＮＭＯＳトランジスタＮＴ32の
ドレイン同士の接続点をＮＭＯＳトランジスタＮＴ33の
ゲートに接続し、ＰＭＯＳトランジスタＰＴ33およびＮ
ＭＯＳトランジスタＮＴ33のドレイン同士の接続点から
なる出力ノードＮＤOUT をＰＭＯＳトランジスタＰＴ31
のゲートおよびＮＭＯＳトランジスタＮＴ32のゲートに
接続（帰還）させ、また、ＮＭＯＳトランジスタＮＴ31
のトランジスタサイズをＰＭＯＳトランジスタＰＴ31よ
り大きく設定し、ＰＭＯＳトランジスタＰＴ32のトラン
ジスタサイズをＮＭＯＳトランジスタＮＴ32により大き
く設定したので、レイアウト面積の低減でき、また低電
源電圧下における安定な動作を実現でき、製造時のマス
ク数を削減できる利点がある。
【００４０】第２実施形態 図５は、本発明に係るレベルシフト回路の第２の実施形
態を示す回路図である。本第２の実施形態が、上述した
第１の実施形態と異なる点は、正の高電圧ＰＶおよび電
源電圧ＶCC（図示しない高レベル用電源に接続）の供給
ラインとＰＭＯＳトランジスタＰＴ３１のソースとの間
に、ゲートがノードＮＤINに接続された第７のトランジ
スタとしてのＰＭＯＳトランジスタＰＴ34を直列に接続
し、負の高電圧ＭＶおよび接地ＧＮＤ電圧（図示しない
低レベル用電源に接続）の供給ラインとＮＭＯＳトラン
ジスタＮＴ32のソースとの間に、ゲートがノードＮＤIN
に接続された第８のトランジスタとしてのＮＭＯＳトラ
ンジスタＮＴ34を直列に接続したことにある。
態を示す回路図である。本第２の実施形態が、上述した
第１の実施形態と異なる点は、正の高電圧ＰＶおよび電
源電圧ＶCC（図示しない高レベル用電源に接続）の供給
ラインとＰＭＯＳトランジスタＰＴ３１のソースとの間
に、ゲートがノードＮＤINに接続された第７のトランジ
スタとしてのＰＭＯＳトランジスタＰＴ34を直列に接続
し、負の高電圧ＭＶおよび接地ＧＮＤ電圧（図示しない
低レベル用電源に接続）の供給ラインとＮＭＯＳトラン
ジスタＮＴ32のソースとの間に、ゲートがノードＮＤIN
に接続された第８のトランジスタとしてのＮＭＯＳトラ
ンジスタＮＴ34を直列に接続したことにある。
【００４１】このレベルシフト回路３０ａでは、インバ
ータＩＮＶ31の出力レベルで導通制御されるＰＭＯＳト
ランジスタＰＴ34、ＮＭＯＳトランジスタＮＴ34によ
り、ＰＭＯＳトランジスタＰＴ31およびＮＭＯＳトラン
ジスタＮＴ31からなるインバータ、並びにＰＭＯＳトラ
ンジスタＰＴ32およびＮＭＯＳトランジスタＮＴ32から
なるインバータの両トランジスタが導通状態となること
が防止され、消費電流を削減できる。
ータＩＮＶ31の出力レベルで導通制御されるＰＭＯＳト
ランジスタＰＴ34、ＮＭＯＳトランジスタＮＴ34によ
り、ＰＭＯＳトランジスタＰＴ31およびＮＭＯＳトラン
ジスタＮＴ31からなるインバータ、並びにＰＭＯＳトラ
ンジスタＰＴ32およびＮＭＯＳトランジスタＮＴ32から
なるインバータの両トランジスタが導通状態となること
が防止され、消費電流を削減できる。
【００４２】たとえば、入力信号ＩＮのレベルが電源電
圧ＶCCレベルから接地ＧＮＤレベルへ切り換わったと
き、ＰＭＯＳトランジスタＰＴ34が非導通状態になるこ
とから、ノードＮＤ31のレベルは接地ＧＮＤレベルに速
やかに遷移する。その結果、出力段のＰＭＯＳトランジ
スタＰＴ33も導通状態に切り換わり、出力ノードＮＤOU
T の電位上昇も高速に行われる。
圧ＶCCレベルから接地ＧＮＤレベルへ切り換わったと
き、ＰＭＯＳトランジスタＰＴ34が非導通状態になるこ
とから、ノードＮＤ31のレベルは接地ＧＮＤレベルに速
やかに遷移する。その結果、出力段のＰＭＯＳトランジ
スタＰＴ33も導通状態に切り換わり、出力ノードＮＤOU
T の電位上昇も高速に行われる。
【００４３】また、図１の回路３０では、前段のＰＭＯ
ＳトランジスタＰＴ31およびＮＭＯＳトランジスタＮＴ
31からなるインバータ、並びにＰＭＯＳトランジスタＰ
Ｔ32およびＮＭＯＳトランジスタＮＴ32からなるインバ
ータの（ｐチャネル／ｎチャネル）の能力比を４倍程度
以上に設定する必要があるが、図５の回路３０ａでは前
段のインバータの能力比を同じにすることができる。し
たがって、図５の回路３０ａの方が図１の回路３０に比
べて高速動作に適している。
ＳトランジスタＰＴ31およびＮＭＯＳトランジスタＮＴ
31からなるインバータ、並びにＰＭＯＳトランジスタＰ
Ｔ32およびＮＭＯＳトランジスタＮＴ32からなるインバ
ータの（ｐチャネル／ｎチャネル）の能力比を４倍程度
以上に設定する必要があるが、図５の回路３０ａでは前
段のインバータの能力比を同じにすることができる。し
たがって、図５の回路３０ａの方が図１の回路３０に比
べて高速動作に適している。
【００４４】図６は図５の回路のシミュレーションを行
った際の回路構成を示す図であり、図７はそのシミュレ
ーション結果を示す図である。図６において、３１は信
号源、３２は正の高電圧源、３３は負の高電圧源をそれ
ぞれ示している。また、各トランジスタにはそのサイズ
（チャネル幅Ｗ／チャネル長Ｌ）を示してある。また、
図７において、横軸は時間を、縦軸は電圧をそれぞれ表
している。
った際の回路構成を示す図であり、図７はそのシミュレ
ーション結果を示す図である。図６において、３１は信
号源、３２は正の高電圧源、３３は負の高電圧源をそれ
ぞれ示している。また、各トランジスタにはそのサイズ
（チャネル幅Ｗ／チャネル長Ｌ）を示してある。また、
図７において、横軸は時間を、縦軸は電圧をそれぞれ表
している。
【００４５】このシミュレーションでは、電源電圧ＶCC
を３Ｖとした。図７からわかるように、図６（図５）の
回路は低電圧下でもレベルシフト回路として良好に機能
することはもとより、図３（図１）の特性を示す図４に
比べて高速に動作している。
を３Ｖとした。図７からわかるように、図６（図５）の
回路は低電圧下でもレベルシフト回路として良好に機能
することはもとより、図３（図１）の特性を示す図４に
比べて高速に動作している。
【００４６】このように、本第２の実施形態に係る図５
の回路３０ａは図１の回路３０に比べて高速に動作でき
る利点がある。
の回路３０ａは図１の回路３０に比べて高速に動作でき
る利点がある。
【００４７】なお、図５に回路では、トランジスタ数が
６個から８個に増加するが、増加するトランジスタＰＴ
34，ＮＴ34は、もとからあるトランジスタＰＴ31，ＮＴ
31、ＰＴ32，ＮＴ32に直列に接続されることから、レイ
アウト面積の増加はさほど大きくない。むしろ、同じ速
度ならばトランジスタサイズは小さくできるので、面積
は減少する可能性がある。
６個から８個に増加するが、増加するトランジスタＰＴ
34，ＮＴ34は、もとからあるトランジスタＰＴ31，ＮＴ
31、ＰＴ32，ＮＴ32に直列に接続されることから、レイ
アウト面積の増加はさほど大きくない。むしろ、同じ速
度ならばトランジスタサイズは小さくできるので、面積
は減少する可能性がある。
【００４８】第３実施形態 図８は、本発明に係るレベルシフト回路の第３の実施形
態を示す回路図である。本第３の実施形態が上述した第
２の実施形態と異なる点は、ノードＮＤ31とノードＮＤ
32との間に、ゲートが電源電圧ＶCCの供給ラインに接続
されたカットゲートとしてのＮＭＯＳトランジスタＮＴ
35（第９のトランジスタ）とゲートが接地されたカット
ゲートとしてのＰＭＯＳトランジスタＰＴ35（第１０の
トランジスタ）とが直列に接続されていることにある。
態を示す回路図である。本第３の実施形態が上述した第
２の実施形態と異なる点は、ノードＮＤ31とノードＮＤ
32との間に、ゲートが電源電圧ＶCCの供給ラインに接続
されたカットゲートとしてのＮＭＯＳトランジスタＮＴ
35（第９のトランジスタ）とゲートが接地されたカット
ゲートとしてのＰＭＯＳトランジスタＰＴ35（第１０の
トランジスタ）とが直列に接続されていることにある。
【００４９】このような構成にすることにより、ノード
ＮＤ31またはノードＮＤ32がフローティングになるタイ
ミングがなくなり、さらに高速化できる。
ＮＤ31またはノードＮＤ32がフローティングになるタイ
ミングがなくなり、さらに高速化できる。
【００５０】たとえば、図５の回路では、入力信号ＩＮ
のレベルが電源電圧ＶCCレベルのハイレベルから接地レ
ベルのローレベルに切り換わると、ノードＮＤINのレベ
ルが接地ＧＮＤレベルから電源電圧ＶCCレベルに切り換
わり、ＮＭＯＳトランジスタＮＴ31が導通状態に切り換
わり、ＰＭＯＳトランジスタＰＴ32が非導通状態に切り
換わることにより、ノードＮＤ32が過渡的にフローティ
ング状態となる。
のレベルが電源電圧ＶCCレベルのハイレベルから接地レ
ベルのローレベルに切り換わると、ノードＮＤINのレベ
ルが接地ＧＮＤレベルから電源電圧ＶCCレベルに切り換
わり、ＮＭＯＳトランジスタＮＴ31が導通状態に切り換
わり、ＰＭＯＳトランジスタＰＴ32が非導通状態に切り
換わることにより、ノードＮＤ32が過渡的にフローティ
ング状態となる。
【００５１】これに対して、図８に回路では、カットゲ
ートとしてのＮＭＯＳトランジスタＮＴ35，ＰＭＯＳト
ランジスタＰＴ35によりノードＮＤ31およびＮＤ32が導
通状態となり、フローティング状態となることが防止さ
れ、ノードＮＤ32の電位は略接地ＧＮＤレベルに遷移し
ていく。すなわち、出力ノードＮＤOUT の帰還がかかる
前にノードＮＤ31の電位は接地ＧＮＤレベルに遷移して
いく。そして、出力ノードＮＤ0UT の電位がＶCC／２程
度の上昇したことによりＮＭＯＳトランジスタＮＴ32が
導通状態になると、このときＮＭＯＳトランジスタＮＴ
34は導通状態にあることから、ノードＮＤ32が負の高電
圧ＭＶの供給ラインに接続され、ノードＮＤ32の電位が
接地ＧＮＤレベル以下になると、ＰＭＯＳトランジスタ
ＰＴ35がカットオフし、ノードＮＤ31とＮＤ32との導通
状態が解除される。
ートとしてのＮＭＯＳトランジスタＮＴ35，ＰＭＯＳト
ランジスタＰＴ35によりノードＮＤ31およびＮＤ32が導
通状態となり、フローティング状態となることが防止さ
れ、ノードＮＤ32の電位は略接地ＧＮＤレベルに遷移し
ていく。すなわち、出力ノードＮＤOUT の帰還がかかる
前にノードＮＤ31の電位は接地ＧＮＤレベルに遷移して
いく。そして、出力ノードＮＤ0UT の電位がＶCC／２程
度の上昇したことによりＮＭＯＳトランジスタＮＴ32が
導通状態になると、このときＮＭＯＳトランジスタＮＴ
34は導通状態にあることから、ノードＮＤ32が負の高電
圧ＭＶの供給ラインに接続され、ノードＮＤ32の電位が
接地ＧＮＤレベル以下になると、ＰＭＯＳトランジスタ
ＰＴ35がカットオフし、ノードＮＤ31とＮＤ32との導通
状態が解除される。
【００５２】同様に、図５の回路では、入力信号ＩＮの
レベルが接地ＧＮＤレベルのローレベルから電源電圧Ｖ
CCレベルのハイレベルに切り換わると、ノードＮＤINの
レベルが電源電圧ＶCCレベルから接地ＧＮＤレベルに切
り換わり、ＮＭＯＳトランジスタＮＴ31が非導通状態に
切り換わり、ＰＭＯＳトランジスタＰＴ31が導通状態に
切り換わることにより、ノードＮＤ31が過渡的にフロー
ティング状態となる。
レベルが接地ＧＮＤレベルのローレベルから電源電圧Ｖ
CCレベルのハイレベルに切り換わると、ノードＮＤINの
レベルが電源電圧ＶCCレベルから接地ＧＮＤレベルに切
り換わり、ＮＭＯＳトランジスタＮＴ31が非導通状態に
切り換わり、ＰＭＯＳトランジスタＰＴ31が導通状態に
切り換わることにより、ノードＮＤ31が過渡的にフロー
ティング状態となる。
【００５３】しかし、図８の回路では、カットゲートと
してのＮＭＯＳトランジスタＮＴ35，ＰＭＯＳトランジ
スタＰＴ35によりノードＮＤ31およびＮＤ32が導通状態
となり、フローティング状態となることが防止され、ノ
ードＮＤ31の電位は略電源電圧ＶCCレベルに遷移してい
く。すなわち、出力ノードＮＤOUT の帰還がかかる前に
ノードＮＤ31の電位は略電源電圧ＶCCレベルに遷移して
いく。そして、出力ノードＮＤ0UT の電位が略接地ＧＮ
Ｄレベルに降下したことによりＰＭＯＳトランジスタＰ
Ｔ31が導通状態になると、このときＰＭＯＳトランジス
タＰＴ34は導通状態にあることから、ノードＮＤ31が正
の高電圧ＰＶの供給ラインに接続され、ノードＮＤ31の
電位が電源電圧ＶCCレベル以上になると、ＮＭＯＳトラ
ンジスタＮＴ35がカットオフし、ノードＮＤ31とＮＤ32
との導通状態が解除される。
してのＮＭＯＳトランジスタＮＴ35，ＰＭＯＳトランジ
スタＰＴ35によりノードＮＤ31およびＮＤ32が導通状態
となり、フローティング状態となることが防止され、ノ
ードＮＤ31の電位は略電源電圧ＶCCレベルに遷移してい
く。すなわち、出力ノードＮＤOUT の帰還がかかる前に
ノードＮＤ31の電位は略電源電圧ＶCCレベルに遷移して
いく。そして、出力ノードＮＤ0UT の電位が略接地ＧＮ
Ｄレベルに降下したことによりＰＭＯＳトランジスタＰ
Ｔ31が導通状態になると、このときＰＭＯＳトランジス
タＰＴ34は導通状態にあることから、ノードＮＤ31が正
の高電圧ＰＶの供給ラインに接続され、ノードＮＤ31の
電位が電源電圧ＶCCレベル以上になると、ＮＭＯＳトラ
ンジスタＮＴ35がカットオフし、ノードＮＤ31とＮＤ32
との導通状態が解除される。
【００５４】図９は図８の回路のシミュレーションを行
った際の回路構成を示す図であり、図１０はそのシミュ
レーション結果を示す図である。図９において、３１は
信号源、３２は正の高電圧源、３３は負の高電圧源をそ
れぞれ示している。また、各トランジスタにはそのサイ
ズ（チャネル幅Ｗ／チャネル長Ｌ）を示してある。ま
た、図１０において、横軸は時間を、縦軸は電圧をそれ
ぞれ表している。
った際の回路構成を示す図であり、図１０はそのシミュ
レーション結果を示す図である。図９において、３１は
信号源、３２は正の高電圧源、３３は負の高電圧源をそ
れぞれ示している。また、各トランジスタにはそのサイ
ズ（チャネル幅Ｗ／チャネル長Ｌ）を示してある。ま
た、図１０において、横軸は時間を、縦軸は電圧をそれ
ぞれ表している。
【００５５】このシミュレーションでは、電源電圧ＶCC
を３Ｖとした。図１０からわかるように、図９（図８）
の回路は低電圧下でもレベルシフト回路として良好に機
能することはもとより、図６（図５）の特性を示す図７
に比べてさらに高速に動作している。
を３Ｖとした。図１０からわかるように、図９（図８）
の回路は低電圧下でもレベルシフト回路として良好に機
能することはもとより、図６（図５）の特性を示す図７
に比べてさらに高速に動作している。
【００５６】以上説明したように、本第３の実施形態に
よれば、第２の実施形態の場合に比べてさらなる高速動
作を実現できる。
よれば、第２の実施形態の場合に比べてさらなる高速動
作を実現できる。
【００５７】
【発明の効果】以上説明したように、本発明のレベルシ
フト回路によれば、レイアウト面積を低減、また低電源
電圧下における安定な動作を実現でき、製造時のマスク
数を削減できる。また、高速動作を実現できる利点があ
る。
フト回路によれば、レイアウト面積を低減、また低電源
電圧下における安定な動作を実現でき、製造時のマスク
数を削減できる。また、高速動作を実現できる利点があ
る。
【図１】本発明に係るレベルシフト回路の第１の実施形
態を示す回路図である。
態を示す回路図である。
【図２】図１の回路の動作を説明するためのタイミング
チャートである。
チャートである。
【図３】図１の回路のシミュレーションを行った際の回
路構成を示す図である。
路構成を示す図である。
【図４】図３の回路のシミュレーション結果を示す図で
ある。
ある。
【図５】本発明に係るレベルシフト回路の第２の実施形
態を示す回路図である。
態を示す回路図である。
【図６】図５の回路のシミュレーションを行った際の回
路構成を示す図である。
路構成を示す図である。
【図７】図６の回路のシミュレーション結果を示す図で
ある。
ある。
【図８】本発明に係るレベルシフト回路の第３の実施形
態を示す回路図である。
態を示す回路図である。
【図９】図８の回路のシミュレーションを行った際の回
路構成を示す図である。
路構成を示す図である。
【図１０】図９の回路のシミュレーション結果を示す図
である。
である。
【図１１】従来のレベルシフト回路の第１の構成例を示
す回路図である。
す回路図である。
【図１２】従来のレベルシフト回路の第２の構成例を示
す回路図である。
す回路図である。
３０，３０ａ，３０ｂ…レベルシフト回路 ＩＮＶ31…インバータ ＰＴ31…ＰＭＯＳトランジスタ（第３のトランジスタ） ＰＴ32…ＰＭＯＳトランジスタ（第６のトランジスタ） ＰＴ33…ＰＭＯＳトランジスタ（第１のトランジスタ） ＰＴ34…ＰＭＯＳトランジスタ（第７のトランジスタ） ＰＴ35…ＰＭＯＳトランジスタ（第１０のトランジス
タ） ＮＴ31…ＮＭＯＳトランジスタ（第５のトランジスタ） ＮＴ32…ＮＭＯＳトランジスタ（第４のトランジスタ） ＮＴ33…ＮＭＯＳトランジスタ（第２のトランジスタ） ＮＴ34…ＮＭＯＳトランジスタ（第８のトランジスタ） ＮＴ35…ＮＭＯＳトランジスタ（第９のトランジスタ） ＮＤOUT …出力ノード ＮＤ31…ノード（第１のインバータの出力端子） ＮＤ32…ノード（第２のインバータの出力端子） ３１…信号源 ３２…正の高電圧源 ３３…負の高電圧源
タ） ＮＴ31…ＮＭＯＳトランジスタ（第５のトランジスタ） ＮＴ32…ＮＭＯＳトランジスタ（第４のトランジスタ） ＮＴ33…ＮＭＯＳトランジスタ（第２のトランジスタ） ＮＴ34…ＮＭＯＳトランジスタ（第８のトランジスタ） ＮＴ35…ＮＭＯＳトランジスタ（第９のトランジスタ） ＮＤOUT …出力ノード ＮＤ31…ノード（第１のインバータの出力端子） ＮＤ32…ノード（第２のインバータの出力端子） ３１…信号源 ３２…正の高電圧源 ３３…負の高電圧源
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年５月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】また、第７のトランジスタおよび第８のト
ランジスタは、入力信号レベルで導通状態が制御され、
第３のトランジスタと高レベル用電源、第４のトランジ
スタと低レベル用電源の接続状態が制御される。すなわ
ち、入力信号レベルが第１のレベルのときは第３のトラ
ンジスタは高レベル用電源に接続されない。その結果、
第１のインバータの出力端子の第２のレベルへの遷移が
高速に行われる。同様に、入力信号レベルが第２のレベ
ルのときは第４のトランジスタは低レベル用電源に接続
されない。その結果、第２のインバータの出力端子の第
１のレベルへの遷移が高速に行われる。
ランジスタは、入力信号レベルで導通状態が制御され、
第３のトランジスタと高レベル用電源、第４のトランジ
スタと低レベル用電源の接続状態が制御される。すなわ
ち、入力信号レベルが第１のレベルのときは第３のトラ
ンジスタは高レベル用電源に接続されない。その結果、
第１のインバータの出力端子の第２のレベルへの遷移が
高速に行われる。同様に、入力信号レベルが第２のレベ
ルのときは第４のトランジスタは低レベル用電源に接続
されない。その結果、第２のインバータの出力端子の第
１のレベルへの遷移が高速に行われる。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
Claims (5)
- 【請求項１】 第１のレベルおよび当該第１レベルより
低い第２のレベルをとる入力信号のレベルを、上記第１
のレベルより高い第３のレベルまたは第２のレベルより
低い第４のレベルに変換して出力するレベルシフト回路
であって、 上記第１のレベル以上の電圧を供給可能な高レベル用電
源と、 上記第２のレベル以下の電圧を供給可能な低レベル用電
源と、 入力端子が上記信号の入力ラインに対して並列に接続さ
れた第１および第２のインバータと、 上記第１のインバータの出力レベルが実質的に上記第２
のレベル以下になると出力ノードを上記高レベル用電源
に接続する第１のトランジスタと、 上記第２のインバータの出力レベルが実質的に上記第１
のレベル以上になると出力ノードを上記低レベル用電源
に接続する第２のトランジスタと、 上記出力ノードのレベルが実質的に第２のレベル以下で
ある場合にのみ上記第１のインバータの出力端子を上記
高レベル用電源に接続する第３のトランジスタと、 上記出力ノードのレベルが実質的に第１のレベル以上で
ある場合にのみ上記第２のインバータの出力端子を上記
低レベル用電源に接続する第４のトランジスタとを有す
るレベルシフト回路。 - 【請求項２】 上記第１のインバータは、入力信号レベ
ルが第１のレベルのときに出力端子を第２のレベル用電
源に接続する第５のトランジスタにより構成され、 上記第２のインバータは、入力信号レベルが第２のレベ
ルのときに出力端子を第１のレベル用電源に接続する第
６のトランジスタにより構成されている請求項１記載の
レベルシフト回路。 - 【請求項３】 上記第５のトランジスタのサイズが上記
第３のトランジスタのサイズより大きく設定され、 上記第６のトランジスタのサイズが上記第４のトランジ
スタのサイズより大きく設定されている請求項２記載の
レベルシフト回路。 - 【請求項４】 入力信号レベルが第２のレベルのときの
み上記第３のトランジスタに上記高レベル用電源を接続
させる第７のトランジスタと、 入力信号レベルが第１のレベルのときのみ上記第４のト
ランジスタに上記低レベル用電源を接続させる第８のト
ランジスタとを有する請求項２記載のレベルシフト回
路。 - 【請求項５】 上記第１のインバータの出力端子と上記
第２のインバータの出力端子との間に、ゲートが第１の
レベル用電源に接続され入力レベルが第１のレベルより
高くなるとカットオフする第９のトランジスタと、ゲー
トが第２のレベル用電源に接続され入力レベルが第２の
レベルより低くなるとカットオフする第１０のトランジ
スタとが直列に接続されている請求項２記載のレベルシ
フト回路。
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|---|---|---|---|
| JP8010834A JPH09205351A (ja) | 1996-01-25 | 1996-01-25 | レベルシフト回路 |
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| JP8010834A JPH09205351A (ja) | 1996-01-25 | 1996-01-25 | レベルシフト回路 |
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