JPH09212201A - Control circuit for production equipment - Google Patents
Control circuit for production equipmentInfo
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- JPH09212201A JPH09212201A JP8014944A JP1494496A JPH09212201A JP H09212201 A JPH09212201 A JP H09212201A JP 8014944 A JP8014944 A JP 8014944A JP 1494496 A JP1494496 A JP 1494496A JP H09212201 A JPH09212201 A JP H09212201A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は射出成形機等の生産
設備機器に使用する制御装置において、安全機能を付加
した生産設備用制御回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control system for production equipment, such as an injection molding machine, which is provided with a safety function in a control equipment used for production equipment.
【0002】[0002]
【従来の技術】従来、例えば射出成形機の動作中にシス
テム異常が発生した場合に対しては、ウォッチドックタ
イマー等の検出回路により暴走を検出し、プロセッサを
リセットすることによりシステムの再起動を行ってい
た。2. Description of the Related Art Conventionally, for example, when a system abnormality occurs during the operation of an injection molding machine, a detection circuit such as a watchdog timer detects a runaway and resets the processor to restart the system. I was going.
【0003】図6にこのような従来の一般的な安全機能
を備えた生産設備用制御回路のブロック図と、図7にシ
ステム異常時のタイミングチャートを示す。FIG. 6 is a block diagram of a production equipment control circuit having such a conventional general safety function, and FIG. 7 is a timing chart when the system is abnormal.
【0004】図6において1はプロセッサ、2はウォッ
チドックタイマー、3はインターフェイス回路、また図
7(a)、(b)は各部の波形を示す。In FIG. 6, 1 is a processor, 2 is a watchdog timer, 3 is an interface circuit, and FIGS. 7A and 7B show waveforms of respective parts.
【0005】以上のように構成された従来の安全機能を
備えた生産設備用制御回路について、以下その動作につ
いて説明する。The operation of the conventional production equipment control circuit having the above-mentioned safety function will be described below.
【0006】プロセッサ1は図7(a)に示すように一
定期間Taごとにウォッチドックタイマー2に対しクリ
アパルス(a)を出し続ける。また、プロセッサ1はイ
ンターフェイス回路3のデータラッチ回路11にデータ
を書き込み、射出成形機に組み込まれる油圧モータ等の
負荷の動作、停止の設定を行う。プログラムの暴走等に
より一定期間Taをすぎてもウォッチドックタイマー2
に対しクリアパルス(a)が入力されず、また図7
(b)に示すようにウォッチドックタイマー2にて予め
設定された暴走検出時間Tbを越えた場合は、ウォッチ
ドックタイマー2はリセット信号(b)を出力し、OR
回路4Aを通じてプロセッサ1をリセットする。リセッ
ト解除後再びプロセッサ1は初期状態より動作開始し、
システムを再起動するよう構成されている。As shown in FIG. 7A, the processor 1 keeps issuing the clear pulse (a) to the watchdog timer 2 at regular intervals Ta. The processor 1 also writes data in the data latch circuit 11 of the interface circuit 3 to set the operation and stop of a load such as a hydraulic motor incorporated in the injection molding machine. Watchdog timer 2 even if Ta has passed for a certain period due to program runaway, etc.
Clear pulse (a) is not input to the
As shown in (b), when the runaway detection time Tb preset by the watchdog timer 2 is exceeded, the watchdog timer 2 outputs a reset signal (b) and OR
Reset the processor 1 through the circuit 4A. After releasing the reset, the processor 1 starts to operate again from the initial state,
It is configured to reboot the system.
【0007】[0007]
【発明が解決しようとする課題】しかしながら従来の安
全機能を備えた生産設備用制御回路の構成では、プログ
ラムの暴走のみではウォッチドックタイマーでリセット
後システムは再起動され正常復帰するが、プロセッサ等
のハードウェアの故障等の異常がある場合は、プログラ
ムは正常に動作していてもハードウェアの状況によって
はシステム再起動後に想定できないモードになり、例え
ば射出成形機においては型閉動作が異常となり、最悪の
場合金型の破損を招く可能性があった。このため、シス
テム異常が発生した際の機器における安全性が要求され
ていた。However, in the conventional configuration of the control circuit for the production equipment having the safety function, the system is restarted and resets normally after the reset by the watchdog timer only by the program runaway, but the processor etc. If there is an abnormality such as a hardware failure, the program may be operating normally, but depending on the hardware situation, it may be in an unpredictable mode after the system restarts. In the worst case, the mold could be damaged. Therefore, the safety of the device when a system abnormality occurs is required.
【0008】本発明は従来のこのような課題を解決し、
射出成形機においてシステム異常時に金型などを破損さ
せることのない、安全機能を備えた生産設備用制御回路
を提供することを目的とするものである。The present invention solves the above-mentioned conventional problems,
An object of the present invention is to provide a control circuit for a production facility having a safety function, which does not damage a mold or the like in an injection molding machine when the system is abnormal.
【0009】[0009]
【課題を解決するための手段】この課題を解決するため
に本発明による生産設備用制御回路は、プロセッサから
の制御信号とは無関係に強制的に設備の動作を停止さ
せ、その状態を持続させるような構成としたものであ
る。In order to solve this problem, the production equipment control circuit according to the present invention forcibly stops the operation of the equipment regardless of the control signal from the processor and maintains the state. It has such a structure.
【0010】この本発明によれば、射出成形機において
システム異常時に金型などを破損させることのない安全
機能を備えた生産設備用制御回路が得られる。According to the present invention, it is possible to obtain a control circuit for a production facility having a safety function which does not damage a mold or the like in an injection molding machine when a system malfunction occurs.
【0011】[0011]
【発明の実施の形態】本発明の請求項1に記載の発明
は、予め設定されたプログラムに基づき設備の動作状態
を検知して得られたデータにより上記設備を制御するた
めの信号を出力するプロセッサと、このプロセッサのプ
ログラム暴走やプロセッサのハードウェア故障等のシス
テム異常発生時にプロセッサをリセットする信号を出力
するウォッチドックタイマーと、このウォッチドックタ
イマーから出力される第一のリセット信号を検出して検
出された信号により上記プロセッサをリセット状態に保
持させる保持回路と、上記プロセッサからの制御信号に
基づいて設備を動作させる制御信号を出力するインター
フェイス回路と、上記保持回路によって保持された第一
のリセット信号とプロセッサのリセット端子に入力され
る第二のリセット信号の状態により上記インターフェイ
ス回路に対しプロセッサからの制御信号とは無関係に設
備を強制的に停止させる信号を出力する強制停止回路か
らなり、システム異常時にプロセッサをリセット状態に
保持するとともに設備を停止させ、その状態を持続させ
るよう構成したものであり、射出成形機においてはプロ
セッサをリセット状態に保持するとともに油圧モータ等
の負荷の動作を強制的に停止し、その状態を保持するこ
とによりシステムの再起動を防止し、金型などの破損を
防止することができるという作用を有する。BEST MODE FOR CARRYING OUT THE INVENTION The invention according to claim 1 of the present invention outputs a signal for controlling the above equipment based on data obtained by detecting the operating state of the equipment based on a preset program. Detects the processor, the watchdog timer that outputs a signal that resets the processor when a system error occurs, such as program runaway of this processor or hardware failure of the processor, and the first reset signal that is output from this watchdog timer. A holding circuit that holds the processor in a reset state by a detected signal, an interface circuit that outputs a control signal that operates equipment based on a control signal from the processor, and a first reset held by the holding circuit. Signal and a second reset signal input to the reset terminal of the processor Depending on the state of the above, it consists of a forced stop circuit that outputs a signal for forcibly stopping the equipment to the interface circuit regardless of the control signal from the processor, holds the processor in the reset state when the system is abnormal, and stops the equipment, It is configured to maintain that state.In the injection molding machine, the processor is held in the reset state, the operation of the load such as the hydraulic motor is forcibly stopped, and the system is restarted by holding the state. And has the effect of preventing damage to the mold and the like.
【0012】請求項2に記載の発明は、請求項1記載の
発明において、プロセッサが内部にウォッチドックタイ
マーを有し、システム異常時にウォッチドックタイマー
から出力される第一のリセット信号と電源投入時の第三
のリセット信号によりシステムの状態を判別する判別回
路と、電源投入時のリセット信号を遅延して判別回路に
伝える遅延回路を設けた構成としたものであり、上記請
求項1による作用と同じ作用を有する。According to a second aspect of the present invention, in the first aspect of the present invention, the processor has a watchdog timer inside, and when the system is abnormal, a first reset signal output from the watchdog timer and at the time of power-on. And a delay circuit for delaying the reset signal when the power is turned on and transmitting it to the determination circuit. Has the same effect.
【0013】以下、本発明の実施の形態について、図1
から図5を用いて説明する。 (実施の形態1)図1は本発明の実施の形態1における
生産設備用制御回路の構成を示したブロック図である。Hereinafter, an embodiment of the present invention will be described with reference to FIG.
This will be described with reference to FIG. (Embodiment 1) FIG. 1 is a block diagram showing a configuration of a production equipment control circuit according to Embodiment 1 of the present invention.
【0014】なお、図1に示す同実施の形態は、基本的
には図6に示した従来の技術と同じ構成であるので、同
一構成部分には同一番号を付して詳細な説明を省略す
る。Since the embodiment shown in FIG. 1 has basically the same configuration as the conventional technique shown in FIG. 6, the same components are designated by the same reference numerals and detailed description thereof will be omitted. To do.
【0015】保持回路5はウォッチドックタイマー2よ
り出力される第一のリセット信号を保持するもので、イ
ンバータ13、Dフリップフロップ14から構成されて
いる。強制停止回路6は保持された第一のリセット信号
により負荷を強制的に停止状態に保つもので、AND回
路15,16から構成されている。The holding circuit 5 holds the first reset signal output from the watchdog timer 2 and comprises an inverter 13 and a D flip-flop 14. The forced stop circuit 6 forcibly keeps the load in a stopped state by the held first reset signal, and is composed of AND circuits 15 and 16.
【0016】図2は本実施の形態1におけるシステム異
常発生時のタイミングチャートを示し、図1の(a)か
ら(e)の各部の波形に相当する。図2において、
(a)はウォッチドックタイマー2から出力される第一
のリセット信号(以下、リセット信号という)、(b)
はリセット信号(a)を検出する信号(以下、リセット
検出信号という)、(c)は保持回路5から出力される
信号(以下、リセット保持信号という)、(d)はプロ
セッサ1のリセット端子に入力される第二のリセット信
号(以下、システムリセット信号という)、(e)は強
制停止回路6から出力される信号(以下、強制停止信号
という)である。FIG. 2 shows a timing chart when a system abnormality occurs in the first embodiment, which corresponds to the waveforms of the respective parts (a) to (e) of FIG. In FIG.
(A) is a first reset signal (hereinafter referred to as a reset signal) output from the watchdog timer 2, (b)
Is a signal for detecting the reset signal (a) (hereinafter referred to as a reset detection signal), (c) is a signal output from the holding circuit 5 (hereinafter referred to as a reset holding signal), and (d) is a reset terminal of the processor 1. A second reset signal (hereinafter referred to as a system reset signal) input (e) is a signal output from the forced stop circuit 6 (hereinafter referred to as a forced stop signal).
【0017】以上のように構成された本実施の形態の生
産設備用制御回路について、以下にその動作を説明す
る。The operation of the production equipment control circuit of the present embodiment configured as described above will be described below.
【0018】システム異常時、ウォッチドックタイマー
2はリセット信号(a)を「Lo」で出力し、OR回路
4を通じてプロセッサ1のリセット端子を「Lo」にす
ることでプロセッサ1をリセットする。同時にリセット
信号(a)をインバータ13にて反転させたリセット検
出信号(b)の「Lo」から「Hi」への立ち上がりタ
イミングにて、Dフリップフロップ14はリセット保持
信号(c)をそれ以降「Lo」に保持する。その保持さ
れたリセット保持信号(c)を、OR回路4を経由して
システムリセット信号(d)を「Lo」にしてプロセッ
サ1に対し入力することで、先のリセット信号(a)の
リセット解除後もプロセッサ1のリセット状態を保つこ
とができる。When the system is abnormal, the watchdog timer 2 outputs the reset signal (a) at "Lo" and resets the processor 1 by setting the reset terminal of the processor 1 to "Lo" through the OR circuit 4. At the same time, when the reset detection signal (b) obtained by inverting the reset signal (a) by the inverter 13 rises from “Lo” to “Hi”, the D flip-flop 14 outputs the reset hold signal (c) thereafter. "Lo". The reset hold signal (c) thus held is input to the processor 1 via the OR circuit 4 with the system reset signal (d) set to "Lo" to release the reset signal (a). After that, the reset state of the processor 1 can be maintained.
【0019】強制停止回路6はインターフェイス回路3
に対し、AND回路15の出力を「Hi」にすることで
設備を動作可能な状態にし、「Lo」にすることで設備
を停止状態にするとした場合、システム異常時は、先に
説明したようにDフリップフロップ14の出力のリセッ
ト保持信号(c)は「Lo」に保持された状態のためA
ND回路16の出力は「Lo」となり、従ってAND回
路15の出力も「Lo」になるのでデータラッチ回路1
1のデータ設定に関係なくなり設備は強制停止されるこ
とになる。電源投入時、システムリセット信号(d)は
「Lo」でAND回路16の出力は「Lo」となるた
め、システム異常時と同様に設備を停止状態にしておく
ことができる。The forced stop circuit 6 is the interface circuit 3
In contrast, when the output of the AND circuit 15 is set to "Hi" to make the equipment operable, and when the output is set to "Lo" to make the equipment stop, when the system is abnormal, as described above. Since the reset hold signal (c) output from the D flip-flop 14 is held at "Lo",
The output of the ND circuit 16 becomes "Lo", and therefore the output of the AND circuit 15 also becomes "Lo".
The equipment will be forcibly stopped regardless of the data setting of 1. When the power is turned on, the system reset signal (d) is "Lo" and the output of the AND circuit 16 is "Lo". Therefore, the equipment can be stopped as in the case of the system abnormality.
【0020】逆にシステム正常時、システムリセット信
号(d)は「Hi」でDフリップフロップ14の出力も
「Hi」だからAND回路16の出力は「Hi」となる
ので、プロセッサ1よりデータラッチ回路11のデータ
を「Hi」に設定することでAND回路15の入力は共
に「Hi」となるため、AND回路15の出力は「H
i」になり設備は動作可能な状態になる。Conversely, when the system is normal, the system reset signal (d) is "Hi" and the output of the D flip-flop 14 is also "Hi", so the output of the AND circuit 16 is "Hi". By setting the data of 11 to "Hi", both inputs of the AND circuit 15 become "Hi", so the output of the AND circuit 15 becomes "H".
i ”and the equipment is ready for operation.
【0021】以上のように本実施の形態によれば、射出
成形機においてシステム異常発生時にプロセッサをリセ
ット状態に保持するとともに油圧モータ等の負荷を強制
的に停止し、その状態を保持することによりシステムの
再起動を防止し金型などを破損させることのない安全機
能付き制御回路を実現できるものである。As described above, according to the present embodiment, when the system abnormality occurs in the injection molding machine, the processor is held in the reset state, and the load such as the hydraulic motor is forcibly stopped, and the state is held. It is possible to realize a control circuit with a safety function that prevents the system from restarting and does not damage the mold or the like.
【0022】(実施の形態2)図3は本発明の実施の形
態2における生産設備用制御回路の構成を示したブロッ
ク図である。(Embodiment 2) FIG. 3 is a block diagram showing a configuration of a production equipment control circuit according to Embodiment 2 of the present invention.
【0023】なお、図3に示す本実施の形態は、基本的
には図1に示した実施の形態1と同じ構成であるので、
同一構成部分には同一番号を付して詳細な説明を省略す
る。Since the present embodiment shown in FIG. 3 has basically the same configuration as that of the first embodiment shown in FIG. 1,
The same components are assigned the same reference numerals and detailed description thereof will be omitted.
【0024】図3においてプロセッサ1は内部にウォッ
チドックタイマー2を有し、システム異常時はプロセッ
サ1の内部及び外部に対して第一のリセット信号を出力
する。遅延回路7は電源投入時の第三のリセット信号を
一定時間遅延させるもので抵抗21a,21b、コンデ
ンサ22からなる積分回路と、インバータ23a,23
bから構成されている。判別回路8はシステム異常時か
ら電源投入時かを判別するもので、AND回路24から
構成されている。In FIG. 3, the processor 1 has a watchdog timer 2 inside and outputs a first reset signal to the inside and outside of the processor 1 when the system is abnormal. The delay circuit 7 delays the third reset signal when the power is turned on for a certain period of time, and an integrator circuit including resistors 21a and 21b and a capacitor 22 and inverters 23a and 23a.
b. The discriminating circuit 8 discriminates whether the power is turned on or not when the system is abnormal, and includes an AND circuit 24.
【0025】図4は本実施の形態における異常発生時の
タイミングチャートを示し、図3の(a)から(f)の
各部の波形に相当する。図4において、(a)はシステ
ムクロック、(b)は電源投入時の第三のリセット信号
(以下、電源ONリセット信号という)、(c)はプロ
セッサ1のリセット端子に入力またはリセット端子より
出力される第一のリセット信号(以下、システムリセッ
ト信号という)、(d)は電源ONリセット遅延信号、
(e)は判別回路出力信号、(f)はリセット保持信号
である。また、図5は本実施の形態における電源ON時
のタイミングチャートを示す。FIG. 4 shows a timing chart when an abnormality occurs in the present embodiment, which corresponds to the waveforms of the respective parts (a) to (f) of FIG. In FIG. 4, (a) is a system clock, (b) is a third reset signal when the power is turned on (hereinafter referred to as a power-on reset signal), and (c) is input to or output from the reset terminal of the processor 1. First reset signal (hereinafter referred to as system reset signal), (d) is a power-on reset delay signal,
(E) is a discrimination circuit output signal, and (f) is a reset hold signal. Further, FIG. 5 shows a timing chart when the power is turned on in the present embodiment.
【0026】以上のように構成された本実施の形態の生
産設備用制御回路について、以下にその動作を説明す
る。The operation of the control circuit for production equipment of the present embodiment configured as described above will be described below.
【0027】プロセッサ1のリセット端子は入出力兼用
のため、電源投入時の電源ONリセット信号(b)はオ
ープンコレクタ形式の素子を用いてプロセッサ1に入力
する必要がある。Since the reset terminal of the processor 1 also serves as an input / output, it is necessary to input the power-on reset signal (b) when the power is turned on to the processor 1 by using an element of the open collector type.
【0028】図3において電源ONリセット信号(b)
が「Lo」のときにシステムリセット信号(c)も「L
o」になるようにするため、オープンコレクタ形式のイ
ンバータ4aとインバータ4bを用いる。またシステム
異常時、プロセッサ1内部のウォッチドックタイマー2
より出力されるリセット信号はプロセッサ1の内部をリ
セットすると同時に外部の周辺システムについてもシス
テムリセット信号(c)を「Lo」にすることでリセッ
トする。このとき、プロセッサ1の外部でシステムリセ
ット信号(c)を保持し再びプロセッサ1に入力するこ
とになるが、システムリセット信号(c)の保持にあた
っては、システム異常時、電源投入時共に「Lo」にな
るため電源投入時に保持することのないようそれらを判
別する必要がある。このため判別回路8を設け、システ
ム異常時のみ保持回路5が働くようにする。In FIG. 3, power ON reset signal (b)
Is "Lo", the system reset signal (c) is also "L".
In order to achieve "o", the open collector type inverters 4a and 4b are used. Also, when the system is abnormal, the watchdog timer 2 inside the processor 1
The reset signal outputted from the processor 1 resets the inside of the processor 1 and also resets the external peripheral system by setting the system reset signal (c) to "Lo". At this time, the system reset signal (c) is held outside the processor 1 and is input to the processor 1 again. When holding the system reset signal (c), "Lo" is held both when the system is abnormal and when the power is turned on. Therefore, it is necessary to discriminate them so that they are not held when the power is turned on. Therefore, the discrimination circuit 8 is provided so that the holding circuit 5 operates only when the system is abnormal.
【0029】システム異常時の動作について説明する
と、システム異常時の判別方法としては、システムリセ
ット信号(c)は先に説明したように「Lo」になる
が、このとき電源ONリセット信号(b)は既に電源投
入された後なので「Hi」になっており、これらの条件
のときシステム異常と判断する。電源ONリセット信号
(b)はインバータ4bと遅延回路7を通じてAND回
路24に入力され、AND回路24のもう一方の入力を
システムリセット信号(c)とすると、共に「Lo」な
ので判別回路出力信号(e)は「Hi」になり、それが
保持回路5のDフリップフロップ25においてシステム
クロック(a)の立ち上がりタイミングで「Hi」に保
持された結果、オープンコレクタ形式のインバータ4c
を通じて再びプロセッサ1に対してリセット信号「L
o」を出力し続ける。Explaining the operation at the time of system abnormality, the system reset signal (c) becomes "Lo" as described above as a method of discriminating at the time of system abnormality, but at this time, the power ON reset signal (b). Is "Hi" since the power has already been turned on, and it is determined that the system is abnormal under these conditions. The power-on reset signal (b) is input to the AND circuit 24 through the inverter 4b and the delay circuit 7, and when the other input of the AND circuit 24 is the system reset signal (c), both are "Lo", so the discrimination circuit output signal ( e) becomes "Hi", which is held at "Hi" in the D flip-flop 25 of the holding circuit 5 at the rising timing of the system clock (a). As a result, the open collector type inverter 4c
Through the reset signal "L" to the processor 1 again.
continue to output "o".
【0030】また、ウォッチドックタイマー2から出力
されるリセット解除後もリセット状態を持続する。強制
停止回路6の動作は上記実施の形態1と同様である。Further, the reset state is maintained even after the release of the reset output from the watchdog timer 2. The operation of the forced stop circuit 6 is similar to that of the first embodiment.
【0031】次に、電源投入時の動作について説明する
と、電源投入時の判別方法としては先に説明したように
システムリセット信号(c)、電源ONリセット信号
(b)は共に「Lo」であり、これらの条件のとき電源
投入時であると判断する。電源投入時、電源ONリセッ
ト信号(b)はリセット期間中「Lo」の後「Hi」に
なるのでインバータ4bの出力は「Hi」の後「Lo」
になる。一方、システムリセット信号(c)もリセット
期間中「Lo」の後「Hi」になるが、本実施の形態に
よればインバータ4aの遅延により共に「Lo」でAN
D回路24に入力され、その場合先に説明したようにリ
セット状態を保持してしまうこともある。このためシス
テムリセット信号(c)が「Hi」になった後、電源O
Nリセット遅延信号(d)が「Hi」から「Lo」にな
るようにインバータ4bの信号を遅延回路7で充分遅ら
せることで電源投入時にリセット保持状態になることを
防ぐことができる。Next, the operation when the power is turned on will be described. As a method for discriminating when the power is turned on, both the system reset signal (c) and the power ON reset signal (b) are "Lo" as described above. Under these conditions, it is determined that the power is turned on. When the power is turned on, the power-on reset signal (b) becomes “Hi” after “Lo” during the reset period, so that the output of the inverter 4b becomes “Lo” after “Hi”.
become. On the other hand, the system reset signal (c) also becomes "Hi" after "Lo" during the reset period, but according to the present embodiment, both are "Lo" due to the delay of the inverter 4a.
It may be input to the D circuit 24, and in that case, the reset state may be retained as described above. Therefore, after the system reset signal (c) becomes "Hi", the power is turned on.
By delaying the signal of the inverter 4b sufficiently by the delay circuit 7 so that the N reset delay signal (d) changes from “Hi” to “Lo”, it is possible to prevent the reset holding state at power-on.
【0032】以上のように本実施の形態によれば、プロ
セッサにウォッチドックタイマーが内蔵されている場合
でも上記実施の形態1と同様の生産設備用制御回路を実
現できる。As described above, according to the present embodiment, even if the processor has a built-in watchdog timer, it is possible to realize the same control system for production equipment as in the first embodiment.
【0033】[0033]
【発明の効果】以上のように本発明による生産設備用制
御回路は、予め設定されたプログラムに基づき設備の動
作状態を検知し、得られたデータにより設備を制御する
ための信号を出力するプロセッサと、システム異常発生
時にプロセッサをリセットする信号を出力するウォッチ
ドックタイマーと、ウォッチドックタイマーから出力さ
れる第一のリセット信号を検出し、検出された信号によ
りプロセッサをリセット状態に保持させる保持回路と、
上記プロセッサからの制御信号に基づき、設備を動作さ
せる制御信号を出力するインターフェイス回路と、前記
保持回路によって保持された第一のリセット信号とプロ
セッサのリセット端子に入力される第二のリセット信号
の状態により上記インターフェイス回路に対しプロセッ
サからの制御信号とは無関係に設備を強制的に停止させ
る信号を出力する強制停止回路からなり、またプロセッ
サが内部にウォッチドックタイマーを有す場合には、シ
ステム異常時にウォッチドックタイマーから出力される
第一のリセット信号と電源投入時の第三のリセット信号
によりシステムの状態を判別する判別回路と、電源投入
時の第三のリセット信号を遅延して判別回路に伝える遅
延回路を設けることにより、システム異常発生時にシス
テムの再起動を防止することができ、例えば射出成形機
などに用いれば金型などの破損を避けることができると
いう大きな効果が得られる。As described above, the production equipment control circuit according to the present invention detects the operating state of the equipment based on a preset program, and outputs a signal for controlling the equipment based on the obtained data. And a watchdog timer that outputs a signal that resets the processor when a system abnormality occurs, and a holding circuit that detects the first reset signal output from the watchdog timer and that holds the processor in the reset state by the detected signal. ,
An interface circuit that outputs a control signal for operating the equipment based on a control signal from the processor, a state of the first reset signal held by the holding circuit and the second reset signal input to the reset terminal of the processor The interface circuit consists of a forced stop circuit that outputs a signal to forcibly stop the equipment regardless of the control signal from the processor, and if the processor has a watchdog timer inside, it will Discrimination circuit that discriminates the system state from the first reset signal output from the watchdog timer and the third reset signal when the power is turned on, and the third reset signal when the power is turned on is delayed and transmitted to the discrimination circuit Providing a delay circuit prevents the system from restarting when a system error occurs. It can be, for example, a large effect of the use in an injection molding machine can prevent damage such as mold is obtained.
【図1】本発明の第一の実施の形態における生産設備用
制御回路の構成を示したブロック図FIG. 1 is a block diagram showing a configuration of a production equipment control circuit according to a first embodiment of the present invention.
【図2】同実施の形態における生産設備用制御回路の動
作を説明するタイミングチャートFIG. 2 is a timing chart for explaining the operation of the production equipment control circuit according to the embodiment.
【図3】本発明の第二の実施の形態における生産設備用
制御回路の構成を示すブロック図FIG. 3 is a block diagram showing a configuration of a production equipment control circuit according to a second embodiment of the present invention.
【図4】同実施の形態における生産設備用制御回路のシ
ステム異常時の動作を説明するタイミングチャートFIG. 4 is a timing chart for explaining the operation of the production equipment control circuit in the same embodiment when the system is abnormal.
【図5】同実施の形態における生産設備用制御回路の電
源投入時の動作を説明するタイミングチャートFIG. 5 is a timing chart for explaining the operation of the production equipment control circuit according to the first embodiment when the power is turned on.
【図6】従来の生産設備用制御回路の構成を示すブロッ
ク図FIG. 6 is a block diagram showing a configuration of a conventional production equipment control circuit.
【図7】同システム異常時の動作を説明するタイミング
チャートFIG. 7 is a timing chart explaining the operation when the system is abnormal.
【符号の説明】 1 プロセッサ 2 ウォッチドックタイマー 3 インターフェイス回路 4 OR回路 5 保持回路 6 強制停止回路 7 遅延回路 8 判別回路 11 データラッチ回路 12 出力バッファ 13 インバータ 14 Dフリップフロップ 15,16 AND回路[Explanation of Codes] 1 Processor 2 Watchdog Timer 3 Interface Circuit 4 OR Circuit 5 Holding Circuit 6 Forced Stop Circuit 7 Delay Circuit 8 Discrimination Circuit 11 Data Latch Circuit 12 Output Buffer 13 Inverter 14 D Flip-Flop 15, 16 AND Circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐久間 勉 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 ──────────────────────────────────────────────────続 き Continued on front page (72) Inventor Tsutomu Sakuma 1006 Kadoma Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd.
Claims (2)
の動作状態を検知して得られたデータにより上記設備を
制御するための信号を出力するプロセッサと、このプロ
セッサのプログラム暴走やプロセッサのハードウェア故
障等のシステム異常発生時にプロセッサをリセットする
信号を出力するウォッチドックタイマーと、このウォッ
チドックタイマーから出力される第一のリセット信号を
検出して検出された信号により上記プロセッサをリセッ
ト状態に保持させる保持回路と、上記プロセッサからの
制御信号に基づいて設備を動作させる制御信号を出力す
るインターフェイス回路と、上記保持回路によって保持
された第一のリセット信号とプロセッサのリセット端子
に入力される第二のリセット信号の状態により上記イン
ターフェイス回路に対しプロセッサからの制御信号とは
無関係に設備を強制的に停止させる信号を出力する強制
停止回路からなり、システム異常時にプロセッサをリセ
ット状態に保持するとともに設備を停止させ、その状態
を持続させるよう構成した生産設備用制御回路。1. A processor that outputs a signal for controlling the equipment based on data obtained by detecting an operating state of the equipment based on a preset program, a program runaway of the processor, and a hardware failure of the processor. A watchdog timer that outputs a signal to reset the processor when a system abnormality occurs, and a first reset signal that is output from this watchdog timer is detected, and the signal that is detected is used to hold the processor in the reset state. A circuit, an interface circuit that outputs a control signal for operating equipment based on a control signal from the processor, a first reset signal held by the holding circuit, and a second reset input to a reset terminal of the processor Depending on the signal status, the above interface circuit On the other hand, it consists of a forced stop circuit that outputs a signal that forcibly stops the equipment regardless of the control signal from the processor, and is configured to hold the processor in the reset state and stop the equipment and maintain that state when the system is abnormal. Control circuit for production equipment.
マーを有し、システム異常時にウォッチドックタイマー
から出力される第一のリセット信号と電源投入時の第三
のリセット信号によりシステムの状態を判別する判別回
路と、電源投入時の第三のリセット信号を遅延して判別
回路に伝える遅延回路を設けた請求項1記載の生産設備
用制御回路。2. A discriminating circuit in which a processor has a watchdog timer therein and discriminates a system state by a first reset signal output from the watchdog timer and a third reset signal at power-on when the system is abnormal. 2. The control circuit for production equipment according to claim 1, further comprising a delay circuit for delaying the third reset signal when the power is turned on and transmitting it to the determination circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01494496A JP3724034B2 (en) | 1996-01-31 | 1996-01-31 | Control circuit for production equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01494496A JP3724034B2 (en) | 1996-01-31 | 1996-01-31 | Control circuit for production equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09212201A true JPH09212201A (en) | 1997-08-15 |
| JP3724034B2 JP3724034B2 (en) | 2005-12-07 |
Family
ID=11875083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01494496A Expired - Fee Related JP3724034B2 (en) | 1996-01-31 | 1996-01-31 | Control circuit for production equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3724034B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005081108A1 (en) * | 2004-02-20 | 2005-09-01 | Naltec Inc. | Control device and control method using processing unit |
| CN116880153A (en) * | 2023-09-07 | 2023-10-13 | 比亚迪股份有限公司 | Two-in-two system, control method thereof and railway vehicle |
-
1996
- 1996-01-31 JP JP01494496A patent/JP3724034B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005081108A1 (en) * | 2004-02-20 | 2005-09-01 | Naltec Inc. | Control device and control method using processing unit |
| CN116880153A (en) * | 2023-09-07 | 2023-10-13 | 比亚迪股份有限公司 | Two-in-two system, control method thereof and railway vehicle |
| CN116880153B (en) * | 2023-09-07 | 2024-01-09 | 比亚迪股份有限公司 | Two-in-two system, control method thereof and railway vehicle |
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| Publication number | Publication date |
|---|---|
| JP3724034B2 (en) | 2005-12-07 |
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