JPH09213080A - メモリのワードライン駆動回路 - Google Patents
メモリのワードライン駆動回路Info
- Publication number
- JPH09213080A JPH09213080A JP8011777A JP1177796A JPH09213080A JP H09213080 A JPH09213080 A JP H09213080A JP 8011777 A JP8011777 A JP 8011777A JP 1177796 A JP1177796 A JP 1177796A JP H09213080 A JPH09213080 A JP H09213080A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- line driving
- memory cell
- signal
- cell block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 18
- 230000003111 delayed effect Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 メモリセルのブロックを選択するためのメモ
リセルブロック選択部から近くなるほどに順次に小さい
大きさの補助ワードライン駆動回路を配置することによ
り、メモリセルブロック選択部から近いワードライン駆
動回路と遠いワードライン駆動回路間の駆動速度の差を
減少させ、ワードライン信号間の非重畳マージンを充分
に確保できるようにしたメモリのワードライン駆動回路
を提供することである。 【解決手段】 メモリセルブロックを選択するためのブ
ロック選択信号を出力するメモリセルブロック選択手段
と、各々の主ワードライン信号を出力する複数の主ワー
ドライン駆動手段と、前記複数の主ワードライン駆動部
からそれぞれ出力された主ワードライン信号及び前記メ
モリセルブロック選択部から出力されたブロック選択信
号をそれぞれ入力受け、順次に速くイネーブルされてワ
ードライン信号をそれぞれ出力する複数の補助ワードラ
イン駆動部とから構成されることを特徴とする。
リセルブロック選択部から近くなるほどに順次に小さい
大きさの補助ワードライン駆動回路を配置することによ
り、メモリセルブロック選択部から近いワードライン駆
動回路と遠いワードライン駆動回路間の駆動速度の差を
減少させ、ワードライン信号間の非重畳マージンを充分
に確保できるようにしたメモリのワードライン駆動回路
を提供することである。 【解決手段】 メモリセルブロックを選択するためのブ
ロック選択信号を出力するメモリセルブロック選択手段
と、各々の主ワードライン信号を出力する複数の主ワー
ドライン駆動手段と、前記複数の主ワードライン駆動部
からそれぞれ出力された主ワードライン信号及び前記メ
モリセルブロック選択部から出力されたブロック選択信
号をそれぞれ入力受け、順次に速くイネーブルされてワ
ードライン信号をそれぞれ出力する複数の補助ワードラ
イン駆動部とから構成されることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はメモリのワードライ
ンを駆動する回路に関するもので、特に各々のワードラ
インに連結されたワードライン駆動回路の大きさをその
位置によって異なるようにすることにより、メモリセル
のブロックを選択するためのメモリセルブロック選択部
から近いワードライン駆動回路と遠いワードライン駆動
回路間の駆動速度の差を減少させ、ワードライン信号間
の非重畳マージンを充分に確保し得るようにしたメモリ
のワードライン駆動回路に関するものである。
ンを駆動する回路に関するもので、特に各々のワードラ
インに連結されたワードライン駆動回路の大きさをその
位置によって異なるようにすることにより、メモリセル
のブロックを選択するためのメモリセルブロック選択部
から近いワードライン駆動回路と遠いワードライン駆動
回路間の駆動速度の差を減少させ、ワードライン信号間
の非重畳マージンを充分に確保し得るようにしたメモリ
のワードライン駆動回路に関するものである。
【０００２】
【従来の技術】従来のワードライン駆動回路は、図４に
示すように、例えばｎロー（row ）及びｍコラン（colu
mn）のセルをそれぞれ有する複数のメモリセルブロック
１０、２０を包含するメモリにおいて、前記メモリセル
ブロック１０、２０を選択するためのブロック選択信号
（ＢＳ１）、（ＢＳ２）をそれぞれ出力するメモリセル
ブロック選択部３０、４０と、主ワードライン信号（Ｍ
ＷＬ1 〜ＭＷＬn ）をそれぞれ出力するｎ個の主ワード
ライン駆動部（ＭＷＤ1 〜ＭＷＤn ）と、前記主ワード
ライン駆動部（ＭＷＤ1 〜ＭＷＤn ）から出力されたブ
ロック選択信号（ＢＳ１）を入力受け、前記メモリセル
ブロック１０のｎローのうち、一つのローが選択される
ようにワードライン信号（ＷＬ1 〜ＷＬn ）をそれぞれ
出力するｎ個の補助ワードライン駆動部（ＳＷＤ1 〜Ｓ
ＷＤn ）と、前記主ワードライン駆動部（ＭＷＤ1 〜Ｍ
ＷＤn ）から出力された主ワードライン信号（ＭＷＬ1
〜ＭＷＬn ）及び前記メモリセルブロック選択部４０か
ら出力されたブロック選択信号（ＢＳ２）を入力受け、
前記メモリセルブロック２０のｎローのうち、一つのロ
ーが選択されるようにワードライン信号（ＷＬn+1 〜Ｗ
Ｌ2n）をそれぞれ出力するｎ個の補助ワードライン駆動
部（ＷＤn+1 〜ＷＤ2n）とから構成される。
示すように、例えばｎロー（row ）及びｍコラン（colu
mn）のセルをそれぞれ有する複数のメモリセルブロック
１０、２０を包含するメモリにおいて、前記メモリセル
ブロック１０、２０を選択するためのブロック選択信号
（ＢＳ１）、（ＢＳ２）をそれぞれ出力するメモリセル
ブロック選択部３０、４０と、主ワードライン信号（Ｍ
ＷＬ1 〜ＭＷＬn ）をそれぞれ出力するｎ個の主ワード
ライン駆動部（ＭＷＤ1 〜ＭＷＤn ）と、前記主ワード
ライン駆動部（ＭＷＤ1 〜ＭＷＤn ）から出力されたブ
ロック選択信号（ＢＳ１）を入力受け、前記メモリセル
ブロック１０のｎローのうち、一つのローが選択される
ようにワードライン信号（ＷＬ1 〜ＷＬn ）をそれぞれ
出力するｎ個の補助ワードライン駆動部（ＳＷＤ1 〜Ｓ
ＷＤn ）と、前記主ワードライン駆動部（ＭＷＤ1 〜Ｍ
ＷＤn ）から出力された主ワードライン信号（ＭＷＬ1
〜ＭＷＬn ）及び前記メモリセルブロック選択部４０か
ら出力されたブロック選択信号（ＢＳ２）を入力受け、
前記メモリセルブロック２０のｎローのうち、一つのロ
ーが選択されるようにワードライン信号（ＷＬn+1 〜Ｗ
Ｌ2n）をそれぞれ出力するｎ個の補助ワードライン駆動
部（ＷＤn+1 〜ＷＤ2n）とから構成される。
【０００３】このように構成された従来のワードライン
駆動回路の動作を添付図面を参照して説明すると次のよ
うである。
駆動回路の動作を添付図面を参照して説明すると次のよ
うである。
【０００４】先ず、ｎ個の主ワードライン駆動部（ＭＷ
Ｄ1 〜ＭＷＤn ）のうち、一つの主ワードライン駆動
部、例えば主ワードライン駆動部（ＭＷＤ1 ）がイネー
ブル（enable）され、その残り主ワードライン駆動部
（ＭＷＤ2 〜ＭＷＤn ）はディスエーブル（disable ）
される。これにより、主ワードライン駆動部は図５Ａに
示すような主ワードライン信号（ＭＷＬ1 ）を出力す
る。又、メモリセルブロック１０のデータがアクセスさ
れる場合、メモリセルブロック選択部３０はイネーブル
され、メモリセルブロック選択部４０はディスエーブル
され、メモリセルブロック選択部３０は、図５Ｂに示す
ようなブロック選択信号（ＢＳ１）を補助ワードライン
駆動部（ＳＷＤ1 〜ＳＷＤn ）に出力する。
Ｄ1 〜ＭＷＤn ）のうち、一つの主ワードライン駆動
部、例えば主ワードライン駆動部（ＭＷＤ1 ）がイネー
ブル（enable）され、その残り主ワードライン駆動部
（ＭＷＤ2 〜ＭＷＤn ）はディスエーブル（disable ）
される。これにより、主ワードライン駆動部は図５Ａに
示すような主ワードライン信号（ＭＷＬ1 ）を出力す
る。又、メモリセルブロック１０のデータがアクセスさ
れる場合、メモリセルブロック選択部３０はイネーブル
され、メモリセルブロック選択部４０はディスエーブル
され、メモリセルブロック選択部３０は、図５Ｂに示す
ようなブロック選択信号（ＢＳ１）を補助ワードライン
駆動部（ＳＷＤ1 〜ＳＷＤn ）に出力する。
【０００５】従って、ｎ個の補助ワードライン駆動部
（ＳＷＤ1 〜ＳＷＤn ）のうち、補助ワードライン駆動
部（ＳＷＤ1 ）が選択され、前記選択された補助ワード
ライン駆動部（ＳＷＤ1 ）は図５Ｃのようなワードライ
ン信号（ＷＬ1 ）をメモリセルブロック１０に出力す
る。
（ＳＷＤ1 〜ＳＷＤn ）のうち、補助ワードライン駆動
部（ＳＷＤ1 ）が選択され、前記選択された補助ワード
ライン駆動部（ＳＷＤ1 ）は図５Ｃのようなワードライ
ン信号（ＷＬ1 ）をメモリセルブロック１０に出力す
る。
【０００６】又、図６Ａ及び図６Ｂに示すような主ワー
ドライン信号（ＭＷＬn ）及びブロック選択信号（ＢＳ
１）により補助ワードライン駆動部（ＳＷＤn ）が選択
される場合、ワードライン信号（ＷＬn ）がメモリセル
ブロック１０に出力される。
ドライン信号（ＭＷＬn ）及びブロック選択信号（ＢＳ
１）により補助ワードライン駆動部（ＳＷＤn ）が選択
される場合、ワードライン信号（ＷＬn ）がメモリセル
ブロック１０に出力される。
【０００７】一方、メモリセルブロック２０のデータが
アクセスされる場合は、メモリセルブロック選択部４０
がイネーブルされてブロック選択信号（ＢＳ２）を出力
し、補助ワードライン駆動部（ＷＤn+1 〜ＷＤ2n）中の
一つの補助ワードライン駆動部が選択される。
アクセスされる場合は、メモリセルブロック選択部４０
がイネーブルされてブロック選択信号（ＢＳ２）を出力
し、補助ワードライン駆動部（ＷＤn+1 〜ＷＤ2n）中の
一つの補助ワードライン駆動部が選択される。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のワードライン駆動回路において、主ワードラ
イン信号及びブロック選択信号に応じて、メモリセルブ
ロック選択部から近い補助ワードライン駆動部はワード
ライン信号を遅延なしに速く発生するが、メモリセルブ
ロック選択部から遠い補助ワードライン駆動部であるほ
どに遅延されたワードライン信号を出力する。即ち、ブ
ロック選択信号のラインによる抵抗とそのラインのキャ
パシタンス、そのブロック選択信号に連結された補助ワ
ードライン駆動部のゲートキャパシタンス及びソース／
ドレーンキャパシタンスにより、ブロック選択信号が遅
延され、メモリセルブロック選択部から遠い補助ワード
ライン駆動部であるほどに遅延されたワードライン信号
を出力する。これにより、図５及び図６に示すように、
ワードライン信号（ＷＬn ）はワードライン信号（ＷＬ
1 ）より所定時間（ｄ１）だけ遅延されて発生され、補
助ワードライン駆動部のイネーブル時間はワードライン
信号（ＷＬn ）により決定される問題点がある。
うな従来のワードライン駆動回路において、主ワードラ
イン信号及びブロック選択信号に応じて、メモリセルブ
ロック選択部から近い補助ワードライン駆動部はワード
ライン信号を遅延なしに速く発生するが、メモリセルブ
ロック選択部から遠い補助ワードライン駆動部であるほ
どに遅延されたワードライン信号を出力する。即ち、ブ
ロック選択信号のラインによる抵抗とそのラインのキャ
パシタンス、そのブロック選択信号に連結された補助ワ
ードライン駆動部のゲートキャパシタンス及びソース／
ドレーンキャパシタンスにより、ブロック選択信号が遅
延され、メモリセルブロック選択部から遠い補助ワード
ライン駆動部であるほどに遅延されたワードライン信号
を出力する。これにより、図５及び図６に示すように、
ワードライン信号（ＷＬn ）はワードライン信号（ＷＬ
1 ）より所定時間（ｄ１）だけ遅延されて発生され、補
助ワードライン駆動部のイネーブル時間はワードライン
信号（ＷＬn ）により決定される問題点がある。
【０００９】又、メモリセルブロック選択部から近い補
助ワードライン駆動部がイネーブルされ、遠い補助ワー
ドライン駆動部がディスエーブルされる場合、そのイネ
ーブル時間は相対的に速くなり、そのディスエーブル時
間は遅くなるので、二つの補助ワードライン駆動部から
出力されたワードライン信号間の非重畳マージンが減少
する問題点がある。
助ワードライン駆動部がイネーブルされ、遠い補助ワー
ドライン駆動部がディスエーブルされる場合、そのイネ
ーブル時間は相対的に速くなり、そのディスエーブル時
間は遅くなるので、二つの補助ワードライン駆動部から
出力されたワードライン信号間の非重畳マージンが減少
する問題点がある。
【００１０】従って、本発明の目的はメモリセルのブロ
ックを選択するためのメモリセルブロック選択部から近
くなるほどに順次に小さい大きさの補助ワードライン駆
動回路を配置することにより、メモリセルブロック選択
部から近いワードライン駆動回路と遠いワードライン駆
動回路間の駆動速度の差を減少させ、ワードライン信号
間の非重畳マージンを充分に確保できるようにしたメモ
リのワードライン駆動回路を提供することにある。
ックを選択するためのメモリセルブロック選択部から近
くなるほどに順次に小さい大きさの補助ワードライン駆
動回路を配置することにより、メモリセルブロック選択
部から近いワードライン駆動回路と遠いワードライン駆
動回路間の駆動速度の差を減少させ、ワードライン信号
間の非重畳マージンを充分に確保できるようにしたメモ
リのワードライン駆動回路を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
の本発明は、メモリセルブロックを選択するためのブロ
ック選択信号を出力するメモリセルブロック選択手段
と、各々の主ワードライン信号を出力する複数の主ワー
ドライン駆動手段と、前記複数の主ワードライン駆動部
からそれぞれ出力された主ワードライン信号及び前記メ
モリセルブロック選択部から出力されたブロック選択信
号をそれぞれ入力受け、順次に速くイネーブルされてワ
ードライン信号をそれぞれ出力する複数の補助ワードラ
イン駆動部とから構成されることを特徴とする。
の本発明は、メモリセルブロックを選択するためのブロ
ック選択信号を出力するメモリセルブロック選択手段
と、各々の主ワードライン信号を出力する複数の主ワー
ドライン駆動手段と、前記複数の主ワードライン駆動部
からそれぞれ出力された主ワードライン信号及び前記メ
モリセルブロック選択部から出力されたブロック選択信
号をそれぞれ入力受け、順次に速くイネーブルされてワ
ードライン信号をそれぞれ出力する複数の補助ワードラ
イン駆動部とから構成されることを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の実施例を添付図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１３】本発明によるワードライン駆動回路は、例
えばｎロー（row ）及びｍコラン（column）のセルをそ
れぞれ有する複数のメモリセルブロック１０、２０を包
含するメモリにおいて、従来と同様なｎ個の主ワードラ
イン駆動部（ＭＷＤ1 〜ＭＷＤn ）及びメモリセルブロ
ック選択部３０、４０と、前記主ワードライン駆動部
（ＭＷＤ1 〜ＭＷＤn ）及びメモリセルブロック選択部
３０、４０に図４のように連結され、前記メモリセルブ
ロック選択部３０、４０から近い位置に配置されるほど
に小さい大きさを有するｎ個の補助ワードライン駆動部
（ＳＷＤ′1 〜ＳＷＤ′n ）と、ｎ個の補助ワードライ
ン駆動部（ＳＷＤ′n+1 〜ＳＷＤ′2n）とから構成され
る。
えばｎロー（row ）及びｍコラン（column）のセルをそ
れぞれ有する複数のメモリセルブロック１０、２０を包
含するメモリにおいて、従来と同様なｎ個の主ワードラ
イン駆動部（ＭＷＤ1 〜ＭＷＤn ）及びメモリセルブロ
ック選択部３０、４０と、前記主ワードライン駆動部
（ＭＷＤ1 〜ＭＷＤn ）及びメモリセルブロック選択部
３０、４０に図４のように連結され、前記メモリセルブ
ロック選択部３０、４０から近い位置に配置されるほど
に小さい大きさを有するｎ個の補助ワードライン駆動部
（ＳＷＤ′1 〜ＳＷＤ′n ）と、ｎ個の補助ワードライ
ン駆動部（ＳＷＤ′n+1 〜ＳＷＤ′2n）とから構成され
る。
【００１４】ここで、補助ワードライン駆動部（ＳＷ
Ｄ′1 〜ＳＷＤ′n-1 ）の大きさは従来の補助ワードラ
イン駆動部（ＳＷＤi ）（ｉ＝１〜２ｎ）の大きさより
小さく、補助ワードライン駆動部（ＳＷＤ′n ）の大き
さは従来の補助ワードライン駆動部（ＳＷＤi ）の大き
さと同一である。
Ｄ′1 〜ＳＷＤ′n-1 ）の大きさは従来の補助ワードラ
イン駆動部（ＳＷＤi ）（ｉ＝１〜２ｎ）の大きさより
小さく、補助ワードライン駆動部（ＳＷＤ′n ）の大き
さは従来の補助ワードライン駆動部（ＳＷＤi ）の大き
さと同一である。
【００１５】前記補助ワードライン駆動部（ＳＷＤ′1
）は、図１に示すように、主ワードライン信号（ＭＷ
Ｌ1 ）及びブロック選択信号（ＢＳ１）をＮＡＮＤ演算
するＮＡＮＤゲート５０と、前記ＮＡＮＤゲート５０の
出力信号を反転してワードライン信号（ＷＬ′1 ）を出
力するインバータ５１とから構成される。そして、補助
ワードライン駆動部（ＳＷＤ′2 〜ＳＷＤ′n ）はワー
ドライン信号（ＭＷＬ′2 〜ＭＷＬ′n ）及びブロック
選択信号（ＢＳ１）をそれぞれ入力受け、ワードライン
信号（ＷＬ′2 〜ＷＬ′n ）をそれぞれ出力し、前記補
助ワードライン駆動部（ＳＷＤ′1 ）と同様に構成され
る。
）は、図１に示すように、主ワードライン信号（ＭＷ
Ｌ1 ）及びブロック選択信号（ＢＳ１）をＮＡＮＤ演算
するＮＡＮＤゲート５０と、前記ＮＡＮＤゲート５０の
出力信号を反転してワードライン信号（ＷＬ′1 ）を出
力するインバータ５１とから構成される。そして、補助
ワードライン駆動部（ＳＷＤ′2 〜ＳＷＤ′n ）はワー
ドライン信号（ＭＷＬ′2 〜ＭＷＬ′n ）及びブロック
選択信号（ＢＳ１）をそれぞれ入力受け、ワードライン
信号（ＷＬ′2 〜ＷＬ′n ）をそれぞれ出力し、前記補
助ワードライン駆動部（ＳＷＤ′1 ）と同様に構成され
る。
【００１６】このように構成された本発明の動作及び効
果を添付図面を参照して詳細に説明すると次のようであ
る。
果を添付図面を参照して詳細に説明すると次のようであ
る。
【００１７】図２Ａ及び図２Ｂに示すように、主ワード
ライン信号（ＭＷＬ1 ）及びブロック選択信号（ＢＳ
１）がメモリセルブロック選択部３０から近い補助ワー
ドライン駆動部（ＳＷＤ′1 ）に印加されると、その補
助ワードライン駆動部（ＳＷＤ′1 ）のＮＡＮＤゲート
５０は入力受けた信号（ＭＷＬ1 ）、（ＢＳ１）をＮＡ
ＮＤ演算し、インバータ５１はそのＮＡＮＤゲート５０
の出力信号を反転して、図２Ｃに示すようなワードライ
ン信号（ＷＬ′1 ）をメモリセルブロック１０に出力す
る。
ライン信号（ＭＷＬ1 ）及びブロック選択信号（ＢＳ
１）がメモリセルブロック選択部３０から近い補助ワー
ドライン駆動部（ＳＷＤ′1 ）に印加されると、その補
助ワードライン駆動部（ＳＷＤ′1 ）のＮＡＮＤゲート
５０は入力受けた信号（ＭＷＬ1 ）、（ＢＳ１）をＮＡ
ＮＤ演算し、インバータ５１はそのＮＡＮＤゲート５０
の出力信号を反転して、図２Ｃに示すようなワードライ
ン信号（ＷＬ′1 ）をメモリセルブロック１０に出力す
る。
【００１８】ここで、補助ワードライン駆動部（ＳＷ′
1 ）は従来より小さい大きさを有するので、遅くイネー
ブルされる。
1 ）は従来より小さい大きさを有するので、遅くイネー
ブルされる。
【００１９】一方、図３Ａ及び図３Ｂに示すように、主
ワードライン信号（ＭＷＬn ）及びブロック選択信号
（ＢＳ１）がメモリセルブロック選択部３０から遠い補
助ワードライン駆動部（ＳＷＤ′n ）に印加されると、
その補助ワードライン駆動部（ＳＷＤ′n ）は相対的に
大きい大きさを有するので、速くイネーブルされ、図３
Ｃに示すようなワードライン信号（ＷＬ′n ）をメモリ
セルブロック１０に出力する。
ワードライン信号（ＭＷＬn ）及びブロック選択信号
（ＢＳ１）がメモリセルブロック選択部３０から遠い補
助ワードライン駆動部（ＳＷＤ′n ）に印加されると、
その補助ワードライン駆動部（ＳＷＤ′n ）は相対的に
大きい大きさを有するので、速くイネーブルされ、図３
Ｃに示すようなワードライン信号（ＷＬ′n ）をメモリ
セルブロック１０に出力する。
【００２０】即ち、ブロック選択信号（ＢＳ１）のライ
ンによる抵抗及びキャパシタンスは従来と同一である
が、補助ワードライン駆動部（ＳＷＤ′n ）のＮＡＮＤ
ゲート５２に包含されてブロック選択信号（ＢＳ１）を
入力受けるトランジスターは相対的に大きい大きさを有
し、そのトランジスターのゲートキャパシタンス及びソ
ース／ドレーンキャパシタンスが小さくなるので、従来
より小さい遅延時間（ｄ２）が発生される。
ンによる抵抗及びキャパシタンスは従来と同一である
が、補助ワードライン駆動部（ＳＷＤ′n ）のＮＡＮＤ
ゲート５２に包含されてブロック選択信号（ＢＳ１）を
入力受けるトランジスターは相対的に大きい大きさを有
し、そのトランジスターのゲートキャパシタンス及びソ
ース／ドレーンキャパシタンスが小さくなるので、従来
より小さい遅延時間（ｄ２）が発生される。
【００２１】
【発明の効果】以上説明したように、本発明は、メモリ
セルのブロックを選択するためのメモリセルブロック選
択部から遠いほどに順次に小さい大きさの補助ワードラ
イン駆動回路を配置することにより、メモリセルブロッ
ク選択部から近いワードライン駆動回路と遠いワードラ
イン駆動回路間の駆動速度の差を減少させ、ワードライ
ン信号間の非重畳マージンを十分に確保し得る効果を有
する。
セルのブロックを選択するためのメモリセルブロック選
択部から遠いほどに順次に小さい大きさの補助ワードラ
イン駆動回路を配置することにより、メモリセルブロッ
ク選択部から近いワードライン駆動回路と遠いワードラ
イン駆動回路間の駆動速度の差を減少させ、ワードライ
ン信号間の非重畳マージンを十分に確保し得る効果を有
する。
【図１】本発明に使用される補助ワードライン駆動部の
詳細回路図である。
詳細回路図である。
【図２】本発明におけるメモリセルブロック選択部から
最も近い補助ワードライン駆動部の入出力波形図で、
（Ａ）は入力される主ワードライン信号の波形図、、
（Ｂ）は入力されるブロック選択信号の波形図、（Ｃ）
は出力されるワードライン信号の波形図である。
最も近い補助ワードライン駆動部の入出力波形図で、
（Ａ）は入力される主ワードライン信号の波形図、、
（Ｂ）は入力されるブロック選択信号の波形図、（Ｃ）
は出力されるワードライン信号の波形図である。
【図３】本発明におけるメモリセルブロック選択部から
最も遠い補助ワードライン駆動部の入出力波形図で、
（Ａ）は入力される主ワードライン信号の波形図、、
（Ｂ）は入力されるブロック選択信号の波形図、（Ｃ）
は出力されるワードライン信号の波形図である。
最も遠い補助ワードライン駆動部の入出力波形図で、
（Ａ）は入力される主ワードライン信号の波形図、、
（Ｂ）は入力されるブロック選択信号の波形図、（Ｃ）
は出力されるワードライン信号の波形図である。
【図４】メモリにおいて、従来のワードライン駆動回路
の配置図である。
の配置図である。
【図５】図４のメモリセルブロック選択部から最も近い
補助ワードライン駆動部の入出力波形図で、（Ａ）は入
力される主ワードライン信号の波形図、、（Ｂ）は入力
されるブロック選択信号の波形図、（Ｃ）は出力される
ワードライン信号の波形図である。
補助ワードライン駆動部の入出力波形図で、（Ａ）は入
力される主ワードライン信号の波形図、、（Ｂ）は入力
されるブロック選択信号の波形図、（Ｃ）は出力される
ワードライン信号の波形図である。
【図６】図４のメモリセルブロック選択部から最も遠い
補助ワードライン駆動部の入出力波形図で、（Ａ）は入
力される主ワードライン信号の波形図、、（Ｂ）は入力
されるブロック選択信号の波形図、（Ｃ）は出力される
ワードライン信号の波形図である。
補助ワードライン駆動部の入出力波形図で、（Ａ）は入
力される主ワードライン信号の波形図、、（Ｂ）は入力
されるブロック選択信号の波形図、（Ｃ）は出力される
ワードライン信号の波形図である。
１０、２０ メモリセルブロック ３０、４０ メモリセルブロック選択部 ５０、５２ ＮＡＮＤゲート ５１ インバータ ＭＷＤ1 〜ＮＷＤn 主ワードライン駆動部 ＭＷＬ1 〜ＭＷＬn 主ワードライン信号 ＳＷＤ1 〜ＭＷＤn 、ＳＷＤ′1 〜ＳＷＤ′n 補助ワ
ードライン駆動部 ＷＬ1 〜ＷＬn 、ＷＬ′1 〜ＷＬ′n ワードライン信
号 ＢＳ１、ＢＳ２ ブロック選択信号
ードライン駆動部 ＷＬ1 〜ＷＬn 、ＷＬ′1 〜ＷＬ′n ワードライン信
号 ＢＳ１、ＢＳ２ ブロック選択信号
Claims (3)
- 【請求項１】メモリセルブロックを選択するためのブロ
ック選択信号を出力するメモリセルブロック選択手段
と、各々の主ワードライン信号を出力する複数の主ワー
ドライン駆動手段と、前記複数の主ワードライン駆動部
からそれぞれ出力された主ワードライン信号及び前記メ
モリセルブロック選択部から出力されたブロック選択信
号をそれぞれ入力受け、順次に速くイネーブルされてワ
ードライン信号をそれぞれ出力する複数の補助ワードラ
イン駆動部とから構成されることを特徴とするメモリの
ワードライン駆動回路。 - 【請求項２】前記複数の補助ワードライン駆動部は主ワ
ードライン信号及びブロック選択信号をＮＡＮＤ演算す
るＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力信号を
反転してワードライン信号を出力するインバータとから
それぞれ構成されることを特徴とする請求項１記載のメ
モリのワードライン駆動回路。 - 【請求項３】前記複数の補助ワードライン駆動部は前記
メモリセルブロック選択部から近いほどに順次に小さい
大きさを有するように配置されることを特徴とする請求
項１記載のメモリのワードライン駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95P51094 | 1995-12-16 | ||
| KR1019950051094A KR0167296B1 (ko) | 1995-12-16 | 1995-12-16 | 메모리의 워드라인 구동회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213080A true JPH09213080A (ja) | 1997-08-15 |
Family
ID=19440843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8011777A Pending JPH09213080A (ja) | 1995-12-16 | 1996-01-26 | メモリのワードライン駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5717649A (ja) |
| JP (1) | JPH09213080A (ja) |
| KR (1) | KR0167296B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313087B1 (ko) * | 1999-12-21 | 2001-11-07 | 박종섭 | 복합 메모리 소자의 워드라인 구동회로 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW347501B (en) * | 1996-10-29 | 1998-12-11 | Hitachi Ltd | Memory and microcomputer |
| JP2000022097A (ja) * | 1998-06-30 | 2000-01-21 | Fujitsu Ltd | 半導体記憶装置 |
| KR100585061B1 (ko) * | 1999-06-08 | 2006-06-01 | 삼성전자주식회사 | 파워 간 동시적인 스위칭 전류 감소 기능을 갖는 출력 드라이버 |
| KR100935725B1 (ko) * | 2007-12-18 | 2010-01-08 | 주식회사 하이닉스반도체 | 워드라인 구동 회로 |
| KR101020288B1 (ko) * | 2008-12-23 | 2011-03-07 | 주식회사 하이닉스반도체 | 서브워드라인 구동회로 |
| US8255748B2 (en) * | 2009-03-31 | 2012-08-28 | Freescale Semiconductor, Inc. | Soft error and transient error detection device and methods therefor |
| KR101217218B1 (ko) * | 2011-03-15 | 2012-12-31 | 고려대학교 산학협력단 | 저전력 비디오 프로세서를 위한 임베디드 메모리 설계 |
| CN102930893B (zh) * | 2012-11-09 | 2015-07-08 | 苏州兆芯半导体科技有限公司 | 一种时序追踪电路及方法 |
| KR20220058284A (ko) | 2020-10-30 | 2022-05-09 | 삼성전자주식회사 | 워드 라인 보조 셀을 갖는 셀 어레이를 포함하는 집적 회로 |
| US11514979B2 (en) * | 2021-03-31 | 2022-11-29 | Arm Limited | Wordline driver architecture |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS61123093A (ja) * | 1984-11-20 | 1986-06-10 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5193076A (en) * | 1988-12-22 | 1993-03-09 | Texas Instruments Incorporated | Control of sense amplifier latch timing |
| KR940003400B1 (ko) * | 1991-08-27 | 1994-04-21 | 삼성전자 주식회사 | 반도체 기억장치 |
-
1995
- 1995-12-16 KR KR1019950051094A patent/KR0167296B1/ko not_active Expired - Fee Related
-
1996
- 1996-01-16 US US08/586,393 patent/US5717649A/en not_active Expired - Lifetime
- 1996-01-26 JP JP8011777A patent/JPH09213080A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS61123093A (ja) * | 1984-11-20 | 1986-06-10 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313087B1 (ko) * | 1999-12-21 | 2001-11-07 | 박종섭 | 복합 메모리 소자의 워드라인 구동회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0167296B1 (ko) | 1999-02-01 |
| US5717649A (en) | 1998-02-10 |
| KR970051207A (ko) | 1997-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0676566A (ja) | 半導体メモリ装置 | |
| US20120155200A1 (en) | Memory device, memory system including the same, and control method thereof | |
| US5826056A (en) | Synchronous memory device and method of reading data from same | |
| KR970051152A (ko) | 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치 | |
| JPH09213080A (ja) | メモリのワードライン駆動回路 | |
| EP0920024B1 (en) | Semiconductor memory device having a plurality of banks | |
| US20060050569A1 (en) | Semiconductor memory apparatus and activation signal generation method for sense amplifier | |
| JPH08339687A (ja) | マルチバンク形の半導体メモリ装置 | |
| JPS6381688A (ja) | 半導体記憶装置 | |
| CN107799141B (zh) | 存储器结构 | |
| US5936909A (en) | Static random access memory | |
| JPH0421956B2 (ja) | ||
| US6944069B2 (en) | Semiconductor memory device having column select line driving scheme for reducing skew between column select lines and column select line driving method thereof | |
| JP3735822B2 (ja) | 半導体メモリ装置のデコーディング回路及びデコーディング方法 | |
| KR100334574B1 (ko) | 풀-페이지 모드를 갖는 버스트-타입의 반도체 메모리 장치 | |
| KR20030037225A (ko) | 반도체 메모리 및 그 제어방법 | |
| US6147919A (en) | Semiconductor memory employing direct-type sense amplifiers capable of realizing high-speed access | |
| JP2003196985A (ja) | 半導体メモリ及び半導体メモリのビットライト又はバイトライト方法 | |
| US7190632B2 (en) | Semiconductor memory device having improved column selection lines and method of driving the same | |
| EP0676765B1 (en) | Ram variable size block write | |
| JP3259760B2 (ja) | 半導体記憶装置 | |
| JPH06150655A (ja) | 半導体メモリ装置 | |
| JP2018106771A (ja) | 半導体記憶装置 | |
| KR100301802B1 (ko) | 반도체메모리장치 | |
| KR960002355A (ko) | 반도체 메모리 장치 및 그 어레이 배열방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981013 |