JPH09214304A

JPH09214304A - 信号制御回路

Info

Publication number: JPH09214304A
Application number: JP8022546A
Authority: JP
Inventors: Hironari Ehata; 裕也江幡; Motoaki Kawasaki; 素明川崎
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-02-08
Filing date: 1996-02-08
Publication date: 1997-08-15

Abstract

(57)【要約】【課題】可変パルス遅延回路の遅延時間が入力パルスの
ハイレベル期間或はローレベル期間の少なくともいずれ
かを越えた場合、これを検出し、その遅延時間を適切に
制御することを可能とし、安定した動作を可能とする。【解決手段】可変パルス遅延回路１により入力パルス信
号を遅延して遅延パルス信号を得て、ＥＸＯＲ５ａによ
って、遅延パルス信号と入力パルス信号の排他論理和を
とって入力パルス信号の２倍の周波数のクロックＳＣＫ
を得る。ＤＦＦ５ｂは、可変パルス遅延回路１の遅延時
間が、入力パルス信号のローレベル期間もしくはハイレ
ベル期間の少なくとも一方より大きい過遅延の状態にあ
ることを検出し、その検出出力をオア回路５ｃを介して
チャージポンプ回路３に入力する。チャージポンプ回路
３及び誤差信号発生回路４は、オア回路５ｃの出力に従
って可変パルス遅延回路１の遅延時間を制御するための
信号Ｉｘを発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は可変パルス遅延回路
出力を所望の遅延量に制御する信号制御回路に関するも
のである。

【０００２】

【従来の技術】図１に可変パルス遅延回路を用いて構成
した従来のデューティー再生の回路ブロックを示す。こ
の回路ブロックは可変パルス遅延回路１、２分周回路
２、チャージポンプ回路３、誤差信号発生回路４、排他
論理回路５ａ（以下、ＥＸＯＲ５ａとする）からなる。
そして、この回路ブロックによれば、例えば図９の
（ａ）に示したような入力クロックＣＫが、そのデュー
ティー比を５０％に変換して出力される（図９の
（ｅ））。

【０００３】先ず、ここで可変パルス遅延回路１につい
て説明する。図２は可変パルス遅延回路１の回路構成を
示した回路図である。図中、Ｒ１＝Ｒ２＝Ｒであり、遅
延量ΔＴはＲ，Ｃ１，Ｉ２及びＩ３により決定され、そ
の値はほぼ ΔＴ≒Ｉ３＊Ｒ＊Ｃ１／Ｉ２で与えられる。

【０００４】またこの回路にはＶｂｇで表されるバンド
ギャップ電圧から作成された定電圧Ｖｃが電源として与
えられており、トランジスタのベース、エミッタ間電圧
をＶｂｅとするとＶｂｇは、Ｖｂｇ＝Ｖｂｅ＋Ｋ（ｋＴ／ｑ）という関数で表される。ここでｋはボルツマン定数、ｑ
は素電荷、Ｔは絶対温度、Ｋは定数である。Ｖｂｅの値
は、ＩＣ製造時のプロセスによって変わってくるが、お
およそ−２ｍＶ／℃という温度係数を持っているので、
定数Ｋの選びかたにより温度変化に左右されない安定な
電圧を得ることができる。従って、定数Ｋを適切に選択
することにより、このバンドギャップ電圧Ｖｂｇを用い
て作成されたＶｃは温度及び電源電圧に対して安定な定
電圧源となる。

【０００５】上記の定電圧Ｖｃを用いて入力信号を時間
ΔＴだけ遅らせた出力信号を得るわけであるが、その過
程は以下のようである。

【０００６】先ず図２において、入力端子ＰＩＮには２
分周回路２の２分周出力信号（図９（ｂ））が入力され
る。また端子ＮＩＮには図示してはいないが図９（ｂ）
の反転信号が入力される。これらの入力信号に対し、時
刻ｔ１以前における初期状態で、コンデンサＣ１の端子
電圧がＡ点においては図９（ｃ）の実線、Ｂ点において
は図９（ｃ）の点線の様なレベルであったとする。この
ときトランジスタＱ３は遮断状態であり、Ａ点は開放状
態である。またＰＩＮが“Ｌ”、ＮＩＮが“Ｈ”である
ため、電流Ｉ２は図２の（Ｉ）で示されるように流れ、
出力ＰＯＵＴは“Ｌ”、ＮＯＵＴは“Ｈ”となる。

【０００７】次に図９の時刻ｔ１においてＰＩＮ，ＰＯ
ＵＴの極性が反転するとＢ点が開放状態となり、コンデ
ンサＣ１は放電を開始し、電流Ｉ２は図２の（II）で示
すように流れるためにＡ点の電位は下降していく。また
Ｂ点は開放状態であるためその電位に変化は起こらな
い。この時点ではＩ３＝Ｉ５である。引き続きＡ点の電
位が下降していき、トランジスタＱ３が導通すると、ほ
ぼ同時にＡ点の電位はＶｘ＝Ｒ＊Ｉ３だけ上昇する（図
９の時刻ｔ１’）。

【０００８】この電位上昇は以下の理由による。即ち、
Ａ点の電位が下降していき、トランジスタＱ３のベー
ス、エミッタ間に電位差が生じ始めるとＱ３には電流が
流れはじめ、トランジスタＱ５のベース電位が下降す
る。それにより電流Ｉ５が小さくなりＱ１のベース電位
が上昇するためトランジスタＱ３のベース、エミッタ間
の電位差は更に大きくなり、Ｑ３に流れる電流も更に大
きくなる。この正帰還によりＩ５に流れていた電流がほ
ぼ瞬時にＩ６に流れるようになり、Ｑ１，Ｑ３のベース
電位がＶｘ上昇することで、Ａ点も同時にＶｘだけの電
位上昇が起きる。またこの時Ｂ点は開放状態なので、Ｂ
点も同時にＶｘだけ電位が上昇する。この電流Ｉ５，Ｉ
６の反転によりトランジスタＱ１０，Ｑ８のベース電位
は下降し、以上のことから出力ＰＯＵＴ及びＮＯＵＴの
極性が反転する。その後電流Ｉ２は図２の（III）のよ
うに流れるので、Ａ，Ｂ点の電位に変化は起きない。さ
らに図９の時刻ｔ２においてＰＩＮ，ＮＩＮの極性が再
び反転すると、先程と全く逆の議論により、時刻ｔ２’
においてＡ，Ｂ点の電位がＶｘ上昇し、出力ＰＯＵＴ，
ＮＯＵＴの極性が反転する。

【０００９】このような動作を繰り返し、図９に示した
時刻ｔ１，ｔ２，…，ｔ１１はそれぞれ同図（ｂ）のｔ
１’，ｔ２’，…，ｔ１１’まで遅延され、入力信号に
対しΔＴ遅れた信号が可変パルス遅延回路から出力され
る。またこの回路には外部からの誤差電流Ｉｘが入力さ
れ、トランジスタＱ１１，Ｑ１２、抵抗Ｒ３，Ｒ４によ
りカレントミラー回路を構成している。電流Ｉｘにより
電流Ｉ２は制御され可変パルス遅延回路に正確な遅延出
力を発生させるのである。ここではＩｘ＝Ｉ２とする。
また誤差電流Ｉｘは、Ｉｘ＝Ｉ０（１±Ｋ１）で表され、Ｋ１は誤差電流Ｉｘの変動幅を決定する係数
である。

【００１０】このＫ１については、この値を小さくして
しまうとコンデンサなどの内部素子のバラツキに対して
遅延量を補正しきるだけの電流Ｉｘが得られなくなって
しまう。このＫ１の値としては０．５程度にするのがよ
く、その場合電流Ｉｘは０．５×Ｉ０から１．５×Ｉ０
の範囲で変化することが出来、このＩｘにより遅延量を
制御することになる。図９の（ｂ）〜（ｄ）に入力信号
ＰＩＮ、コンデンサＣ１の端子電圧（実線がＡ点、点線
がＢ点）、可変パルス遅延回路出力をそれぞれ示す。ま
た図３中、Ｑ１＝Ｑ１０，Ｑ２＝Ｑ７，Ｑ５＝Ｑ６，Ｑ
３＝Ｑ８，Ｑ４＝Ｑ９，Ｉ１＝Ｉ４である。ここで、例
えばＱ１＝Ｑ１０とは、トランジスタＱ１とＱ１０の特
性が同じであることを意味する。

【００１１】次にチャージポンプ回路３について説明す
る。図３はチャージポンプ回路３の構成を示す図であ
る。これは電流０．５Ｉ，Ｉを発生する電流源を用い、
この回路に入力される信号ＳＣＫにより、それがハイレ
ベルの時にオフ、ローレベルの時にオンするスイッチＳ
１を制御することでコンデンサＣを充放電する。これに
よりＳＣＫのデューティー比が１：１のときのみコンデ
ンサＣの充放電は平衡してこの回路は安定するが、それ
以外の場合にはコンデンサＣの端子電圧は他のレベルへ
遷移する。図３のような構成では、ＳＣＫのハイレベル
区間がローレベル区間に対して大きい場合にはコンデン
サＣは過充電となり出力電位は大きくなっていく。逆に
ローレベル区間がハイレベル区間に対して大きい時には
コンデンサＣは過放電となり出力電位は小さくなってい
く。このコンデンサＣの端子電圧はバッファ６を通って
出力される。

【００１２】またチャージポンプ回路３の出力を受ける
誤差信号発生回路４は、ＳＣＫのハイレベル区間が大き
くコンデンサＣが過充電となった時にはその出力電流Ｉ
ｘを大きくして可変パルス遅延回路１に入力することで
遅延量を小さくするように作用し、またＳＣＫのローレ
ベル区間が大きくコンデンサＣが過放電となった時には
出力電流Ｉｘを小さくして、遅延量を大きくするように
作用する。

【００１３】上記の各回路を用いて、図９の（ａ）に示
すデューティーが５０％ではない入力クロック信号ＣＫ
が入力された場合の、各回路ブロックの動作は以下の様
である。

【００１４】先ず入力クロックであるＣＫのデューティ
ーずれの影響をなくすために、２分周回路２によりＣＫ
を２分周し（図９の（ｂ））、それをＣＫの周期Ｔに対
しその１／２の遅延量を持つ可変パルス遅延回路１に入
力する。ＥＸＯＲ５ａによって、可変パルス遅延回路１
の遅延出力（図９の（ｄ））と２分周出力との排他論理
和をとることによりデューティーが５０％のＣＫと同周
期の信号ＳＣＫ（図９（ｅ））を得ることができる。

【００１５】しかしながら、可変パルス遅延回路１の遅
延量は回路バラツキなどによりすべてのＩＣについて正
確な遅延量Ｔ／２を得ることができるわけではなく、従
ってＥＸＯＲ５ａの出力信号は微妙にデューティー比の
ずれたものとなる可能性がある。そのためＥＸＯＲ５ａ
の出力をチャージポンプ回路３に入力することで、ＳＣ
Ｋのデューティーの微妙なずれを検知する。そして、さ
らにこのチャージポンプ回路３の出力を、ＣＫの周波数
に応じて異なる値を持つ、外部からの電流Ｉ０と共に誤
差信号発生回路４に入力することで、チャージポンプ回
路３の出力電位に応じた誤差電流Ｉｘを発生させる。こ
の誤差電流Ｉｘにより、可変パルス遅延回路１の遅延量
を制御することにより、正確なデューティー５０％の信
号ＳＣＫを得る（図９の（ｅ））。

【００１６】いま、可変パルス遅延回路１の遅延出力が
内部素子バラツキの影響などによりＴ／２よりも若干大
きい方向に変動したとすると、ＥＸＯＲ５ａの出力信号
はハイレベルの若干大きいものになる。これをチャージ
ポンプ回路３に入力すると、チャージポンプ回路３内の
コンデンサＣは過充電となり、その出力電位は充放電平
衡時よりも大きくなる。従って、その結果より誤差信号
発生回路４から出力される可変パルス遅延回路３の制御
用の誤差電流Ｉｘは、遅延量がＴ／２の時に比べやや大
きくなり、可変パルス遅延回路１の遅延量は小さくな
る。

【００１７】ＩＣ内部の回路素子の絶対値のバラツキは
コンデンサについて約±３０％、抵抗について約±２０
％持っているが、抵抗については回路内部で比精度を用
いているため（一例として図２では抵抗Ｒ１，Ｒ２及び
Ｉ３を発生する電流源内の抵抗について同種の抵抗を使
用）その相対精度は約±２％となる。誤差信号発生回路
４に入力される電流Ｉ０を発生させる際に、使用する外
部抵抗のバラツキ約±５％が誤差電流Ｉｘに発生し、こ
れについては前述のＫ１によって決定される誤差電流カ
バー範囲に影響を与える。

【００１８】いま可変パルス遅延回路１内のコンデンサ
及び抵抗がそのバラツキの最大となり、起動時において
誤差電流Ｉｘが非常に小さくなって、可変パルス遅延回
路の遅延出力が入力クロックの１周期Ｔを超えてしまっ
た場合を考える。図１０は、可変パルス遅延回路の遅延
時間が入力クロック信号の周期よりも大きくなった場合
の動作タイミングを表すタイミングチャートである。

【００１９】図２のＰＩＮに図１０の（ｂ）に示す信号
が入力され、その遅延量がＴ以上になってしまった場
合、コンデンサＣ１は前述のように、時刻ｔ１から放電
を始めるが、時刻ｔ２になってもまだトランジスタＱ３
が導通しはじめるほど電位は落ちていないことになる。
しかしこのときＰＩＮ及びＮＩＮの極性は反転し、Ａ点
は開放状態となってしまうためコンデンサＣ１の端子電
圧に変化はなくなってしまう。そして時刻ｔ３において
再びＰＩＮ，ＮＩＮの極性が反転した時に、コンデンサ
Ｃ１から先の放電が再開され、Ｑ３が導通した時点（図
１０（ｆ）の時刻ｔ３''）で、Ａ，Ｂ点の電位がＶｘだ
け上昇し、出力ＰＯＵＴ，ＮＯＵＴの極性が反転する。
以下この動作を繰り返しコンデンサＣ１は充放電を行
う。この時の可変パルス遅延回路１のコンデンサＣ１の
端子電圧を、Ａ点については図１０の（ｆ）の実線に、
Ｂ点については点線に示す。

【００２０】ここで得られた遅延出力（図１０の
（ｇ））と２分周出力のＥＸＯＲをとると、図１０の
（ｈ）のようになり、その出力信号はハイレベル区間に
対してローレベル区間の大きなものとなる。従って、こ
の信号をチャージポンプ回路３に入力すると、その出力
電位は過放電により充放電平衡時よりも小さくなり、そ
の結果誤差電流Ｉｘも小さくなる。最終的にＩｘはそれ
が取りうる最小の値になり、その電流値における状態で
この回路ブロックは安定する。即ち、遅延時間を小さく
することができず、デューティ５０％の出力を得ること
はできない。また、遅延出力は、図１０（ｇ）に示すよ
うに、遅延量がＴ以上になった場合には２分周出力の３
倍周期で安定する様になる。そして、遅延出力ＰＯＵＴ
と２分周出力とのＥＸＯＲをとったときの出力波形は、
図４の（ｈ）に示すようになり、まったく期待しない波
形が得られることになる。

【００２１】

【発明が解決しようとする課題】従来の可変パルス遅延
回路では、回路素子バラツキの大きいＩＣ回路で構成す
る場合、回路素子バラツキによるパルス遅延時間のバラ
ツキを吸収するように、パルス遅延時間の可変範囲を広
くしなければならない。

【００２２】しかしながら、このように可変範囲を広く
した場合、上述したように、パルス遅延時間が回路動作
起動時において、可変パルス遅延回路における遅延時間
が、当該可変パルス遅延時間に入力される入力パルス信
号の立ち上がりエッジから立ち下がりエッジまでのハイ
レベル期間、或は立ち下がりエッジから立ち上がりエッ
ジまでのローレベル期間の少なくともいずれかよりも大
きくなる場合がある。そして、このような場合が発生す
ると、当該可変パルス遅延回路の動作が異常になるとい
う問題がある。

【００２３】本発明は上記の問題に鑑みてなされたもの
であり、可変パルス遅延回路の遅延時間が入力パルスの
ハイレベル期間或はローレベル期間の少なくともいずれ
かを越えた場合、これを検出し、その遅延時間を適切に
制御することを可能とし、安定した動作を可能とする信
号制御回路を提供することを目的とする。

【００２４】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の信号制御回路は以下の構成を備える。即
ち、入力パルス信号を遅延して遅延パルス信号を出力す
る遅延手段と、前記遅延手段における信号の遅延時間
が、前記入力パルス信号の立ち上がりエッジからたち下
がりエッジまでのローレベル期間もしくは、立ち下がり
エッジから立ち上がりエッジまでのハイレベル期間の少
なくとも一方より大きい過遅延の状態にあることを検出
する検出手段と、前記検出手段によって過遅延が検出さ
れた場合、該遅延時間を減少すべく前記遅延手段を制御
する制御手段とを備える。

【００２５】また、好ましくは、前記検出手段による検
出は、前記入力パルス信号の立ち上がりエッジもしくは
立ち下がりエッジの一方のタイミングにおいて前記遅延
パルス信号の状態を検出することで行う。周知のフリッ
プフロップ回路等を用いて検出手段を構成でき、回路構
成が簡素化されるからである。

【００２６】また、好ましくは、前記入力パルス信号と
前記遅延パルス信号の排他論理和を該入力パルスの２倍
の周波数のパルス信号として出力する出力手段を更に備
える。入力パルス信号を２倍の周波数に変換することが
可能な逓倍回路を構成できるからである。

【００２７】また、好ましくは、前記制御手段は、前記
検出手段によって過遅延が検出された場合に該遅延時間
を減少すべく前記遅延手段を制御するとともに、前記検
出手段によって前記過遅延が検出されない場合は前記出
力手段より出力されるパルス信号のデューティ比に基づ
いて前記遅延時間を制御する。過遅延が検出された場合
は、その遅延時間を減少すると共に、過遅延が検出され
ない場合は所望のデューティ比のパルス信号を安定的に
出力できる。

【００２８】また、好ましくは、前記制御手段は、入力
されたパルス信号のデューティ比に基づいて前記遅延時
間を制御する制御信号生成回路を有し、前記検出手段で
過遅延が検出された場合は前記遅延手段の遅延時間を減
少させる方向に該制御信号生成回路を動作させるべくパ
ルス信号を生成して該制御信号生成回路に入力し、前記
検出手段で過遅延が検出されない場合は、前記出力手段
より出力されたパルス信号を前記制御信号生成回路に入
力する。信号生成回路として、例えばチャージポンプ回
路を適用することが可能となり、一般的なデューティー
比の制御機構を適用できる。このため、本発明の信号制
御回路がより容易に構成できる。

【００２９】また、好ましくは、原パルス信号を１／２
に分周して得られる分周パルスを前記入力パルスとして
出力する出力手段を更に備える。原パルスに対するデュ
ーティ再生回路を構成できるからである。

【００３０】また、好ましくは、前記出力手段より出力
されるパルス信号に基づいて三角波信号を発生する発生
手段を更に備える。安定的な三角波発生回路を構成する
ことが可能となるからである。

【００３１】また、好ましくは、前記制御手段は、前記
検出手段によって過遅延が検出された場合に該遅延時間
を減少すべく前記遅延手段を制御するとともに、前記検
出手段によって過遅延が検出されない場合に前記発生手
段により発生される三角波信号に基づいて遅延時間を制
御する。

【００３２】

【発明の実施の形態】以下に、添付の図面を参照して本
発明の好適な実施形態を説明する。

【００３３】＜第１の実施形態＞図４は第１の実施形態
によるデューティ再生回路の構成を表すブロック図であ
る。このシステムは、図１に示した回路ブロックにＤフ
リップフロップ５ｂ（以下、ＤＦＦ５ｂとする）、オア
回路５ｃ（以下、ＯＲ５ｃとする）、インバータ５ｄを
加えた構成となっている。そして、このような構成を採
用することにより、可変パルス遅延回路１の遅延量が入
力クロックＣＫの周期Ｔを越えた場合でも、入力クロッ
ク信号ＣＫと同周期のデューティーの適切に再生された
信号ＳＣＫを得ることを可能とするものである。なお、
図４のブロック図において図１と同様の機能を有する構
成については同じ参照番号を付した。また、他の構成の
機能については、以下の動作説明により明らかとなろ
う。

【００３４】ここでは、従来の技術で説明したように、
可変パルス遅延回路の遅延出力が入力クロックＣＫの周
期Ｔを越えた場合を考える。

【００３５】図１０の（ａ）に示したようなデューティ
ーが５０％ではない入力クロック信号ＣＫを２分周回路
２に入力し、デューティーずれによる影響をなくす。そ
して、２分周回路２で２分周されたクロック信号（図１
０の（ｂ））は、可変パルス遅延回路１、ＥＸＯＲ５ａ
及びインバータ５ｄに入力される。また、可変パルス遅
延回路１において遅延された出力信号（図１０（ｇ））
は、ＤＦＦ５ｂ及びＥＸＯＲ５ａに入力される。

【００３６】ＤＦＦ５ｂは、可変パルス遅延回路１の遅
延出力を入力データとし、インバータ５ｄの出力をクロ
ックとして入力し、動作する。このＤＦＦ５ｂにより、
可変パルス遅延回路１の遅延出力（図１０（ｇ））を、
２分周回路２による２分周出力（図１０（ｂ））の立ち
下がりエッジでラッチすることになる。このため、遅延
出力の遅延量が入力クロック信号の周期Ｔを越えていれ
ば、その旨を示す出力がＤＦＦ５ｂの負出力より得られ
ることになる。

【００３７】例えば、遅延出力が図１０の（ｇ）のよう
であった場合、ＤＦＦ５ｂの負出力は図１０の（ｉ）の
ようになる。そして、これは先のＥＸＯＲ５ａの出力
（図１０の（ｈ））と共にＯＲ５ｃに入力される。従っ
て、このときのＯＲ５ｃの出力は、図１０（ｊ）の波形
の様になる。これはハイレベル区間がローレベル区間に
比べて十分大きく、これをチャージポンプ回路３に入力
することで、その出力電圧は可変パルス遅延回路１の遅
延量を小さくする方向、即ち誤差信号発生回路４の出力
電流Ｉｘを大きくする方向に作用する。このように、可
変パルス遅延回路の遅延量を小さくしていくことで、そ
の遅延量がＣＫの１／２周期になるように可変パルス遅
延回路１を制御することが可能となる。この結果、図９
の（ｅ）で示したような出力信号が得られる。

【００３８】また遅延量がＣＫの１周期以内である場合
には、ＤＦＦ５ｂの負出力は、“Ｌ”の状態を保ち続け
るので、チャージポンプ回路にはＥＸＯＲ５ａの出力信
号がそのまま入力されることになり、図１で上述したご
とく、誤差電流を発生させることにより遅延量を適切に
制御することができる。

【００３９】このようにＤＦＦ５ｂによって２分周信号
の立ち下がりエッジでパルス遅延出力をラッチし、遅延
量が入力信号ＣＫの１周期Ｔを越えた場合には、ＤＦＦ
５ｂの出力にパルスを発生させ、その信号とデューティ
ー再生出力とのＯＲをとることでチャージポンプ回路３
の入力信号のハイレベル区間長をローレベル区間に比べ
て十分に大きくし、可変パルス遅延回路１の制御電流を
大きくして遅延量を小さくするよう制御する。このた
め、遅延量制御電流が非常に小さくなった場合でも回路
を収束させて、所望のデューティー再生出力を得ること
ができるようになる。

【００４０】なお、上記第１の実施形態では、２分周回
路２によって入力クロックＣＫの手記を２倍に分周し、
これを可変パルス遅延回路１の入力パルス信号として、
入力クロックＣＫのデューティ再生回路としている。し
かしながら、例えば、２分周回路２を省略し、入力クロ
ックを直接可変パルス制御回路１、ＥＸＯＲ５ａ、イン
バータ５ｄに入力するように構成すれば、入力クロック
ＣＫの２倍の周波数のクロックを出力する２逓倍回路と
なる。この場合、入力クロックのデューティ比が５０％
でなければ、当該クロックのハイレベル期間とローレベ
ル期間の少なくともいずれかよりも遅延時間が大きくな
った場合に、ＤＦＦ５ｂによる過遅延の検出がなされる
ことになる。

【００４１】［第２の実施形態］上記第１の実施例で
は、可変パルス遅延回路を用いて入力クロックのデュー
ティを５０％に調整して出力する制御回路を説明した。
第２の実施形態では、可変パルス遅延回路を用いて、三
角波信号を発生する三角波発生回路について説明する。

【００４２】図５は第２の実施形態による三角波発生回
路の回路構成を表す図である。また、図１１は三角波発
生回路の各構成の出力信号のタイミングを説明するタイ
ミングチャートである。

【００４３】この回路は、可変パルス遅延回路１、２分
周回路２、排他論理回路５ａ（ＥＸＯＲ５ａ），Ｄ−フ
リップフロップ５ｂ（ＤＦＦ５ｂ），インバータ５ｄ，
アンド回路５ｅ（ＡＮＤ５ｅ）、チャージポンプ回路
３’，７、誤差信号発生回路４，８、コンパレータ９
ａ，９ｂ，９ｃ、バッファ１０、電流源Ｉ９，Ｉ１０，
Ｉ１１からなる。そして、本回路構成によれば、図１１
（ａ）に示すような入力クロック信号ＣＫより、これと
同周期の三角波信号（図１０（ｋ））を得ることができ
る。

【００４４】図５に示した第２の実施形態による三角波
発生回路の動作について、以下に説明する。

【００４５】先ず図１１（ａ）に示したような入力クロ
ック信号ＣＫを入力すると、ＥＸＯＲ５ａからは２分周
出力（図１１（ｂ））と可変パルス遅延回路（図１１
（ｄ））の排他論理和の信号が出力される。そして、こ
の信号を用いてスイッチＳ２を制御し、電流Ｉ１０，Ｉ
１１を利用してコンデンサＣ２を充放電させることによ
り三角波信号ＴＲＩを得る。ここで電流Ｉ１０，Ｉ１１
はＩ１１＝２＊Ｉ１０という関係にある。基本的にこの
電流比でコンデンサＣ２を充放電すれば三角波が得られ
る。しかしこの三角波はこのままでは内部素子のバラツ
キ等により正確に安定したままではいられない。そこ
で、バッファ１０を介して得られる三角波信号ＴＲＩを
コンパレータ９ａ及び９ｂに入力し、それぞれにおいて
三角波信号の１０％及び９０％のレベルを持つ信号Ｖ１
０，Ｖ９０でコンパレートする。

【００４６】図６は三角波とＶ１０，Ｖ９０との関係を
示す図である。また、このＶ１０と三角波信号ＴＲＩの
コンパレート出力パルスＰ１０を図１１の（ｍ）に、Ｖ
９０と三角波信号ＴＲＩのコンパレート出力パルスＰ９
０を図１１の（ｎ）にそれぞれ示す。

【００４７】パルスＰ１０は、図６のＤＦＦ５ｂの出力
と共にＡＮＤ５ｅに入力され、その出力はチャージポン
プ回路３’に入力される。ここでＤＦＦ５ｂは、第１の
実施形態で説明したように、可変パルス遅延回路１によ
る遅延出力を２分周回路２の２分周信号出力の立ち下が
りエッジでラッチした出力であり、可変パルス遅延回路
１における遅延量が入力クロック信号ＣＫの周期Ｔより
小さければＤＦＦ５ｂの出力は“Ｈ”レベルのままであ
る。

【００４８】まず、可変パルス遅延回路１の遅延量が入
力クロック信号ＣＫの周期Ｔ以下だった場合を説明す
る。この場合、ＡＮＤ５ｅに入力されたパルスＰ１０が
そのままチャージポンプ回路３’に入力されることにな
り、従って、チャージポンプ回路３’への入力信号は、
図１１の（ｍ）のようになる。またパルスＰ９０はパル
スＰ１０と共にチャージポンプ回路７に入力される。

【００４９】図７はチャージポンプ回路３’の構成を示
す図である。また、図８はチャージポンプ回路７の構成
を示す図である。図７に示すように、チャージポンプ回
路３’は、電流Ｉａ、０．９Ｉａを発生する電流源を用
い、パルスＰ１０によりハイレベルでオン、ローレベル
でオフするスイッチＳ３を制御し、コンデンサＣａを充
放電する。これにより、パルスＰ１０のハイレベル時間
とローレベル時間の比がちょうど９：１の比になった場
合に出力が安定するようになる。そして、その出力はバ
ッファ６を通り誤差信号発生回路４に外部からの電流Ｉ
０とともに入力され、ここで誤差電流Ｉｘを発生させ、
可変パルス遅延回路１に入力することで三角波のデュー
ティー、すなわちそのオフセット値を制御する。

【００５０】また図８に示すチャージポンプ回路７で
は、電流１．８Ｉｂを発生する電流源と、電流Ｉｂを発
生する２つの電流源とを用い、パルスＰ１０、パルスＰ
９０により、ハイレベルでオン、ローレベルでオフする
スイッチＳ４，Ｓ５をそれぞれ制御し、コンデンサＣｂ
を充放電することによりＰ１０，Ｐ９０のオン時間とオ
フ時間の比が共に９：１になった場合に安定する。その
出力はバッファ６を通り、誤差信号発生回路８に外部か
らの電流Ｉ０と共に入力され、誤差電圧ΔＶを発生さ
せ、これにより図５中の電流源Ｉ１０，Ｉ１１を制御す
ることで三角波のピーク値をコントロールする。

【００５１】また図５中、信号Ｖｓ（図６にそのレベル
を示す）で三角波をコンパレートするコンパレータ９ｃ
は、三角波発生時にすばやく三角波をそのレベルに収束
させ、また１周期毎に三角波の下頂点でそれを固定する
起動回路の役割をする。

【００５２】このようにして安定した三角波を発生させ
るわけであるが、次に、図５中に示したＤＦＦ５ｂ、イ
ンバータ５ｄ、ＡＮＤ５ｅがなく、遅延量が内部素子バ
ラツキ等の影響によりＴ／２よりも若干大きくなってし
まった場合を考える。

【００５３】このときＥＸＯＲ５ａの出力はハイレベル
が大きい信号となり、それにより作られた三角波はコン
デンサＣ２による充電時間が長いため、その上頂点は安
定時よりも高いレベルになる。これをコンパレータ９ａ
によりＶ１０でコンパレートすると、その出力パルスは
安定時に対してローレベルの大きいものになる。これに
より誤差電流Ｉｘは大きくなり、従って遅延量は小さく
なる方向に動いてその遅延量をＴ／２に収束させる。こ
の結果、出力される三角波信号は、図１１の（ｋ）のよ
うになる。

【００５４】次に上記と同条件で従来例と同様の理由に
より遅延量が入力クロックの周期Ｔ以上になってしまっ
た場合を考えてみる。図１２は、遅延量が入力クロック
信号の周期を越えた場合の各信号のタイミングを説明す
るタイミングチャートである。

【００５５】ここでは従来の技術で説明した例と同じよ
うに、誤差電流Ｉｘがそれが取りうる最小の値になった
場合について説明する。この場合、ＥＸＯＲ５ａからの
出力は従来例に示した場合と同様にハイレベル区間に対
してローレベル区間の大きなものとなる（図１２
（ｈ））。このような信号を用いてスイッチＳ２を制御
した場合に、コンデンサＣ２への充放電の関係から三角
波が図１２（ｌ）のように発生したとする。ここで図１
２（ｈ）の時刻ｔ３〜ｔ４、ｔ６〜ｔ７、ｔ９〜ｔ１０
のローレベル区間において、三角波信号は一定のレベル
で安定しているが、これは図５のコンパレータ９ｃ、電
流源Ｉ９、電圧Ｖｓからなる起動回路によるもので、三
角波の下頂点はＶｓのレベルで安定している。

【００５６】このような三角波をコンパレータ９ａでコ
ンパレートするとその出力は図１２（ｏ）のようにな
り、同様にコンパレータ９ｂでコンパレートするとその
出力は同図（ｐ）の様になる。コンパレータ９ａの出力
パルスは図４（ｍ）に示した正常動作時の出力パルスよ
りもハイレベル区間がローレベル区間に対して大きい。
従って、このような信号をチャージポンプ回路３’に入
力すると、コンデンサＣａは過放電となり、その出力電
位は正常動作時よりも小さくなる。このため、誤差信号
発生回路４からの出力電流Ｉｘは大きくなることができ
なくなる。即ち、可変パルス遅延回路１の遅延量を小さ
くすることができなくなり、遅延時間をＴ／２へ収束さ
せることができず、三角波信号の周期はＴへ収束しな
い。

【００５７】さらに、コンパレータ９ａ，９ｂの出力を
チャージポンプ回路７に入力すると、この回路の出力電
位は正常時よりも小さくなる。このため、誤差信号発生
回路８からの誤差電圧出力も小さくなり、これにより電
流Ｉ１０，Ｉ１１が小さくなるため、三角波ピーク値も
小さくなった所で安定する。以上のように、ＤＦＦ５
ｂ、インバータ５ｄ、ＡＮＤ５ｅがないような回路構成
において、可変パルス遅延回路の遅延量がＴを越えた状
態では正常動作への復帰はできない。

【００５８】しかしながら、第２の実施形態によれば、
図５に示すようにＤＦＦ５ｂ、インバータ５ｄ、ＡＮＤ
５ｅが備えられており、上記のような条件に対しても、
周期Ｔの安定した三角波信号を得ることが可能となる。
この場合、回路ブロックは以下のような動作をする。

【００５９】ＤＦＦ５ｂが２分周回路２の出力信号の立
ち下がりタイミングで可変パルス遅延回路１の出力信号
をラッチすることにより、その出力は図１１（ｉ）が反
転したパルスとなる。この信号と、コンパレータ９ａの
出力（図１２（ｏ））とのＡＮＤをとることにより図１
２（ｑ）のパルスが得られる。このパルスエネルギー
は、ハイ区間が２に対してロー区間は１であり、チャー
ジポンプ回路３の安定量であるパルスのハイ、ロー区間
の比率９：１に対して非常にロー区間の大きいものであ
る。そのためハイチャージポンプ回路３’のコンデンサ
Ｃａは過充電となり、その出力電位は高くなる。

【００６０】この結果、誤差電流Ｉｘも大きくなり、遅
延量を減少する方向に作用し、遅延時間をＴ／２に収束
するように動作する。そして、出力される三角波信号
は、図１１の（ｋ）に示すように周期Ｔで安定した波形
となる。

【００６１】以上説明したように、上記各実施形態によ
れば、内部素子及び外部素子のバラツキによらず、誤動
作することの無い可変パルス遅延回路をＩＣ回路で容易
に構成することが可能となる。また、第１の実施形態に
よれば、安定的な動作を達成するパルス幅デューティー
再生回路がえら得る。更に、第２の実施形態によれば、
安定した動作を達成する三角波発生回路をＩＣ回路で容
易に構成することができるという効果がある。以上のよ
うに内部素子バラツキの大きいＩＣ回路で無調整により
それぞれの回路を構成できるということはＩＣ設計上非
常に大きな利点がある。

【００６２】

【発明の効果】以上説明したように、本発明によれば、
可変パルス遅延回路の遅延時間が入力パルスのローレベ
ル期間もしくはハイレベル期間の少なくともいずれかを
越えた場合に、これを検出し、その遅延時間を制御する
ことが可能となるので、安定した動作を可能とする信号
制御回路が提供される。

【００６３】

【図面の簡単な説明】

【図１】可変パルス遅延回路を用いて構成した従来のデ
ューティー再生の回路ブロックを示す図である。

【図２】可変パルス遅延回路１の回路構成を示した回路
図である。

【図３】チャージポンプ回路３の構成を示す図である。

【図４】第１の実施形態によるデューティ再生回路の構
成を表すブロック図である。

【図５】第２の実施形態による三角波発生回路の回路構
成を表す図である。

【図６】三角波とＶ１０，Ｖ９０との関係を示す図であ
る。

【図７】第２の実施形態におけるチャージポンプ回路
３’の構成を示す図である。

【図８】第２の実施形態におけるチャージポンプ回路７
の構成を示す図である。

【図９】デューティ再生回路の通常動作時における各信
号のタイミングを表すタイミングチャートである。

【図１０】可変パルス遅延回路の遅延時間が入力クロッ
ク信号の周期よりも大きくなった場合の各信号のタイミ
ングを表すタイミングチャートである。

【図１１】三角波発生回路の各構成の出力信号のタイミ
ングを説明するタイミングチャートである。

【図１２】遅延量が入力クロック信号の周期を越えた場
合の各信号のタイミングを説明するタイミングチャート
である。

【符号の説明】

１可変パルス遅延回路２２分周回路３，３’、７チャージポンプ回路４，８誤差信号発生回路５ａ排他論理回路５ｂＤフリップフロップ５ｃオア回路５ｄインバータ５ｅアンド回路６，１０バッファ９ａ，９ｂ，９ｃコンパレータ

Claims

【特許請求の範囲】

【請求項１】入力パルス信号を遅延して遅延パルス信
号を出力する遅延手段と、前記遅延手段における信号の遅延時間が、前記入力パル
ス信号の立ち上がりエッジからたち下がりエッジまでの
ローレベル期間もしくは、立ち下がりエッジから立ち上
がりエッジまでのハイレベル期間の少なくとも一方より
大きい過遅延の状態にあることを検出する検出手段と、前記検出手段によって過遅延が検出された場合、該遅延
時間を減少すべく前記遅延手段を制御する制御手段とを
備えることを特徴とする信号制御回路。
【請求項２】前記検出手段による検出は、前記入力パ
ルス信号の立ち上がりエッジもしくは立ち下がりエッジ
の一方のタイミングにおいて前記遅延パルス信号の状態
を検出することで行うことを特徴とする請求項１に記載
の信号制御回路。
【請求項３】前記入力パルス信号と前記遅延パルス信
号の排他論理和を該入力パルスの２倍の周波数のパルス
信号として出力する出力手段を更に備えることを特徴と
する請求項１に記載の信号制御回路。
【請求項４】前記制御手段は、前記検出手段によって
過遅延が検出された場合に該遅延時間を減少すべく前記
遅延手段を制御するとともに、前記検出手段によって前
記過遅延が検出されない場合は前記出力手段より出力さ
れるパルス信号のデューティ比に基づいて前記遅延時間
を制御することを特徴とする請求項３に記載の信号制御
回路。
【請求項５】前記制御手段は、入力されたパルス信号
のデューティ比に基づいて前記遅延時間を制御する制御
信号生成回路を有し、前記検出手段で過遅延が検出された場合は前記遅延手段
の遅延時間を減少させる方向に該制御信号生成回路を動
作させるべくパルス信号を生成して該制御信号生成回路
に入力し、前記検出手段で過遅延が検出されない場合は、前記出力
手段より出力されたパルス信号を前記制御信号生成回路
に入力することを特徴とする請求項３に記載の信号制御
回路。
【請求項６】原パルス信号を１／２に分周して得られ
る分周パルスを前記入力パルスとして出力する出力手段
を更に備えることを特徴とする請求項３に記載の信号制
御回路。
【請求項７】前記出力手段より出力されるパルス信号
に基づいて三角波信号を発生する発生手段を更に備える
ことを特徴とする請求項３に記載の信号制御回路。
【請求項８】前記制御手段は、前記検出手段によって
過遅延が検出された場合に該遅延時間を減少すべく前記
遅延手段を制御するとともに、前記検出手段によって過
遅延が検出されない場合に前記発生手段により発生され
る三角波信号に基づいて遅延時間を制御することを特徴
とする請求項７に記載の信号制御回路。