JPH09214315A - 出力バッファ、半導体集積回路、及び出力バッファの駆動能力調整方法 - Google Patents
出力バッファ、半導体集積回路、及び出力バッファの駆動能力調整方法Info
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- JPH09214315A JPH09214315A JP8022807A JP2280796A JPH09214315A JP H09214315 A JPH09214315 A JP H09214315A JP 8022807 A JP8022807 A JP 8022807A JP 2280796 A JP2280796 A JP 2280796A JP H09214315 A JPH09214315 A JP H09214315A
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
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Abstract
(57)【要約】
【課題】 実装時に、パッケージ外部の回路の負荷容量
に応じて出力バッファの駆動能力を適切な値に調整でき
る半導体集積回路を提供する。 【解決手段】 所定の回路動作を行う内部回路と、該内
部回路の出力が印加される入力ノードと信号出力パッド
との間に並列接続された複数個のトランジスタを有し該
内部回路の出力に基づいて前記信号出力パッドに接続さ
れる外部回路を駆動する出力バッファとを備えた半導体
集積回路において、前記出力バッファに、前記各トラン
ジスタの信号入力を個別にスイッチングする複数個のス
イッチ手段を設け、前記外部回路の負荷容量を参照し
て、前記各スイッチ手段のスイッチング状態を設定す
る。
に応じて出力バッファの駆動能力を適切な値に調整でき
る半導体集積回路を提供する。 【解決手段】 所定の回路動作を行う内部回路と、該内
部回路の出力が印加される入力ノードと信号出力パッド
との間に並列接続された複数個のトランジスタを有し該
内部回路の出力に基づいて前記信号出力パッドに接続さ
れる外部回路を駆動する出力バッファとを備えた半導体
集積回路において、前記出力バッファに、前記各トラン
ジスタの信号入力を個別にスイッチングする複数個のス
イッチ手段を設け、前記外部回路の負荷容量を参照し
て、前記各スイッチ手段のスイッチング状態を設定す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、信号出力パッドに
接続される外部回路を駆動する出力バッファ、この出力
バッファを搭載した半導体集積回路、及び前記出力バッ
ファの駆動能力を調整する出力バッファの駆動能力調整
方法に関する。
接続される外部回路を駆動する出力バッファ、この出力
バッファを搭載した半導体集積回路、及び前記出力バッ
ファの駆動能力を調整する出力バッファの駆動能力調整
方法に関する。
【０００２】
【従来の技術】従来、この種の分野の技術としては例え
ば図９に示すようなものがあった。
ば図９に示すようなものがあった。
【０００３】図９は、従来の半導体集積回路の一構成例
を示す回路図である。
を示す回路図である。
【０００４】この半導体集積回路１００の内部回路１０
１から出力される信号Ｓ１１は、出力バッファ１０２を
通して出力パッド１０３に接続されるパッケージ外部の
回路へ供給される。
１から出力される信号Ｓ１１は、出力バッファ１０２を
通して出力パッド１０３に接続されるパッケージ外部の
回路へ供給される。
【０００５】前記出力バッファ１０２は、内部回路１０
１からの信号Ｓ１１を反転増幅するインバータ１１０を
有し、さらにその出力側のノードＮ１１と、出力信号Ｓ
１２が出力される前記信号出力パッド１０３に接続され
たノードＮ１２との間には、複数のインバータ１１１，
１１２，１１３が並列接続されている。
１からの信号Ｓ１１を反転増幅するインバータ１１０を
有し、さらにその出力側のノードＮ１１と、出力信号Ｓ
１２が出力される前記信号出力パッド１０３に接続され
たノードＮ１２との間には、複数のインバータ１１１，
１１２，１１３が並列接続されている。
【０００６】このような構成の出力バッファ１０２を使
用して、信号出力パッド１０３に接続される外部回路を
駆動する場合について、図１０（ａ），（ｂ）を用いて
説明する。
用して、信号出力パッド１０３に接続される外部回路を
駆動する場合について、図１０（ａ），（ｂ）を用いて
説明する。
【０００７】図１０（ａ），（ｂ）は、出力バッファの
駆動能力の違いによる信号波形の相違を示すグラフであ
り、同図（ａ）は、負荷容量Ｃａを持つ外部回路を駆動
した場合の信号波形を示し、同図（ｂ）に同一の出力バ
ッファで負荷容量Ｃｂの外部回路を駆動した場合を示す
ものである。なお、各負荷容量の大きさはＣａ＜Ｃｂな
る関係を持ち、図中Ｖｔｈは出力バッファ１０２内イン
バータのスレッシュホールドレベルである。
駆動能力の違いによる信号波形の相違を示すグラフであ
り、同図（ａ）は、負荷容量Ｃａを持つ外部回路を駆動
した場合の信号波形を示し、同図（ｂ）に同一の出力バ
ッファで負荷容量Ｃｂの外部回路を駆動した場合を示す
ものである。なお、各負荷容量の大きさはＣａ＜Ｃｂな
る関係を持ち、図中Ｖｔｈは出力バッファ１０２内イン
バータのスレッシュホールドレベルである。
【０００８】図１０（ａ），（ｂ）から分かるように、
負荷容量の違いにより信号の立ち上がり時間が異なり、
最適な立ち上がり時間の信号ｔを得るためには、適切な
負荷駆動能力をもつ出力バッファを使用する必要があ
る。しかしながら一般的に、半導体集積回路はその製造
時において如何なる負荷容量をもつ回路と接続されるか
は不明である。そのため製造時には、ある負荷容量を仮
定し、それを適切な立ち上がり時間ｔで駆動できる能力
を持つ出力バッファを使用している。
負荷容量の違いにより信号の立ち上がり時間が異なり、
最適な立ち上がり時間の信号ｔを得るためには、適切な
負荷駆動能力をもつ出力バッファを使用する必要があ
る。しかしながら一般的に、半導体集積回路はその製造
時において如何なる負荷容量をもつ回路と接続されるか
は不明である。そのため製造時には、ある負荷容量を仮
定し、それを適切な立ち上がり時間ｔで駆動できる能力
を持つ出力バッファを使用している。
【０００９】
【発明が解決しようとする課題】しかしながら、上記半
導体集積回路の出力バッファでは、次のような問題点が
あった。
導体集積回路の出力バッファでは、次のような問題点が
あった。
【００１０】すなわち、上述したように、信号出力パッ
ド１０３に接続される外部回路の負荷容量を、ある値に
仮定して駆動能力を設定するため、当該出力バッファを
備えた半導体集積回路をプリント基板等に実装するに際
し、製造時に仮定した負荷容量より小さい負荷容量を持
つ回路と接続される場合も有り得る。出力バッファ１０
２で消費する電力はその駆動能力に比例して増大するた
め、必要以上に高い駆動能力を持つ出力バッファは不必
要な電力消費をもたらすことになる。
ド１０３に接続される外部回路の負荷容量を、ある値に
仮定して駆動能力を設定するため、当該出力バッファを
備えた半導体集積回路をプリント基板等に実装するに際
し、製造時に仮定した負荷容量より小さい負荷容量を持
つ回路と接続される場合も有り得る。出力バッファ１０
２で消費する電力はその駆動能力に比例して増大するた
め、必要以上に高い駆動能力を持つ出力バッファは不必
要な電力消費をもたらすことになる。
【００１１】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、外部回路の負
荷容量に応じて駆動能力を適切な値に調整できる出力バ
ッファを提供することである。またその他の目的は、実
装時にパッケージ外部の回路の負荷容量に応じて出力バ
ッファの駆動能力を適切な値に調整できる半導体集積回
路を提供することである。さらにその他の目的は、半導
体集積回路の実動作前に、パッケージ外部の回路の負荷
容量に応じて出力バッファの駆動能力を適切な値に調整
できる出力バッファの駆動能力調整方法を提供すること
である。
するためになされたもので、その目的は、外部回路の負
荷容量に応じて駆動能力を適切な値に調整できる出力バ
ッファを提供することである。またその他の目的は、実
装時にパッケージ外部の回路の負荷容量に応じて出力バ
ッファの駆動能力を適切な値に調整できる半導体集積回
路を提供することである。さらにその他の目的は、半導
体集積回路の実動作前に、パッケージ外部の回路の負荷
容量に応じて出力バッファの駆動能力を適切な値に調整
できる出力バッファの駆動能力調整方法を提供すること
である。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の出力バッファの特徴は、入力信号が印
加される入力ノードと信号出力パッドとの間に並列接続
された複数個のトランジスタを有する出力バッファにお
いて、前記各トランジスタの信号入力を個別にスイッチ
ングする複数個のスイッチ手段を設け、前記信号出力パ
ッドに接続される外部回路の負荷容量を参照して、前記
各スイッチ手段のスイッチング状態を設定することにあ
る。
に、第１の発明の出力バッファの特徴は、入力信号が印
加される入力ノードと信号出力パッドとの間に並列接続
された複数個のトランジスタを有する出力バッファにお
いて、前記各トランジスタの信号入力を個別にスイッチ
ングする複数個のスイッチ手段を設け、前記信号出力パ
ッドに接続される外部回路の負荷容量を参照して、前記
各スイッチ手段のスイッチング状態を設定することにあ
る。
【００１３】この第１の発明によれば、並列接続された
トランジスタの並列接続数が外部回路の負荷容量に応じ
て適切に設定され、外部回路に対する駆動能力は、その
負荷容量に応じて適切な値に調整されることになる。
トランジスタの並列接続数が外部回路の負荷容量に応じ
て適切に設定され、外部回路に対する駆動能力は、その
負荷容量に応じて適切な値に調整されることになる。
【００１４】第２の発明の半導体集積回路の特徴は、所
定の回路動作を行う内部回路と、該内部回路の出力が印
加される入力ノードと信号出力パッドとの間に並列接続
された複数個のトランジスタを有し該内部回路の出力に
基づいて前記信号出力パッドに接続される外部回路を駆
動する出力バッファとを備えた半導体集積回路におい
て、前記出力バッファに、前記各トランジスタの信号入
力を個別にスイッチングする複数個のスイッチ手段を設
け、前記外部回路の負荷容量を参照して、前記各スイッ
チ手段のスイッチング状態を設定することにある。
定の回路動作を行う内部回路と、該内部回路の出力が印
加される入力ノードと信号出力パッドとの間に並列接続
された複数個のトランジスタを有し該内部回路の出力に
基づいて前記信号出力パッドに接続される外部回路を駆
動する出力バッファとを備えた半導体集積回路におい
て、前記出力バッファに、前記各トランジスタの信号入
力を個別にスイッチングする複数個のスイッチ手段を設
け、前記外部回路の負荷容量を参照して、前記各スイッ
チ手段のスイッチング状態を設定することにある。
【００１５】この第２の発明によれば、出力バッファに
おいて並列接続されたトランジスタの並列接続数が外部
回路の負荷容量に応じて適切に設定され、外部回路に対
する出力バッファの駆動能力は、外部回路の負荷容量に
応じて適切な値に調整されることになる。
おいて並列接続されたトランジスタの並列接続数が外部
回路の負荷容量に応じて適切に設定され、外部回路に対
する出力バッファの駆動能力は、外部回路の負荷容量に
応じて適切な値に調整されることになる。
【００１６】第３の発明の半導体集積回路の特徴は、所
定の回路動作を行う内部回路と、該内部回路の出力が印
加される入力ノードと信号出力パッドとの間に並列接続
された複数個のトランジスタを有し該内部回路の出力に
基づいて前記信号出力パッドに接続される外部回路を駆
動する出力バッファとを備えた半導体集積回路におい
て、複数の駆動能力調整用信号によってそれぞれオン／
オフ制御され、前記各トランジスタの信号入力を個別に
スイッチングする複数個のスイッチ手段を前記出力バッ
ファに設けると共に、駆動能力調整モード時に、前記内
部回路の出力の代りにテスト信号を前記出力バッファへ
入力するテスト信号入力回路と、駆動能力調整モード時
に、外部回路が接続された前記信号出力パッドの信号を
取り込み、該信号が所定の立上がり時間になるように前
記複数の駆動能力調整用信号を確定する駆動能力自動調
整回路とを設けたことにある。
定の回路動作を行う内部回路と、該内部回路の出力が印
加される入力ノードと信号出力パッドとの間に並列接続
された複数個のトランジスタを有し該内部回路の出力に
基づいて前記信号出力パッドに接続される外部回路を駆
動する出力バッファとを備えた半導体集積回路におい
て、複数の駆動能力調整用信号によってそれぞれオン／
オフ制御され、前記各トランジスタの信号入力を個別に
スイッチングする複数個のスイッチ手段を前記出力バッ
ファに設けると共に、駆動能力調整モード時に、前記内
部回路の出力の代りにテスト信号を前記出力バッファへ
入力するテスト信号入力回路と、駆動能力調整モード時
に、外部回路が接続された前記信号出力パッドの信号を
取り込み、該信号が所定の立上がり時間になるように前
記複数の駆動能力調整用信号を確定する駆動能力自動調
整回路とを設けたことにある。
【００１７】この第３の発明によれば、外部回路に対す
る出力バッファの駆動能力が負荷容量に応じて適切な値
になるように、出力バッファにおける並列接続されたト
ランジスタの並列接続数を自動的に設定する。
る出力バッファの駆動能力が負荷容量に応じて適切な値
になるように、出力バッファにおける並列接続されたト
ランジスタの並列接続数を自動的に設定する。
【００１８】第４の発明の半導体集積回路の特徴は、上
記第３の発明において、前記駆動能力自動調整回路は、
カウントアップ信号の入力によりカウントアップ動作を
行って前記複数の駆動能力調整用信号を出力し、イネー
ブル信号の入力を受けて前記カウントアップ動作を停止
するバイナリィカウンタと、前記駆動能力調整モード時
に、外部回路が接続された前記信号出力パッドの信号を
前記テスト信号より所定時間遅れて取り込み、前記バイ
ナリィカウンタへ前記イネーブル信号を出力するフリッ
プフロップとを備えたことにある。
記第３の発明において、前記駆動能力自動調整回路は、
カウントアップ信号の入力によりカウントアップ動作を
行って前記複数の駆動能力調整用信号を出力し、イネー
ブル信号の入力を受けて前記カウントアップ動作を停止
するバイナリィカウンタと、前記駆動能力調整モード時
に、外部回路が接続された前記信号出力パッドの信号を
前記テスト信号より所定時間遅れて取り込み、前記バイ
ナリィカウンタへ前記イネーブル信号を出力するフリッ
プフロップとを備えたことにある。
【００１９】この第４の発明によれば、外部回路の負荷
容量に応じて正確に複数の駆動能力調整用信号を確定す
る。
容量に応じて正確に複数の駆動能力調整用信号を確定す
る。
【００２０】第５の発明の半導体集積回路の特徴は、所
定の回路動作を行う内部回路と、該内部回路の出力が印
加される入力ノードと信号出力パッドとの間に並列接続
された複数個のトランジスタを有し該内部回路の出力に
基づいて前記信号出力パッドに接続される外部回路を駆
動する出力バッファとをパッケージ内部に搭載した半導
体集積回路において、前記各トランジスタの信号入力を
個別にスイッチングする複数個のスイッチ手段を前記出
力バッファに設けると共に、前記外部回路の負荷容量を
参照して前記各スイッチ手段のスイッチング状態を設定
するためのデータを前記パッケージ外部からプログラム
して記憶するデータ記憶手段を前記パッケージ内部に設
けたことにある。
定の回路動作を行う内部回路と、該内部回路の出力が印
加される入力ノードと信号出力パッドとの間に並列接続
された複数個のトランジスタを有し該内部回路の出力に
基づいて前記信号出力パッドに接続される外部回路を駆
動する出力バッファとをパッケージ内部に搭載した半導
体集積回路において、前記各トランジスタの信号入力を
個別にスイッチングする複数個のスイッチ手段を前記出
力バッファに設けると共に、前記外部回路の負荷容量を
参照して前記各スイッチ手段のスイッチング状態を設定
するためのデータを前記パッケージ外部からプログラム
して記憶するデータ記憶手段を前記パッケージ内部に設
けたことにある。
【００２１】この第５の発明によれば、実装時に、出力
バッファが駆動する負荷容量を参照してパッケージ外部
からデータ記憶手段をブログラムし、これによって出力
バッファの駆動能力を調整する。
バッファが駆動する負荷容量を参照してパッケージ外部
からデータ記憶手段をブログラムし、これによって出力
バッファの駆動能力を調整する。
【００２２】第６の発明である出力バッファの駆動能力
調整方法の特徴は、半導体集積回路の内部回路の出力が
印加される入力ノードと信号出力パッドとの間に並列接
続された複数個のトランジスタを有し該内部回路の出力
に基づいて前記信号出力パッドに接続される外部回路を
駆動する出力バッファを用意し、複数の駆動能力調整用
信号によってそれぞれオン／オフ制御され、前記各トラ
ンジスタの信号入力を個別にスイッチングする複数個の
スイッチ手段を前記出力バッファに設けておき、駆動能
力調整モード時に、前記内部回路の出力の代りにテスト
信号を前記出力バッファへ入力し、外部回路が接続され
た前記信号出力パッドの信号を取り込み、該信号が所定
の立上がり時間になるように前記複数の駆動能力調整用
信号を確定した後、前記出力バッファへ前記内部回路の
出力を入力する実動作モードへ移行することにある。
調整方法の特徴は、半導体集積回路の内部回路の出力が
印加される入力ノードと信号出力パッドとの間に並列接
続された複数個のトランジスタを有し該内部回路の出力
に基づいて前記信号出力パッドに接続される外部回路を
駆動する出力バッファを用意し、複数の駆動能力調整用
信号によってそれぞれオン／オフ制御され、前記各トラ
ンジスタの信号入力を個別にスイッチングする複数個の
スイッチ手段を前記出力バッファに設けておき、駆動能
力調整モード時に、前記内部回路の出力の代りにテスト
信号を前記出力バッファへ入力し、外部回路が接続され
た前記信号出力パッドの信号を取り込み、該信号が所定
の立上がり時間になるように前記複数の駆動能力調整用
信号を確定した後、前記出力バッファへ前記内部回路の
出力を入力する実動作モードへ移行することにある。
【００２３】この第６の発明によれば、駆動能力調整モ
ード後の実動作モードにおいて、出力バッファは、外部
回路の負荷容量に応じた適切な駆動能力で外部回路を駆
動する。
ード後の実動作モードにおいて、出力バッファは、外部
回路の負荷容量に応じた適切な駆動能力で外部回路を駆
動する。
【００２４】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
る半導体集積回路の構成を示すブロック図である。
基づいて説明する。図１は、本発明の第１実施形態に係
る半導体集積回路の構成を示すブロック図である。
【００２５】本実施形態の半導体集積回路は、所定の回
路動作を行う内部回路１を有し、この内部回路１の出力
側が、出力バッファ２を介して、当該半導体集積回路の
周辺に設けられた信号出力パッド３に接続されている。
そして、出力バッファ２は、その入力端子を介して内部
回路１からの信号Ｓ１を入力し、外部回路（図示省略）
駆動するための出力信号Ｓ２を信号出力パッド３より出
力する。さらに、出力バッファ２は、駆動能力調整用の
端子群２ａ，２ｂ，２ｃを有し、この端子群２ａ，２
ｂ，２ｃにそれぞれ印加される電圧（信号Ｄ１，Ｄ２，
Ｄ３）により駆動能力を調整する機能を有する。
路動作を行う内部回路１を有し、この内部回路１の出力
側が、出力バッファ２を介して、当該半導体集積回路の
周辺に設けられた信号出力パッド３に接続されている。
そして、出力バッファ２は、その入力端子を介して内部
回路１からの信号Ｓ１を入力し、外部回路（図示省略）
駆動するための出力信号Ｓ２を信号出力パッド３より出
力する。さらに、出力バッファ２は、駆動能力調整用の
端子群２ａ，２ｂ，２ｃを有し、この端子群２ａ，２
ｂ，２ｃにそれぞれ印加される電圧（信号Ｄ１，Ｄ２，
Ｄ３）により駆動能力を調整する機能を有する。
【００２６】図２は、図１中の出力バッファ２の構成を
示す回路図である。
示す回路図である。
【００２７】この出力バッファ２は、内部回路１からの
信号Ｓ１を反転増幅するインバータ１０を有し、さらに
その出力側のノードＮ１と、出力信号Ｓ２が出力される
前記信号出力パッド３に接続されたノードＮ２との間に
は、例えば３個のインバータ１１，１２，１３が並列接
続されている。加えて、この各インバータ１１，１２，
１３の入力側と前記ノードＮ１との間には、パストラン
ジスタ２１，２２，２３が接続されている。
信号Ｓ１を反転増幅するインバータ１０を有し、さらに
その出力側のノードＮ１と、出力信号Ｓ２が出力される
前記信号出力パッド３に接続されたノードＮ２との間に
は、例えば３個のインバータ１１，１２，１３が並列接
続されている。加えて、この各インバータ１１，１２，
１３の入力側と前記ノードＮ１との間には、パストラン
ジスタ２１，２２，２３が接続されている。
【００２８】パストランジスタ２１，２２，２３は、そ
の各ゲートに接続された前記端子群２ａ，２ｂ，２ｃに
それぞれ供給される信号Ｄ１，Ｄ２，Ｄ３によりオン／
オフ動作し、インバータ１１，１２，１３の各入力側と
前記ノードＮ１と経路をスイッチングする働きをする。
これによって、信号Ｄ１，Ｄ２，Ｄ３により出力バッフ
ァ２におけるインバータ１１〜１３の並列接続数が変化
するようになっている。
の各ゲートに接続された前記端子群２ａ，２ｂ，２ｃに
それぞれ供給される信号Ｄ１，Ｄ２，Ｄ３によりオン／
オフ動作し、インバータ１１，１２，１３の各入力側と
前記ノードＮ１と経路をスイッチングする働きをする。
これによって、信号Ｄ１，Ｄ２，Ｄ３により出力バッフ
ァ２におけるインバータ１１〜１３の並列接続数が変化
するようになっている。
【００２９】なお、前記インバータ１０は、電源ＶＤＤ
と接地ＶＳＳとの間に直列接続されたＰチャネルＭＯＳ
トランジスタ（以下、単にＰ−ＭＯＳという）１０ａと
ＮチャネルＭＯＳトランジスタ（以下、単にＮ−ＭＯＳ
という）１０ｂからなるＣＭＯＳインバータであり、同
様に前記インバータ１１，１２，１３は、それぞれＰ−
ＭＯＳ１１ａ，１２ａ，１３ａとＮ−ＭＯＳ１１ｂ，１
２ｂ，１３ｂとからなるＣＭＯＳインバータで構成され
ている。
と接地ＶＳＳとの間に直列接続されたＰチャネルＭＯＳ
トランジスタ（以下、単にＰ−ＭＯＳという）１０ａと
ＮチャネルＭＯＳトランジスタ（以下、単にＮ−ＭＯＳ
という）１０ｂからなるＣＭＯＳインバータであり、同
様に前記インバータ１１，１２，１３は、それぞれＰ−
ＭＯＳ１１ａ，１２ａ，１３ａとＮ−ＭＯＳ１１ｂ，１
２ｂ，１３ｂとからなるＣＭＯＳインバータで構成され
ている。
【００３０】そして、インバータ１０におけるＰ−ＭＯ
Ｓ１０ａとＮ−ＭＯＳ１０ｂの各ゲートには、前記内部
回路１からの信号Ｓ１が供給され、各ドレインが出力ノ
ードとなってノードＮ１に共通接続されている。また、
インバータ１１におけるＰ−ＭＯＳ１１ａとＮ−ＭＯＳ
１１ｂの各ゲートがパストランジスタ２１を介してノー
ドＮ１に共通接続されている。同様にインバータ１２に
おけるＰ−ＭＯＳ１２ａとＮ−ＭＯＳ１２ｂの各ゲート
がパストランジスタ２２を介してノードＮ１に共通接続
され、インバータ１３におけるＰ−ＭＯＳ１３ａとＮ−
ＭＯＳ１３ｂの各ゲートがパストランジスタ２３を介し
てノードＮ１に共通接続され、さらにこれらインバータ
１１，１２，１３を構成する前記トランジスタの各ドレ
インがノードＮ２に共通接続されている。
Ｓ１０ａとＮ−ＭＯＳ１０ｂの各ゲートには、前記内部
回路１からの信号Ｓ１が供給され、各ドレインが出力ノ
ードとなってノードＮ１に共通接続されている。また、
インバータ１１におけるＰ−ＭＯＳ１１ａとＮ−ＭＯＳ
１１ｂの各ゲートがパストランジスタ２１を介してノー
ドＮ１に共通接続されている。同様にインバータ１２に
おけるＰ−ＭＯＳ１２ａとＮ−ＭＯＳ１２ｂの各ゲート
がパストランジスタ２２を介してノードＮ１に共通接続
され、インバータ１３におけるＰ−ＭＯＳ１３ａとＮ−
ＭＯＳ１３ｂの各ゲートがパストランジスタ２３を介し
てノードＮ１に共通接続され、さらにこれらインバータ
１１，１２，１３を構成する前記トランジスタの各ドレ
インがノードＮ２に共通接続されている。
【００３１】以上のように構成される半導体集積回路に
おいて特徴的な動作は、端子群２ａ，２ｂ，２ｃに加え
る信号Ｄ１〜Ｄ３の電圧により、出力バッファ２のイン
バータ１１〜１３の並列接続数を変化させる点にある。
この点について、図３を参照しつつ具体的に説明する。
なお、図３は、本実施形態における出力バッファ２の駆
動能力の調整動作を説明するための図である。
おいて特徴的な動作は、端子群２ａ，２ｂ，２ｃに加え
る信号Ｄ１〜Ｄ３の電圧により、出力バッファ２のイン
バータ１１〜１３の並列接続数を変化させる点にある。
この点について、図３を参照しつつ具体的に説明する。
なお、図３は、本実施形態における出力バッファ２の駆
動能力の調整動作を説明するための図である。
【００３２】ここで、図３では、パストランジスタ２１
が内部回路１からの信号Ｓ１を通過させるのに必要な信
号Ｄ１の電圧を“１”と記述し、通過させない信号Ｄ１
の電圧（通常０ボルト）を“０”と記述する。同様に、
パストランジスタ２２，２３が内部回路１からの信号Ｓ
１を通過させるのに必要な制御信号Ｄ２，Ｄ３の電圧を
“１”と記述し、通過させない制御信号Ｄ２，Ｄ３の電
圧をそれぞれ“０”と記述する。
が内部回路１からの信号Ｓ１を通過させるのに必要な信
号Ｄ１の電圧を“１”と記述し、通過させない信号Ｄ１
の電圧（通常０ボルト）を“０”と記述する。同様に、
パストランジスタ２２，２３が内部回路１からの信号Ｓ
１を通過させるのに必要な制御信号Ｄ２，Ｄ３の電圧を
“１”と記述し、通過させない制御信号Ｄ２，Ｄ３の電
圧をそれぞれ“０”と記述する。
【００３３】図３に示すように、例えば、端子群２ａ，
２ｂ，２ｃにそれぞれ“１”，“１”，“１”の電圧を
加えると、全てのインバータ１１，１２，１３が実質的
に並列接続される。このとき、ノードＮ１が“１”レベ
ル（信号Ｓ１は“０”レベル）であれば、各インバータ
１１，１２，１３においてはそれぞれＮ−ＭＯＳ１１
ｂ，１２ｂ，１３ｂのみがオン状態となり、逆に、ノー
ドＮ１が“０”レベル（信号Ｓ１は“１”レベル）であ
れば、各インバータ１１，１２，１３においてそれぞれ
Ｐ−ＭＯＳ１１ａ，１２ａ，１３ａのみがオン状態とな
る。
２ｂ，２ｃにそれぞれ“１”，“１”，“１”の電圧を
加えると、全てのインバータ１１，１２，１３が実質的
に並列接続される。このとき、ノードＮ１が“１”レベ
ル（信号Ｓ１は“０”レベル）であれば、各インバータ
１１，１２，１３においてはそれぞれＮ−ＭＯＳ１１
ｂ，１２ｂ，１３ｂのみがオン状態となり、逆に、ノー
ドＮ１が“０”レベル（信号Ｓ１は“１”レベル）であ
れば、各インバータ１１，１２，１３においてそれぞれ
Ｐ−ＭＯＳ１１ａ，１２ａ，１３ａのみがオン状態とな
る。
【００３４】同様に、端子群２ａ，２ｂ，２ｃにそれぞ
れ“０”，“１”，“１”の電圧を加えるとインバータ
１２，１３が並列接続され、“１”，“０”，“１”の
電圧を加えるとインバータ１１，１３が並列接続され、
“０”，“０”，“１”の電圧を加えるとインバータ１
３のみが接続される。さらに、端子群２ａ，２ｂ，２ｃ
にそれぞれ“１”，“１”，“０”の電圧を加えるとイ
ンバータ１１，１２が並列接続され、“０”，“１”，
“０”の電圧を加えるとインバータ１２のみが接続さ
れ、“１”，“０”，“０”の電圧を加えるとインバー
タ１１のみが接続される。
れ“０”，“１”，“１”の電圧を加えるとインバータ
１２，１３が並列接続され、“１”，“０”，“１”の
電圧を加えるとインバータ１１，１３が並列接続され、
“０”，“０”，“１”の電圧を加えるとインバータ１
３のみが接続される。さらに、端子群２ａ，２ｂ，２ｃ
にそれぞれ“１”，“１”，“０”の電圧を加えるとイ
ンバータ１１，１２が並列接続され、“０”，“１”，
“０”の電圧を加えるとインバータ１２のみが接続さ
れ、“１”，“０”，“０”の電圧を加えるとインバー
タ１１のみが接続される。
【００３５】ここで、図２に示すインバータ１１，１
２，１３のトランジスタのチャネル幅を、１：２：４と
した場合は、図３に示すような、端子群２ａ，２ｂ，２
ｃに供給する信号Ｄ１〜Ｄ３の電圧の組み合わせによ
り、仮想的に１：２：３：４：５：６：７のチャネル長
をつまり駆動能力を変化させることが可能となる。すな
わち、３個のインバータによるチャネル長の合計は、Ｄ
１，Ｄ２，Ｄ３＝“１”，“１”，“１”では７で最大
となり、Ｄ１，Ｄ２，Ｄ３＝“０”，“１”，“１”で
は６となり、Ｄ１，Ｄ２，Ｄ３＝“１”，“０”，
“１”では５となり、Ｄ１，Ｄ２，Ｄ３＝“０”，
“０”，“１”では４となり、Ｄ１，Ｄ２，Ｄ３＝
“１”，“１”，“０”では３となり、Ｄ１，Ｄ２，Ｄ
３＝“０”，“１”，“０”では２となり、Ｄ１，Ｄ
２，Ｄ３＝“１”，“０”，“０”では、チャネル長が
１で最小となる。
２，１３のトランジスタのチャネル幅を、１：２：４と
した場合は、図３に示すような、端子群２ａ，２ｂ，２
ｃに供給する信号Ｄ１〜Ｄ３の電圧の組み合わせによ
り、仮想的に１：２：３：４：５：６：７のチャネル長
をつまり駆動能力を変化させることが可能となる。すな
わち、３個のインバータによるチャネル長の合計は、Ｄ
１，Ｄ２，Ｄ３＝“１”，“１”，“１”では７で最大
となり、Ｄ１，Ｄ２，Ｄ３＝“０”，“１”，“１”で
は６となり、Ｄ１，Ｄ２，Ｄ３＝“１”，“０”，
“１”では５となり、Ｄ１，Ｄ２，Ｄ３＝“０”，
“０”，“１”では４となり、Ｄ１，Ｄ２，Ｄ３＝
“１”，“１”，“０”では３となり、Ｄ１，Ｄ２，Ｄ
３＝“０”，“１”，“０”では２となり、Ｄ１，Ｄ
２，Ｄ３＝“１”，“０”，“０”では、チャネル長が
１で最小となる。
【００３６】一般に、２ｎ，ｎ＝１，２，３…ｍの比率
を有するｍ個のトランジスタを用意することで、出力バ
ッファ２の駆動能力を２ｍ−１種類に変化させることが
可能となる。
を有するｍ個のトランジスタを用意することで、出力バ
ッファ２の駆動能力を２ｍ−１種類に変化させることが
可能となる。
【００３７】上述した如く複数のトランジスタ（インバ
ータ１１〜１３）を並列接続すると、トランジスタのチ
ャネル長を増加させることと等価であるため、並列接続
数に比例して出力バッファ２の駆動能力を高めることが
できる。さらに、出力バッファ２で消費する電力はトラ
ンジスタのチャネル長に比例して増加するため、並列接
続数を調整し必要最低限の駆動能力を実現することで、
不必要な電力の消費を抑えることができる。
ータ１１〜１３）を並列接続すると、トランジスタのチ
ャネル長を増加させることと等価であるため、並列接続
数に比例して出力バッファ２の駆動能力を高めることが
できる。さらに、出力バッファ２で消費する電力はトラ
ンジスタのチャネル長に比例して増加するため、並列接
続数を調整し必要最低限の駆動能力を実現することで、
不必要な電力の消費を抑えることができる。
【００３８】上記駆動能力調整機能を持つ出力バッファ
２を搭載したＩＣパッケージの例を図４に示す。
２を搭載したＩＣパッケージの例を図４に示す。
【００３９】同図に示すように、前記内部回路１と前記
出力バッファ２を備えた半導体集積回路はパッケージ３
１内に収納され、該パッケージ３１の側面からは、信号
出力用パッド３と、出力バッファ２の駆動能力調整用の
端子群２ａ〜２ｃとが引き出されている。
出力バッファ２を備えた半導体集積回路はパッケージ３
１内に収納され、該パッケージ３１の側面からは、信号
出力用パッド３と、出力バッファ２の駆動能力調整用の
端子群２ａ〜２ｃとが引き出されている。
【００４０】実装時に、パッド３に接続される負荷容量
に応じて端子群２ａ〜２ｃに信号Ｄ１〜Ｄ３を加えるこ
とで、出力バッファ２の駆動能力を適切なものに調整す
る。
に応じて端子群２ａ〜２ｃに信号Ｄ１〜Ｄ３を加えるこ
とで、出力バッファ２の駆動能力を適切なものに調整す
る。
【００４１】図５は、本発明の第２実施形態に係る半導
体集積回路の構成を示す回路図であり、上記図２と共通
の要素には同一の符号が付されている。
体集積回路の構成を示す回路図であり、上記図２と共通
の要素には同一の符号が付されている。
【００４２】本実施形態の半導体集積回路は、上記第１
実施形態において、出力バッファ２の駆動能力を自動調
整する機能を設けたものである。
実施形態において、出力バッファ２の駆動能力を自動調
整する機能を設けたものである。
【００４３】図５により具体的に説明すると、内部回路
１の出力側とインバータ１０の入力側との間には、前記
Ｐ−ＭＯＳからなるパストランジスタ４１が接続され、
さらにインバータ１０の入力側にはＮ−ＭＯＳからなる
パストランジスタ４２が接続されている。ここで、パス
トランジスタ４１及び４２は、駆動能力調整モード信号
ＭＯによりオン／オフ制御され、そのうちのパストラン
ジスタ４１は内部回路１からの信号Ｓ１をスイッチング
し、パストランジスタ４２はテスト信号ＴＳをスイッチ
ングする。
１の出力側とインバータ１０の入力側との間には、前記
Ｐ−ＭＯＳからなるパストランジスタ４１が接続され、
さらにインバータ１０の入力側にはＮ−ＭＯＳからなる
パストランジスタ４２が接続されている。ここで、パス
トランジスタ４１及び４２は、駆動能力調整モード信号
ＭＯによりオン／オフ制御され、そのうちのパストラン
ジスタ４１は内部回路１からの信号Ｓ１をスイッチング
し、パストランジスタ４２はテスト信号ＴＳをスイッチ
ングする。
【００４４】一方、信号出力用パッド３が接続されたノ
ードＮ２は、Ｎ−ＭＯＳからなるパストランジスタ４３
を介して、エッジトリガーのフリップフロップ４４のデ
ータ入力端子Ｄに接続されている。フリップフロップ４
４のデータ出力端子Ｑからはイネーブル信号Ｓ３が出力
され、３ビットのバイナリィカウンタ４５のイネーブル
端子ＥＮに供給される。そのバイナリィカウンタ４５の
出力端子Ｑ１，Ｑ２，Ｑ３からはそれぞれ前記信号Ｄ
１，Ｄ２，Ｄ３が出力されるようになっている。以下、
前記フリップフロップ４４と前記バイナリィカウンタ４
５からなる回路を駆動能力自動調整回路５０とする。
ードＮ２は、Ｎ−ＭＯＳからなるパストランジスタ４３
を介して、エッジトリガーのフリップフロップ４４のデ
ータ入力端子Ｄに接続されている。フリップフロップ４
４のデータ出力端子Ｑからはイネーブル信号Ｓ３が出力
され、３ビットのバイナリィカウンタ４５のイネーブル
端子ＥＮに供給される。そのバイナリィカウンタ４５の
出力端子Ｑ１，Ｑ２，Ｑ３からはそれぞれ前記信号Ｄ
１，Ｄ２，Ｄ３が出力されるようになっている。以下、
前記フリップフロップ４４と前記バイナリィカウンタ４
５からなる回路を駆動能力自動調整回路５０とする。
【００４５】なお、パストランジスタ４３は、前記駆動
能力調整モード信号ＭＯによりオン／オフ制御され、フ
リップフロップ４４は、信号φ１に同期して、前記パス
トランジスタ４３を介して送られてきた信号Ｓ２を取り
込むと共に、バイナリィカウンタ４５へイネーブル信号
Ｓ３を出力する。また、バイナリィカウンタ４５は、こ
のイネーブル信号Ｓ３が入力されている期間中、信号φ
２のパルスが供給されてもカウントアップ動作を行わな
いようにして、前記信号Ｄ１〜Ｄ３を生成出力する。
能力調整モード信号ＭＯによりオン／オフ制御され、フ
リップフロップ４４は、信号φ１に同期して、前記パス
トランジスタ４３を介して送られてきた信号Ｓ２を取り
込むと共に、バイナリィカウンタ４５へイネーブル信号
Ｓ３を出力する。また、バイナリィカウンタ４５は、こ
のイネーブル信号Ｓ３が入力されている期間中、信号φ
２のパルスが供給されてもカウントアップ動作を行わな
いようにして、前記信号Ｄ１〜Ｄ３を生成出力する。
【００４６】また、出力バッファ２におけるインバータ
１１，１２，１３のトランジスタは、１：２：４の比率
のチャネル幅を有しているものとする。
１１，１２，１３のトランジスタは、１：２：４の比率
のチャネル幅を有しているものとする。
【００４７】以上のように構成される半導体集積回路
は、信号出力パッド３に外部回路を接続した状態で、駆
動能力調整モード信号ＭＯとして電圧“１”レベルをパ
ストランジスタ４１，４２，４３のゲートに加え、当該
半導体集積回路を出力バッファ２の駆動能力調整モード
にする。このように、駆動能力調整モード信号ＭＯを加
えることで、出力バッファ２を内部回路１からの信号Ｓ
１から切り放し、且つ駆動能力自動調整回路５０へ信号
Ｓ２を供給する。
は、信号出力パッド３に外部回路を接続した状態で、駆
動能力調整モード信号ＭＯとして電圧“１”レベルをパ
ストランジスタ４１，４２，４３のゲートに加え、当該
半導体集積回路を出力バッファ２の駆動能力調整モード
にする。このように、駆動能力調整モード信号ＭＯを加
えることで、出力バッファ２を内部回路１からの信号Ｓ
１から切り放し、且つ駆動能力自動調整回路５０へ信号
Ｓ２を供給する。
【００４８】こうして、パストランジスタ４２を介して
出力バッファ２へテスト信号ＴＳを入力すると、駆動能
力自動調整回路５０は、出力バッファ２からの信号２が
適切な立ち上がり時間ｔになるように、前記パストラン
ジスタ２１〜２３の前記端子群２ａ〜２ｃに加える信号
Ｄ１〜Ｄ３の電圧を調整する。
出力バッファ２へテスト信号ＴＳを入力すると、駆動能
力自動調整回路５０は、出力バッファ２からの信号２が
適切な立ち上がり時間ｔになるように、前記パストラン
ジスタ２１〜２３の前記端子群２ａ〜２ｃに加える信号
Ｄ１〜Ｄ３の電圧を調整する。
【００４９】以下、図６に示すタイムチャートを用い
て、本実施形態の動作を詳細に説明する。
て、本実施形態の動作を詳細に説明する。
【００５０】先ず、バイナリカウンタ４５に信号φ２を
加え、該バイナリカウンタ４５をカウントアッブする。
図６に示す例では、このバイナリカウンタ４５のカウン
トアップにより、バイナリカウンタ４５から端子群２
ａ，２ｂ，２ｃに対し、それぞれ信号Ｄ１，Ｄ２，Ｄ３
＝“１”，“０”，“１”が出力され（時刻Ｔ１）、パ
ストランジスタ２１と２３が通過状態となる。その結
果、インバータ１１と１３が並列動作を行う。
加え、該バイナリカウンタ４５をカウントアッブする。
図６に示す例では、このバイナリカウンタ４５のカウン
トアップにより、バイナリカウンタ４５から端子群２
ａ，２ｂ，２ｃに対し、それぞれ信号Ｄ１，Ｄ２，Ｄ３
＝“１”，“０”，“１”が出力され（時刻Ｔ１）、パ
ストランジスタ２１と２３が通過状態となる。その結
果、インバータ１１と１３が並列動作を行う。
【００５１】次に、テスト信号ＴＳを加える（時刻Ｔ
２）。このテスト信号ＴＳによりインバータ１１と１３
が外部回路の負荷容量のチャージアップを始め、出力信
号Ｓ２の電圧が徐々に増加する。テスト信号ＴＳに続い
て、該テスト信号ＴＳよりも時間ｔｂだけ遅れて信号φ
１をフリップフロップ４４に加える（時刻Ｔ３）。ここ
で、時間ｔｂは出力信号Ｓ２の適切な立ち上がり時間に
フィリッブフロップ４４のセットアップ時間を加えた時
間である。
２）。このテスト信号ＴＳによりインバータ１１と１３
が外部回路の負荷容量のチャージアップを始め、出力信
号Ｓ２の電圧が徐々に増加する。テスト信号ＴＳに続い
て、該テスト信号ＴＳよりも時間ｔｂだけ遅れて信号φ
１をフリップフロップ４４に加える（時刻Ｔ３）。ここ
で、時間ｔｂは出力信号Ｓ２の適切な立ち上がり時間に
フィリッブフロップ４４のセットアップ時間を加えた時
間である。
【００５２】もし、出力信号Ｓ２の電圧が前記インバー
タ１１，１３のスレッシュホールド電圧Ｖｔｈまで上昇
しているならば、フィリップフロップ４４は、信号φ１
の立上がりエッジで出力信号Ｓ２を入力し、イネーブル
信号Ｓ３をバイナリカウンタ４５に対し出力する（時刻
Ｔ４）。イネーブル信号Ｓ３が加えられたバイナリカウ
ンタ４５は、信号φ２が加えられてもカウントアップを
行わない。その結果、信号Ｄ１，Ｄ２，Ｄ３の電圧が例
えば“１”，“０”，“１”のレベルで確定する。
タ１１，１３のスレッシュホールド電圧Ｖｔｈまで上昇
しているならば、フィリップフロップ４４は、信号φ１
の立上がりエッジで出力信号Ｓ２を入力し、イネーブル
信号Ｓ３をバイナリカウンタ４５に対し出力する（時刻
Ｔ４）。イネーブル信号Ｓ３が加えられたバイナリカウ
ンタ４５は、信号φ２が加えられてもカウントアップを
行わない。その結果、信号Ｄ１，Ｄ２，Ｄ３の電圧が例
えば“１”，“０”，“１”のレベルで確定する。
【００５３】以上の動作により、出力バッファ２におけ
る駆動能力調整用の端子群２ａ，２ｂ，２ｃに加える信
号Ｄ１〜Ｄ３の電圧を自動的に調整することが可能とな
る。
る駆動能力調整用の端子群２ａ，２ｂ，２ｃに加える信
号Ｄ１〜Ｄ３の電圧を自動的に調整することが可能とな
る。
【００５４】図７は、本発明の第３実施形態に係る半導
体集積回路の構成を示すブロック図であり、上記図１と
共通の要素には同一の符号が付されている。
体集積回路の構成を示すブロック図であり、上記図１と
共通の要素には同一の符号が付されている。
【００５５】本実施形態は、パッケージ外部からプログ
ラム可能な例えばＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｌｏｇｉｃ Ａｒｒａｙ）を搭載し、駆動能力調整用の
端子群２ａ，２ｂ，２ｃをパッケージ３１内部に内蔵し
た例である。
ラム可能な例えばＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｌｏｇｉｃ Ａｒｒａｙ）を搭載し、駆動能力調整用の
端子群２ａ，２ｂ，２ｃをパッケージ３１内部に内蔵し
た例である。
【００５６】パッケージ３１内部には、前記内部回路１
及び出力バッファ２の他に、ＰＬＡ６０が設けられてい
る。ＰＬＡ６０は、例えば図８に示すように、プルアッ
プ抵抗６１に接続されるライン６２及びプルダウン抵抗
６３に接続されるライン６４と、端子群２ａ，２ｂ，２
ｃにそれぞれ接続されるライン６５ａ，６５ｂ，６５ｃ
とがマトリックス状に配列され、その各交点箇所にはダ
イオード６６がそれぞれ接続されて構成されている。そ
して、このＰＬＡ６０は、入力端子６０−１〜６０−ｎ
への入力状態の任意の組み合わせに対して、所定の出力
をプログラムすることができるものである。
及び出力バッファ２の他に、ＰＬＡ６０が設けられてい
る。ＰＬＡ６０は、例えば図８に示すように、プルアッ
プ抵抗６１に接続されるライン６２及びプルダウン抵抗
６３に接続されるライン６４と、端子群２ａ，２ｂ，２
ｃにそれぞれ接続されるライン６５ａ，６５ｂ，６５ｃ
とがマトリックス状に配列され、その各交点箇所にはダ
イオード６６がそれぞれ接続されて構成されている。そ
して、このＰＬＡ６０は、入力端子６０−１〜６０−ｎ
への入力状態の任意の組み合わせに対して、所定の出力
をプログラムすることができるものである。
【００５７】本実施形態では、パッケージ３１の実装時
に出力バッファ２が駆動する負荷容量に応じてパッケー
ジ３１の外部からＰＬＡ６０をブログラムし、出力バッ
ファ２の駆動能力を調整する。このように構成しても、
上記第１実施形態と同様の効果を得ることができる。
に出力バッファ２が駆動する負荷容量に応じてパッケー
ジ３１の外部からＰＬＡ６０をブログラムし、出力バッ
ファ２の駆動能力を調整する。このように構成しても、
上記第１実施形態と同様の効果を得ることができる。
【００５８】なお、上記第１、第２及び第３実施形態で
は、トランジスタ（インバータ）の並列接続数として３
段構成の例を説明したが、３段以外でも適用可能である
ことはいうまでもない。
は、トランジスタ（インバータ）の並列接続数として３
段構成の例を説明したが、３段以外でも適用可能である
ことはいうまでもない。
【００５９】
【発明の効果】以上詳細に説明したように、第１の発明
の出力バッファによれば、各トランジスタの信号入力を
個別にスイッチングする複数個のスイッチ手段を設け、
信号出力パッドに接続される外部回路の負荷容量を参照
して、前記各スイッチ手段のスイッチング状態を設定す
るようにしたので、例えば実装時に外部回路に対する駆
動能力をその負荷容量に応じて適切な値に調整すること
ができ、消費する電力を抑えることが可能となる。
の出力バッファによれば、各トランジスタの信号入力を
個別にスイッチングする複数個のスイッチ手段を設け、
信号出力パッドに接続される外部回路の負荷容量を参照
して、前記各スイッチ手段のスイッチング状態を設定す
るようにしたので、例えば実装時に外部回路に対する駆
動能力をその負荷容量に応じて適切な値に調整すること
ができ、消費する電力を抑えることが可能となる。
【００６０】第２の発明の半導体集積回路によれば、出
力バッファに、各トランジスタの信号入力を個別にスイ
ッチングする複数個のスイッチ手段を設け、外部回路の
負荷容量を参照して、前記各スイッチ手段のスイッチン
グ状態を設定するようにしたので、例えば実装時に外部
回路に対する出力バッファの駆動能力をその負荷容量に
応じて適切な値に調整することができ、半導体集積回路
の低消費電力化を可能とする。
力バッファに、各トランジスタの信号入力を個別にスイ
ッチングする複数個のスイッチ手段を設け、外部回路の
負荷容量を参照して、前記各スイッチ手段のスイッチン
グ状態を設定するようにしたので、例えば実装時に外部
回路に対する出力バッファの駆動能力をその負荷容量に
応じて適切な値に調整することができ、半導体集積回路
の低消費電力化を可能とする。
【００６１】第３の発明の半導体集積回路によれば、複
数の駆動能力調整用信号によってそれぞれオン／オフ制
御され、各トランジスタの信号入力を個別にスイッチン
グする複数個のスイッチ手段を出力バッファに設けると
共に、駆動能力調整モード時に、内部回路の出力の代り
にテスト信号を前記出力バッファへ入力するテスト信号
入力回路と、駆動能力調整モード時に、外部回路が接続
された前記信号出力パッドの信号を取り込み、該信号が
所定の立上がり時間になるように前記複数の駆動能力調
整用信号を確定する駆動能力自動調整回路とを設けたの
で、外部回路に対する出力バッファの駆動能力を負荷容
量に応じて自動的に適切な値に設定することができ、半
導体集積回路の低消費電力化を可能とする。
数の駆動能力調整用信号によってそれぞれオン／オフ制
御され、各トランジスタの信号入力を個別にスイッチン
グする複数個のスイッチ手段を出力バッファに設けると
共に、駆動能力調整モード時に、内部回路の出力の代り
にテスト信号を前記出力バッファへ入力するテスト信号
入力回路と、駆動能力調整モード時に、外部回路が接続
された前記信号出力パッドの信号を取り込み、該信号が
所定の立上がり時間になるように前記複数の駆動能力調
整用信号を確定する駆動能力自動調整回路とを設けたの
で、外部回路に対する出力バッファの駆動能力を負荷容
量に応じて自動的に適切な値に設定することができ、半
導体集積回路の低消費電力化を可能とする。
【００６２】第４の発明の半導体集積回路によれば、上
記第３の発明において、前記駆動能力自動調整回路は、
カウントアップ信号の入力によりカウントアップ動作を
行って前記複数の駆動能力調整用信号を出力し、イネー
ブル信号の入力を受けて前記カウントアップ動作を停止
するバイナリィカウンタと、前記駆動能力調整モード時
に、外部回路が接続された前記信号出力パッドの信号を
前記テスト信号より所定時間遅れて取り込み、前記バイ
ナリィカウンタへ前記イネーブル信号を出力するフリッ
プフロップとを備えたので、外部回路の負荷容量に応じ
て正確に複数の駆動能力調整用信号を確定することがで
き、出力バッファの駆動能力を外部回路の負荷容量に応
じてより適切な値に設定することが可能となる。さら
に、駆動能力自動調整回路を簡単な構成で実現すること
ができる。
記第３の発明において、前記駆動能力自動調整回路は、
カウントアップ信号の入力によりカウントアップ動作を
行って前記複数の駆動能力調整用信号を出力し、イネー
ブル信号の入力を受けて前記カウントアップ動作を停止
するバイナリィカウンタと、前記駆動能力調整モード時
に、外部回路が接続された前記信号出力パッドの信号を
前記テスト信号より所定時間遅れて取り込み、前記バイ
ナリィカウンタへ前記イネーブル信号を出力するフリッ
プフロップとを備えたので、外部回路の負荷容量に応じ
て正確に複数の駆動能力調整用信号を確定することがで
き、出力バッファの駆動能力を外部回路の負荷容量に応
じてより適切な値に設定することが可能となる。さら
に、駆動能力自動調整回路を簡単な構成で実現すること
ができる。
【００６３】第５の発明の半導体集積回路によれば、各
トランジスタの信号入力を個別にスイッチングする複数
個のスイッチ手段を出力バッファに設けると共に、外部
回路の負荷容量を参照して前記各スイッチ手段のスイッ
チング状態を設定するためのデータをパッケージ外部か
らプログラムして記憶するデータ記憶手段をパッケージ
内部に設けたので、例えば実装時に、出力バッファが駆
動する負荷容量に応じてパッケージ外部からデータ記憶
手段をブログラムし、これによって出力バッファの駆動
能力を調整することができ、低消費電力化を可能とす
る。
トランジスタの信号入力を個別にスイッチングする複数
個のスイッチ手段を出力バッファに設けると共に、外部
回路の負荷容量を参照して前記各スイッチ手段のスイッ
チング状態を設定するためのデータをパッケージ外部か
らプログラムして記憶するデータ記憶手段をパッケージ
内部に設けたので、例えば実装時に、出力バッファが駆
動する負荷容量に応じてパッケージ外部からデータ記憶
手段をブログラムし、これによって出力バッファの駆動
能力を調整することができ、低消費電力化を可能とす
る。
【００６４】第６の発明である出力バッファの駆動能力
調整方法によれば、半導体集積回路の内部回路の出力が
印加される入力ノードと信号出力パッドとの間に並列接
続された複数個のトランジスタを有し該内部回路の出力
に基づいて前記信号出力パッドに接続される外部回路を
駆動する出力バッファを用意し、複数の駆動能力調整用
信号によってそれぞれオン／オフ制御され、前記各トラ
ンジスタの信号入力を個別にスイッチングする複数個の
スイッチ手段を前記出力バッファに設けておき、駆動能
力調整モード時に、前記内部回路の出力の代りにテスト
信号を前記出力バッファへ入力し、外部回路が接続され
た前記信号出力パッドの信号を取り込み、該信号が所定
の立上がり時間になるように前記複数の駆動能力調整用
信号を確定した後、前記出力バッファへ前記内部回路の
出力を入力する実動作モードへ移行するようにしたの
で、駆動能力調整モード後の実動作モードにおいて、出
力バッファは、外部回路の負荷容量に応じた適切な駆動
能力で外部回路を駆動することができ、半導体集積回路
の低消費電力化を可能とする。
調整方法によれば、半導体集積回路の内部回路の出力が
印加される入力ノードと信号出力パッドとの間に並列接
続された複数個のトランジスタを有し該内部回路の出力
に基づいて前記信号出力パッドに接続される外部回路を
駆動する出力バッファを用意し、複数の駆動能力調整用
信号によってそれぞれオン／オフ制御され、前記各トラ
ンジスタの信号入力を個別にスイッチングする複数個の
スイッチ手段を前記出力バッファに設けておき、駆動能
力調整モード時に、前記内部回路の出力の代りにテスト
信号を前記出力バッファへ入力し、外部回路が接続され
た前記信号出力パッドの信号を取り込み、該信号が所定
の立上がり時間になるように前記複数の駆動能力調整用
信号を確定した後、前記出力バッファへ前記内部回路の
出力を入力する実動作モードへ移行するようにしたの
で、駆動能力調整モード後の実動作モードにおいて、出
力バッファは、外部回路の負荷容量に応じた適切な駆動
能力で外部回路を駆動することができ、半導体集積回路
の低消費電力化を可能とする。
【図１】本発明の第１実施形態に係る半導体集積回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１中の出力バッファ２の構成を示す回路図で
ある。
ある。
【図３】第１実施形態の出力バッファ２の駆動能力調整
動作を説明するための図である。
動作を説明するための図である。
【図４】駆動能力調整機能を持つ出力バッファを搭載し
たＩＣパッケージの例を示す図である。
たＩＣパッケージの例を示す図である。
【図５】本発明の第２実施形態に係る半導体集積回路の
構成を示す回路図である。
構成を示す回路図である。
【図６】第２実施形態の動作を示すタイムチャートであ
る。
る。
【図７】本発明の第３実施形態に係る半導体集積回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図８】図７中のＰＬＡの構成を示す回路図である。
【図９】従来の半導体集積回路の一構成例を示す回路図
である。
である。
【図１０】出力バッファの駆動能力の違いによる信号波
形の相違を示すグラフである。
形の相違を示すグラフである。
１ 内部回路 ２ 出力バッファ ２ａ，２ｂ，２ｃ 駆動能力調整用の端子群 １１，１２，１３ インバータ ２１，２２，２３ パストランジスタ ３１ パッケージ ４１，４２，４３ パストランジスタ ４４ フリップフロップ ４５ バイナリカウンタ ５０ 駆動能力自動調整回路 ６１ ＰＬＡ Ｄ１，Ｄ２，Ｄ３ 駆動能力調整用の信号 Ｓ１ 内部回路１の出力信号 Ｓ２ 出力バッファ２の出力信号 Ｓ３ イネーブル信号 ＴＳ テスト信号 ＭＯ 駆動能力調整モード信号
Claims (6)
- 【請求項１】 入力信号が印加される入力ノードと信号
出力パッドとの間に並列接続された複数個のトランジス
タを有する出力バッファにおいて、 前記各トランジスタの信号入力を個別にスイッチングす
る複数個のスイッチ手段を設け、 前記信号出力パッドに接続される外部回路の負荷容量を
参照して、前記各スイッチ手段のスイッチング状態を設
定することを特徴とする出力バッファ。 - 【請求項２】 所定の回路動作を行う内部回路と、該内
部回路の出力が印加される入力ノードと信号出力パッド
との間に並列接続された複数個のトランジスタを有し該
内部回路の出力に基づいて前記信号出力パッドに接続さ
れる外部回路を駆動する出力バッファとを備えた半導体
集積回路において、 前記出力バッファに、前記各トランジスタの信号入力を
個別にスイッチングする複数個のスイッチ手段を設け、 前記外部回路の負荷容量を参照して、前記各スイッチ手
段のスイッチング状態を設定することを特徴とする半導
体集積回路。 - 【請求項３】 所定の回路動作を行う内部回路と、該内
部回路の出力が印加される入力ノードと信号出力パッド
との間に並列接続された複数個のトランジスタを有し該
内部回路の出力に基づいて前記信号出力パッドに接続さ
れる外部回路を駆動する出力バッファとを備えた半導体
集積回路において、 複数の駆動能力調整用信号によってそれぞれオン／オフ
制御され、前記各トランジスタの信号入力を個別にスイ
ッチングする複数個のスイッチ手段を前記出力バッファ
に設けると共に、 駆動能力調整モード時に、前記内部回路の出力の代りに
テスト信号を前記出力バッファへ入力するテスト信号入
力回路と、 駆動能力調整モード時に、外部回路が接続された前記信
号出力パッドの信号を取り込み、該信号が所定の立上が
り時間になるように前記複数の駆動能力調整用信号を確
定する駆動能力自動調整回路とを設けたことを特徴とす
る半導体集積回路。 - 【請求項４】 前記駆動能力自動調整回路は、 カウントアップ信号の入力によりカウントアップ動作を
行って前記複数の駆動能力調整用信号を出力し、イネー
ブル信号の入力を受けて前記カウントアップ動作を停止
するバイナリィカウンタと、 前記駆動能力調整モード時に、外部回路が接続された前
記信号出力パッドの信号を前記テスト信号より所定時間
遅れて取り込み、前記バイナリィカウンタへ前記イネー
ブル信号を出力するフリップフロップとを備えたことを
特徴とする請求項３記載の半導体集積回路。 - 【請求項５】 所定の回路動作を行う内部回路と、該内
部回路の出力が印加される入力ノードと信号出力パッド
との間に並列接続された複数個のトランジスタを有し該
内部回路の出力に基づいて前記信号出力パッドに接続さ
れる外部回路を駆動する出力バッファとをパッケージ内
部に搭載した半導体集積回路において、 前記各トランジスタの信号入力を個別にスイッチングす
る複数個のスイッチ手段を前記出力バッファに設けると
共に、 前記外部回路の負荷容量を参照して前記各スイッチ手段
のスイッチング状態を設定するためのデータを前記パッ
ケージ外部からプログラムして記憶するデータ記憶手段
を前記パッケージ内部に設けたことを特徴とする半導体
集積回路。 - 【請求項６】 半導体集積回路の内部回路の出力が印加
される入力ノードと信号出力パッドとの間に並列接続さ
れた複数個のトランジスタを有し該内部回路の出力に基
づいて前記信号出力パッドに接続される外部回路を駆動
する出力バッファを用意し、 複数の駆動能力調整用信号によってそれぞれオン／オフ
制御され、前記各トランジスタの信号入力を個別にスイ
ッチングする複数個のスイッチ手段を前記出力バッファ
に設けておき、 駆動能力調整モード時に、前記内部回路の出力の代りに
テスト信号を前記出力バッファへ入力し、 外部回路が接続された前記信号出力パッドの信号を取り
込み、該信号が所定の立上がり時間になるように前記複
数の駆動能力調整用信号を確定した後、 前記出力バッファへ前記内部回路の出力を入力する実動
作モードへ移行することを特徴とする出力バッファの駆
動能力調整方法。
Priority Applications (2)
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|---|---|---|---|
| JP8022807A JPH09214315A (ja) | 1996-02-08 | 1996-02-08 | 出力バッファ、半導体集積回路、及び出力バッファの駆動能力調整方法 |
| US08/797,289 US5994922A (en) | 1996-02-08 | 1997-02-07 | Output buffer, semiconductor integrated circuit having output buffer and driving ability adjusting method for output buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8022807A JPH09214315A (ja) | 1996-02-08 | 1996-02-08 | 出力バッファ、半導体集積回路、及び出力バッファの駆動能力調整方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH09214315A true JPH09214315A (ja) | 1997-08-15 |
Family
ID=12092971
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|---|---|---|---|
| JP8022807A Pending JPH09214315A (ja) | 1996-02-08 | 1996-02-08 | 出力バッファ、半導体集積回路、及び出力バッファの駆動能力調整方法 |
Country Status (2)
| Country | Link |
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| JP (1) | JPH09214315A (ja) |
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