JPH09218225A - ピーク検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 高速で変化する信号のピーク値およびその発
生時点を確実にとらえること。 【解決手段】 入力信号２０を微小時間遅延回路ＤＬで
遅延した遅延信号２１と、入力信号２０とをコンパレー
タＣＰ１で比較する。正のピークにおいて、コンパレー
タＣＰ１の出力２７は“Ｌ”から“Ｈ”に遷移し、負の
ピークにおいて“Ｈ”から“Ｌ”に遷移するから、ピー
ク検出信号２７が得られる。この遷移点で広帯域のサン
プル・ホールド回路５１を動作せしめて、入力信号２０
のピーク値２６を確実に得ることができる。正のピーク
値検出時にタイミング制御回路６０でサンプル・タイミ
ング信号７４を出力すれば正のピーク値を、負のピーク
検出時にサンプル・タイミング信号７４を出力すれば負
のピーク値を得ることができるから、正負のピーク値を
同時に得ることもできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電気信号のピークを
検出するピーク検出回路に関する。具体的には、高速で
変化する電気信号の正または負のピーク値およびそのピ
ークを示したタイミングを確実に検出することのできる
改良されたピーク検出回路を提供するものである。

【０００２】

【従来の技術】ピークの包絡線を検出することのできる
ピーク検出回路は、信号の最大値あるいは最小値を記憶
するコンデンサ充電回路、コンデンサの電荷を放電する
スイッチ、コンデンサ充電回路に記憶された値を取り込
み保持するサンプル・ホールド回路、サンプル・ホール
ド回路の動作状態およびスイッチの状態を切り換えるタ
イミング制御回路で構成されていた。

【０００３】ピーク時を検出することのできるピーク検
出回路は、信号の最大値（正のピーク値）あるいは最小
値（負のピーク値）を記憶するコンデンサ充電回路の電
圧を僅かに分圧する分圧器、信号と分圧されたコンデン
サ充電回路の電圧を比較するコンパレータで構成されて
いた。

【０００４】図６は入力信号２０の正のピークを検出す
る検出回路である。１０は入力信号２０の信号入力端
子、１６はピーク包絡線信号２６を出力するピーク包絡
線出力端子、１８はピークの発生タイミングをピーク検
出信号２８として出力するピーク検出信号出力端子、４
０はピーク・ホールド回路でそこにはオペ・アンプＡ
１，ダイオードＤ５とコンデンサＣ１が含まれている。

【０００５】ＳＷ１はホールド・リセット信号７５でオ
ン・オフする半導体スイッチである。４５はバッファ・
アンプで、その出力にはピーク・ホールド信号７１を得
ているが、これはサンプル・ホールド回路５２と抵抗Ｒ
１およびＲ２からなる減衰器に印加される。サンプル・
ホールド回路５２はサンプル・タイミング信号７４によ
りピーク・ホールド信号７１をサンプル・ホールドし
て、ピーク包絡線信号２６を得ている。

【０００６】コンパレータＣＰ３の負の入力端子には、
入力信号２０が印加されている。抵抗Ｒ１およびＲ２か
らなる減衰器は、バッファ・アンプ４５の利得の逆数の
減衰比を得ている。入力信号２０の正のピーク値と、コ
ンパレータＣＰ３の正の入力端子に印加される信号の値
が実質的に等しくなるかあるいは若干小さくなるように
構成されている。たとえば利得が１であるならば減衰比
は１、すなわちピーク・ホールド信号７１は直接にコン
パレータＣＰ３の正の入力端子に印加される。バッファ
・アンプ４５の利得が２であるならば減衰比は２分の
１、すなわちＲ１＝Ｒ２である。

【０００７】入力信号２０は負の入力端子が接地された
コンパレータＣＰ２の正の入力端子にも印加され、入力
信号２０の極性を示す極性判定信号７２を出力し、これ
をタイミング制御回路６１に印加している。タイミング
制御回路６１では、極性判定信号７２から、サンプル・
ホールド回路５２およびスイッチＳＷ１の制御に必要な
サンプル・タイミング信号７４およびホールド・リセッ
ト信号７５を作成して出力している。

【０００８】ピーク・ホールド回路４０の動作を説明す
る。信号入力端子１０に印加された入力信号２０はオペ
・アンプＡ１の正の入力端子に印加される。入力信号２
０が増加方向に向かうとき、増幅された信号はダイオー
ドＤ５を介してコンデンサＣ１を充電しつつオペ・アン
プＡ１の負の入力端子に負帰還される。

【０００９】正の入力端子に印加されている入力信号２
０がコンデンサＣ１の充電電圧と比較され、入力信号２
０が充電電圧よりも大きくなったときにはオペ・アンプ
Ａ１で十分に増幅された信号はダイオードＤ５を介して
コンデンサＣ１を充電するから、入力信号２０の最高電
圧がコンデンサＣ１に保持される。入力信号２０が充電
電圧よりも低くなったときには、オペ・アンプＡ１で増
幅された信号はダイオードＤ５で遮断されるために、コ
ンデンサＣ１の充電電圧は変化せず、過去の最高電圧
（ピーク電圧）を保持したままとなる。

【００１０】図７にはサンプル・ホールド回路５２の回
路構成が示されている。そこには４個のダイオードＤ１
〜Ｄ４からなるダイオード・ブリッジと、コンデンサＣ
２と、オペ・アンプＡ２とパルス・アンプＡ５がある。
サンプル・タイミング信号７４が印加された短期間だけ
ダイオード・ブリッジを構成するダイオードＤ１〜Ｄ４
は導通してピーク・ホールド信号７１はコンデンサＣ２
を充電する。その充電電圧は、負帰還接続されてバッフ
ァ・アンプとして機能するオペ・アンプＡ２を介してピ
ーク包絡線信号２６としてピーク包絡線出力端子１６に
出力される。

【００１１】図７のサンプル・ホールド回路は、コンデ
ンサＣ２の値を小さくし、回路構成要素の浮遊容量とし
た場合には高速応答性は極めて優れている。ダイオード
・ブリッジのダイオードＤ１〜Ｄ４を極めて狭いパルス
でオンせしめて、広帯域のサンプリング・オシロスコー
プのサンプリング・ゲートとしても使用されている回路
である。

【００１２】図８には図６に示した回路の各部の波形が
示されている。同図（ａ）には信号入力端子１０に印加
された入力信号２０が、（ｂ）には極性判定信号７２
が、（ｃ）にはサンプル・タイミング信号７４が、
（ｄ）にはホールド・リセット信号７５が、（ｅ）には
ピーク・ホールド信号７１が、（ｆ）にはピーク包絡線
信号２６が、（ｇ）にはピーク検出信号２８が示されて
いる。

【００１３】コンパレータＣＰ２の正の入力端子には
（ａ）の入力信号２０が印加され、負の入力端子の接地
電圧と比較されるから、入力信号２０が正の値を示して
いる期間は“Ｈ”を、負の値を示している期間は“Ｌ”
を示す（ｂ）の極性判定信号７２が得られる。

【００１４】極性判定信号７２が“Ｈ”から“Ｌ”に転
ずるタイミングでタイミング制御回路６１では狭いパル
ス幅の（ｃ）に示すサンプル・タイミング信号７４を発
生して、サンプル・ホールド回路５２に印加し、そこで
サンプル・ホールドがされる。このサンプル・ホールド
が完了した時点で（ｄ）のホールド・リセット信号７５
が出力されて、スイッチＳＷ１をオンにし、ピーク・ホ
ールド回路４０のコンデンサＣ１に充電されたピーク・
ホールド電圧を放電することによりリセットする。

【００１５】このピーク・ホールドおよびリセット動作
のようすは（ｅ）の実線で示したピーク・ホールド信号
７１により明示されている。ここで破線は対比を容易に
するために（ａ）の入力信号２０の波形を示している。
すなわち、入力信号２０が上昇していくときには、ピー
ク・ホールド信号７１もコンデンサＣ１への充電のため
の若干の動作遅れ時間ｔ_d をともなって上昇し、入力信
号２０が上昇から下降へ転ずると、その転換点の電圧
（ピーク電圧）が保持（ホールド）され、スイッチＳＷ
１が（ｄ）のホールド・リセット信号７５によってオン
になると、リセットされる動作を繰り返す。

【００１６】このピーク・ホールド動作における動作遅
れ時間ｔ_d が、ピーク・ホールド回路４０の応答速度の
上限を決定している。動作遅れ時間ｔ_d を小さくするた
めには、できるだけ広帯域で高利得のオペ・アンプＡ１
と、順方向抵抗が小さく逆方向抵抗ができるだけ大きな
高速応答可能なダイオードＤ５と、できるだけ小さな静
電容量のコンデンサＣ１とを使用することである。オペ
・アンプＡ１とダイオードＤ５の好ましい要件を得よう
とすると、コスト高を招来する。

【００１７】スイッチＳＷ１をオンすることによってコ
ンデンサＣ１はリセットされるが、このリセット時間
は、コンデンサＣ１とスイッチＳＷ１のオン時の抵抗の
積による時定数と、スイッチＳＷ１の動作遅延とにより
決定されるから、高速動作可能な動作遅延が小さく、オ
ン抵抗の小さなスイッチＳＷ１を使用することは、コス
ト高の原因となる。

【００１８】これに対して、コンデンサＣ１の静電容量
の値は、事実上コスト高を招来するものではない。しか
しながら、あまり小さな値の静電容量を採用することは
できない。それは、コンデンサＣ１にホールドされた電
圧よりも入力信号２０の電圧が若干でも低くなると、そ
の電圧差はオペ・アンプＡ１の極めて大きな利得（理想
的なオペ・アンプの利得は無限大）で増幅されて、ダイ
オードＤ５のアノード側には大きな負の電圧がかかり、
その逆方向抵抗を通してコンデンサＣ１を放電し、その
充電電圧を一定値にホールドできなくなるからである。

【００１９】図８（ｅ）の実線で示したピーク・ホール
ド信号７１は、図６のサンプル・ホールド回路５２にお
いて、（ｃ）のサンプル・タイミング信号７４のタイミ
ングでサンプル・ホールドされるから、ピーク値の包絡
線が、ピーク包絡線信号２６として（ｆ）の実線で示す
ように得られる。ここで（ｆ）の破線は、理解を容易に
するために（ｅ）のピーク・ホールド信号７１を表して
いる。

【００２０】コンパレータＣＰ３の正の入力端子の電圧
は、入力信号２０がピーク電圧を示したとき、動作遅れ
時間ｔ_d を無視するならば、そのピーク電圧と実質的に
同じ値（ノイズ等による誤動作の回避も考慮してピーク
電圧よりも若干低い電圧になるように抵抗Ｒ１，Ｒ２を
選択している）の電圧が印加されており、入力信号２０
が減少し始めるとコンパレータＣＰ３の出力は“Ｌ”か
ら“Ｈ”に反転して、（ｇ）のピーク検出信号２８を得
る。

【００２１】（ｅ）の実線のピーク・ホールド信号７１
が破線の入力信号２０よりも低い間は（ｇ）のピーク検
出信号２８は“Ｌ”であり、（ｅ）の実線のピーク・ホ
ールド信号７１が破線の入力信号２０よりも高い間は
（ｇ）のピーク検出信号２８は“Ｈ”である。（ｇ）の
ピーク検出信号２８の“Ｌ”から“Ｈ”への遷移点が正
のピーク検出のタイミングを表している。

【００２２】ここで図８（ａ）の入力信号２０が急速に
変化しピークを示したピーク時ｔ_p７に注目すると、そ
の直前に入力信号２０が負から正にゼロのレベルを横切
ったとき同図（ｇ）のピーク検出信号２８は“Ｈ”から
“Ｌ”に変化し、ピーク時ｔ_p ７をわずかに過ぎたとき
入力信号２０が減少し、（ｅ）のピーク・ホールド信号
７１よりも小さくなったときに（ｇ）のピーク検出信号
２８は“Ｌ”から“Ｈ”に変化している。したがって、
動作遅れ時間ｔ_d が微小で、入力信号２０の波形が狭い
パルス状になったときには、ピーク検出信号２８のパル
ス幅が極めて狭くなり、遂には検出できなくなるおそれ
がある。

【００２３】図９にはピーク包絡線信号を得るための他
の従来例が示されている。ここで図６の構成要素に同じ
ものについては、同じ記号を用いているから、その異な
る点について説明する。図６においては、タイミング制
御回路６１への入力は極性判定信号７２（図８（ｂ））
であり、入力信号２０から得られたものであった。それ
に対して図９の場合は、入力信号２０とは関係のない外
部クロック２３を外部クロック端子１３から印加してい
る。

【００２４】図１０には図９に示した回路の各部の波形
が示されており、図８に対応している。図１０（ｂ）に
は外部クロック２３が示され、これは同図（ａ）の入力
信号２０とは関係のない周期を有している点で極性判定
信号７２（図８（ｂ））とは異なっている。図１０
（ｃ），（ｄ），（ｅ），（ｆ），（ｇ）は図８のそれ
らに対応している。

【００２５】図１０に示した動作においては、（ａ）の
入力信号２０のピーク時ｔ_p ５とｔ_p ７とは（ｃ）のサ
ンプル・タイミング信号７４の同じ周期内にあるため
に、ピーク時ｔ_p ５におけるピーク値は（ｅ）のピーク
・ホールド信号７１では検出されているにもかかわら
ず、（ｆ）のピーク包絡線信号２６では検出されずにい
る。そして（ｇ）のピーク検出信号２８はピーク時ｔ_p
５のピークを検出したとして、“Ｌ”から“Ｈ”に変化
しており、この変化は（ｆ）のピーク包絡線信号２６に
対応するものとはなっていない。

【００２６】さらに、図６および図９の両回路例におい
ては、それらの波形図、図８および図１０に示すよう
に、（ｇ）のピーク検出信号２８が“Ｌ”から“Ｈ”に
変化してピークの発生を検出しているにもかかわらず、
（ｆ）のピーク包絡線信号２６は（ｃ）のサンプル・タ
イミング信号７４の印加後になって、その検出されたピ
ーク値を表示するものとなっており、信号１周期分の時
間的なずれ（遅れ）が発生している。両回路例において
は、正のピークを検出する場合について示したが、負の
ピークを検出する場合には、ピーク・ホールド回路４０
のダイオードＤ５の向きを逆にした回路を用い、それに
合わせてタイミング制御回路６１の発生するタイミング
も変更する必要がある。

【００２７】

【発明が解決しようとする課題】図６および図９に示し
た両従来例における解決されねばならない課題を列挙す
る。

【００２８】1) ピーク・ホールド回路４０の主として
コンデンサＣ１に起因する動作遅れ時間ｔ_d （図８，１
０（ｅ））を小さくするには限界があるために、ｔ_d に
比べて変化の速い信号に追従できずに大きな誤差または
誤検出の原因となった。

【００２９】2) 十分に小さくはない静電容量のコンデ
ンサＣ１のスイッチＳＷ１による放電動作のくり返し周
波数は、スイッチＳＷ１のオン抵抗が十分に低くなく、
スイッチ・オンになるための時間遅れがあるために、通
常は２０ＭＨｚ程度にとどまり、それよりも高速にする
ためにはかなりのコストアップを強いられた。

【００３０】3) ピーク包絡線信号２６（図８，図１０
（ｆ））とピークの発生を示すピーク検出信号２８とは
信号１周期分タイミングにずれを生じていた。

【００３１】4) ピーク検出信号２８がピークの発生を
示しても、それに対応するピーク値がピーク包絡線信号
２６（図１０（ｆ）のｔ_p ５）から欠落することがあっ
た。

【００３２】5) 負のピーク値を検出する場合には、正
のピーク値を検出する場合と（ダイオードＤ５の極性を
逆にした）異なる回路を用いる必要があった。

【００３３】

【課題を解決するための手段】本発明は前述のような多
くの課題を解決するためになされたものであり、このよ
うな多くの課題の原因は、入力信号２０のピーク時点お
よびピーク値を検出するために、高速応答性に欠けるピ
ーク・ホールド回路４０を使用していることにあるとの
認識の上に立っている。

【００３４】入力信号をわずかな時間Δｔだけ遅延せし
めた遅延信号を得る遅延手段と、入力信号と遅延信号と
を比較して比較出力をピーク検出信号として得るように
した。すなわち、正（または負）のピーク値を示す直前
までは入力信号の瞬時値が遅延信号よりもわずかに大き
く（または小さく）、ピーク値においては両信号は実質
的に等しくなり、その後は入力信号の方が遅延信号より
もわずかに小さく（または大きく）なるから、このピー
ク値の直前および直後においてピーク検出信号の極性が
反転する。その反転の際の変化の方向によって、正のピ
ークか負のピークかも明らかとなる。

【００３５】入力信号の正（または負）のピーク時点を
正確に検出できるから、これを用いて、高速応答性に優
れたサンプル・ホールド回路により、ピーク時の電圧を
ホールドするように構成した。したがって、極めて高速
応答性に優れたピーク検出回路を簡単な構成で得ること
ができた。

【００３６】

【発明の実施の形態】図１には本願発明の実施の形態を
示すための回路構成が示されている。ここにおいて図６
および図９の構成要素に対応するものについては同じ記
号を付してある。

【００３７】信号入力端子１０から印加された入力信号
２０はサンプル・ホールド回路５１とコンパレータＣＰ
１の負の入力端子と遅延回路ＤＬに印加される。遅延回
路ＤＬでは入力信号２０を微小な時間Δｔだけ遅延せし
めて遅延信号２１を得て、コンパレータＣＰ１の正の入
力端子に印加される。この遅延回路ＤＬは、定インピー
ダンス線路片あるいは、集中定数で形成した伝送路片で
ある。微小な時間Δｔにおいて入力信号２０は微小な変
化しか生じない。遅延回路ＤＬにおける遅延信号２１の
減衰も問題とはならない。

【００３８】図２には図１に示した回路の各部の波形が
示されている。同図（ａ）には実線で示した入力信号２
０と破線で示した遅延信号２１があり、両信号の時間差
である微小な時間Δｔと、入力信号２０の正および負の
各ピーク時ｔ_p １，ｔ_p ２，…ｔ_p ７が表示されてい
る。この図を参照しながら説明する。

【００３９】入力信号２０をＥ₀ ，遅延信号２１をＥ₁
とすると、Ｅ₁ はΔｔだけ前の時点におけるＥ₀ に等し
いから、 Ｅ₁ （ｔ）＝Ｅ₀ （ｔ−Δｔ） または Ｅ₀ （ｔ）＝Ｅ₁ （ｔ＋Δｔ） と表すことができる。また、たとえば入力信号２０のピ
ーク時ｔ_p １を中心に±Δｔ／２の期間の波形が対称で
あると仮定すると、 ０≦ｔ＜（ｔ_p １＋Δｔ／２）において、 Ｅ₀ ＞Ｅ₁ ｔ＝ｔ_p １＋Δｔ／２において、 Ｅ₀ ＝Ｅ₁ （ｔ_p １＋Δｔ／２）＜ｔ＜（ｔ_p ２＋Δｔ／２）にお
いて、Ｅ₀ ＜Ｅ₁ となる。同様に、ｔ＝ｔ_p ２＋Δｔ／
２において、 Ｅ₀ ＝Ｅ₁ （ｔ_p ２＋Δｔ／２）＜ｔ＜（ｔ_p ３＋Δｔ／２）にお
いて、 Ｅ₀ ＞Ｅ₁ ｔ＝ｔ_p ３＋Δｔ／２において、 Ｅ₀ ＝Ｅ₁ （ｔ_p ３＋Δｔ／２）＜ｔ＜（ｔ_p ４＋Δｔ／２）にお
いて、 Ｅ₀ ＜Ｅ₁ となる。

【００４０】コンパレータＣＰ１は入力信号２０と遅延
信号２１を比較して、入力信号２０が遅延信号２１より
大（Ｅ₀ ＞Ｅ₁ ）のときその出力であるピーク検出信号
２７は“Ｌ”に、両信号２０，２１が等しくなったとき
（Ｅ₀ ＝Ｅ₁）ピークが発生したことを検知してピーク
検出信号２７は反転し、入力信号２０が遅延信号２１よ
り小（Ｅ₀ ＜Ｅ₁ ）のときはピーク検出信号２７は
“Ｈ”になるから図２（ｂ）のピーク検出信号２７を得
る。このピーク検出信号２７の“Ｌ”から“Ｈ”への遷
移は正のピークの発生を、“Ｈ”から“Ｌ”への遷移は
負のピークの発生を、ピーク時ｔ_p １，ｔ_p ２，…ｔ_p
７のΔｔ／２後に検出している。

【００４１】この図２（ｂ）のピーク検出信号２７は従
来の技術を示す図８あるいは図１０（ｇ）のピーク検出
信号２８に対応するものであるが、本願発明においては
ピーク検出信号２７は“Ｌ”から“Ｈ”への遷移により
正のピークの発生時点を、また“Ｈ”から“Ｌ”への遷
移により負のピークの発生時点を検出している。

【００４２】それに対して、従来例のピーク検出信号２
８では正のピークの発生時点“Ｌ”から“Ｈ”への遷移
により検出しているにとどまり、負のピークの発生時点
を検出するためにはダイオードＤ５（図６または図９）
の向きを逆にした別個のピーク検出回路を必要とする。

【００４３】さらに、従来例のピーク検出信号２８（図
８または図１０の（ｇ））では、急峻に変化する信号の
ピーク時ｔ_p ７において、そのパルス幅が狭くなり、安
定に検出できなくなるおそれがあったが、本発明におけ
るピーク検出信号２７（図５（ｂ））ではそのようなお
それはない。

【００４４】したがって、従来例に対して、極めて顕著
な差異がある。このようにしてコンパレータＣＰ１から
得たピーク検出信号２７（図２（ｂ））はタイミング制
御回路６０とサンプル・ホールド回路５０に印加され、
タイミング制御回路６０では正のピーク包絡線を検出す
るためのサンプル・タイミング信号７４（図２（ｃ））
を発生してサンプル・ホールド回路５１に印加してい
る。

【００４５】サンプル・ホールド回路５１の構成は図７
に示したものと同じであり、そこにおいて、ピーク・ホ
ールド信号７１を入力信号２０に読み替える。すると、
図２（ｄ）の破線で示した入力信号２０の正の各ピーク
（厳密にはそれよりもわずかにΔｔ／２だけ遅れた時
点）においてサンプル・ホールドがなされるから、図２
（ｄ）の実線で示したピーク包絡線信号２６が得られ
る。

【００４６】

【実施例】

実施例１ 図１に示した構成においては、入力信号２０の正の各ピ
ークからΔｔ／２だけ遅れた時点でサンプル・ホールド
回路５１においてサンプル・ホールドがなされた。この
Δｔ／２のサンプル・ホールドの遅れが問題となる場合
には、信号入力端子１０とサンプル・ホールド回路５１
の間に、入力信号２０をΔｔ／２だけ遅延せしめる信号
遅延回路を設ければ、Δｔ／２のサンプル・ホールドの
遅れは発生しない。

【００４７】実施例２ 図２（ｃ）のサンプル・タイミング信号７４は同図
（ｂ）のピーク検出信号２７の正のピークを検出した
“Ｌ”から“Ｈ”へ遷移する時点で発生するものであっ
たから、同図（ｄ）のピーク包絡線信号２６は入力信号
２０の正のピーク値を表している。そこで、この（ｃ）
のサンプル・タイミング信号７４をピーク検出信号２７
の負のピークを検出した“Ｈ”から“Ｌ”へ遷移する時
点で発生したものを用いるならば、入力信号２０の負の
ピーク値（ピーク時ｔ_p ２，ｔ_p ４の値）を表すピーク
包絡線信号を得ることができることは、以上の説明から
容易に理解できるであろう。

【００４８】実施例３ 図３には、図１の回路構成においてサンプル・タイミン
グ信号７４に代えて、（ｃ）のサンプル・タイミング信
号７４Ｂを用いた場合の動作を示している。同図（ｂ）
のピーク検出信号２７の各遷移点において、すなわち、
（ａ）の入力信号２０の各ピーク時ｔ_p １，ｔ_p ２，
…，ｔ_p ７にタイミング制御回路６０からサンプル・タ
イミング信号７４を出力している。サンプル・ホールド
回路５１では、（ａ）の入力信号２０を（ｃ）のサンプ
ル・タイミング信号７４のタイミングでサンプル・ホー
ルドするから、（ｄ）のピーク包絡線信号２６Ｂをピー
ク包絡線出力端子１６に得ることになる。すなわち、
（ｄ）の実線で示したピーク包絡線信号２６Ｂは破線で
示した入力信号２０の正のピーク値と負のピーク値の双
方を表している。

【００４９】実施例４ 図４には図１に示した回路構成とは異なる実施例が示さ
れている。図１の構成要素に対応するものについては同
じ記号を付している。ここにおいて図１の回路構成と異
なるのは、サンプル・ホールド回路５０が付加されてい
る点である。図１においては、図２（ｃ）のサンプル・
タイミング信号７４を用いてサンプル・ホールド回路５
１Ｂでピーク値をサンプル・ホールドしている。そのた
めに、サンプル・タイミング信号７４のパルス幅の期間
中に入力信号２０が変化してしまうような場合には図１
の構成では正確にピーク値をサンプル・ホールドするこ
とができない。図４の回路構成は、このように、高速で
変化する入力信号２０のピーク値をも正確にとらえるこ
とのできるものである。

【００５０】実施例５ 図４に示した構成においては、入力信号２０の正の各ピ
ークからΔｔ／２だけ遅れた時点でサンプル・ホールド
回路５０においてサンプル・ホールドがなされた。この
Δｔ／２のサンプル・ホールドの遅れが問題となる場合
には、信号入力端子１０とサンプル・ホールド回路５０
の間に、入力信号２０をΔｔ／２だけ遅延せしめる信号
遅延回路を設ければ、Δｔ／２のサンプル・ホールドの
遅れは発生しない。

【００５１】図５には図４の回路構成の各部の波形が示
されている。図２と異なるのは、（ｄ）のサンプル・ホ
ールド信号２２が追加されている点である。サンプル・
ホールド回路５０の回路構成は、図７に示したものに基
本的には同じである。そこでは、ピーク・ホールド信号
７１が入力信号２０に、サンプル・タイミング信号７４
がピーク検出信号２７にピーク包絡線信号２６がサンプ
ル・ホールド信号２２に置き換えられている。そして、
図５（ｂ）のピーク検出信号２７が“Ｈ”の期間におい
てダイオード・ブリッジをなす４個のダイオードＤ１〜
Ｄ４がオフで“Ｌ”の期間においてオンになるようにす
るために、パルス・アンプＡ５の正と負の出力端子が入
れ替えられている。

【００５２】サンプル・ホールド回路５０は、図５
（ｂ）のピーク検出信号２７の“Ｌ”の期間において
は、ダイオード・ブリッジがオンであるために、入力信
号２０の波形はそのままサンプル・ホールド信号２２と
して出力されるが、“Ｈ”になった瞬間、すなわち入力
信号２０が正のピークを示したΔｔ／２後にダイオード
・ブリッジがオフとなり、正のピーク電圧が保持された
ままとなる。ピーク検出信号２７が再び“Ｌ”になる
と、入力信号２０の波形をそのままサンプル・ホールド
信号２２として出力することになる。そこで図５（ｄ）
のサンプル・ホールド信号２２が得られる。

【００５３】ここで、図５（ｂ）のピーク検出信号２７
が“Ｌ”であり、サンプル・ホールド回路５０のダイオ
ード・ブリッジがオンになっている間は、（ｄ）の実線
で示したサンプル・ホールド信号２２は破線で示した入
力信号２０をそのままフォローすることになるから、ダ
イオード・ブリッジがオフになる瞬間には確実に入力信
号２０の正のピーク値をとらえることができる。したが
って入力信号２０に高速に変化する信号が含まれていて
も、ピーク検出をすることができる。

【００５４】入力信号２０の正のピーク検出をする場合
について説明したが、負のピーク検出をする場合には、
（ｂ）のピーク検出信号２７が“Ｈ”においてダイオー
ド・ブリッジがオン、“Ｌ”においてオフとなるように
すればよいから、図７のパルス・アンプＡ５の正および
負の出力は図示のままの接続でよいことになる。

【００５５】このようにして図５（ｄ）のサンプル・ホ
ールド信号２２が得られると、それを（ｃ）のサンプル
・タイミング信号７４を用いてサンプル・ホールド回路
５１Ｂにおいてサンプル・ホールドするから、（ｅ）の
実線で示したピーク包絡線信号２６をピーク包絡線出力
端子１６に得ることができる。

【００５６】

【発明の効果】以上の説明から明らかなように、本発明
により以下に列挙する多くの効果が得られた。

【００５７】1) 入力信号の正および負のピーク時を微
小時間Δｔ／２遅れで正確に簡単な構成で検出できるよ
うになった。実施例１および５のように、微小時間Δｔ
／２だけ入力信号を遅延せしめてサンプル・ホールド回
路に印加する場合には、入力信号のピーク時の振幅を正
確に検出できるようになった。

【００５８】2) 入力信号の正および負のピーク時を正
確に検出できるようになったから、ピーク・ホールド回
路も不要となり、それに付随する動作遅れ時間もなくな
り、変化の速い信号においても確実にピーク検出が可能
になった。

【００５９】3) 入力信号の正および負のピーク時を正
確に検出できるから、そのタイミングで広帯域特性を有
するサンプル・ホールド回路を動作せしめて、入力信号
のピーク値をサンプルし、ホールドすることができ、高
周波信号のピーク検出が可能となった。

【００６０】4) 入力信号のピーク値を示すピーク包絡
線信号を、そのピーク発生時から微小時間Δｔ／２後に
タイミングの遅れなく得ることができるようになった。

【００６１】5) 入力信号のピーク発生時を確実にとら
えることができるため、ピーク値がピーク包絡線から欠
落するような現象は生じなくなった。

【００６２】6) 入力信号の正および負のピーク値を同
じ回路構成で、必要ならば時系列的に得ることができる
ようになった。

【００６３】以上のように、本願発明は多くの利点を有
するから、ＰＣＭやＴＶ信号の欠損の有無を判定する等
の広い応用範囲がある。したがって本願発明の効果は極
めて大きい。

【図面の簡単な説明】

【図１】本発明の実施の形態を示す回路構成図である。

【図２】図１の構成で正のピークを得る場合の各部の波
形を示す波形図である。

【図３】図１の構成で正および負のピークを得る場合の
各部の波形を示す波形図である。

【図４】本発明の一実施例を示す回路構成図である。

【図５】図４の各部の波形を示す波形図である。

【図６】従来例を示す回路構成図である。

【図７】図６の構成要素であるサンプル・ホールド回路
の回路構成図である。

【図８】図６の各部の波形を示す波形図である。

【図９】他の従来例を示す回路構成図である。

【図１０】図９の各部の波形を示す波形図である。

【符号の説明】

１０ 信号入力端子 １３ 外部クロック端子 １６ ピーク包絡線出力端子 １８ ピーク検出信号出力端子 ２０ 入力信号 ２１ 遅延信号 ２２ サンプル・ホールド信号 ２３ 外部クロック ２６ ピーク包絡線信号 ２７，２８ ピーク検出信号 ４０ ピーク・ホールド回路 ４５ バッファ・アンプ ５０〜５２ サンプル・ホールド回路 ６０，６１ タイミング制御回路 ７１ ピーク・ホールド信号 ７２ 極性判定信号 ７４ サンプル・タイミング信号 Ａ１，Ａ２ オペ・アンプ Ａ５ パルス・アンプ Ｃ１，Ｃ２ コンデンサ ＣＰ１〜ＣＰ３ コンパレータ Ｄ１〜Ｄ５ ダイオード ＤＬ 遅延回路 Ｒ１，Ｒ２ 抵抗 ＳＷ１ スイッチ ｔ_d 動作遅れ時間 ｔ_p ピーク時 Δｔ 微小な時間

Claims (9)

【特許請求の範囲】
1. 【請求項１】 入力信号（２０）を微小時間だけ遅延し
   て遅延信号（２１）を得るための遅延手段（ＤＬ）と、 前記入力信号（２０）と前記遅延信号（２１）との大き
   さを比較して前記入力信号（２０）の方が大きくその後
   に反転して前記遅延信号（２１）の方が大きくなった場
   合にこの反転した時点を前記入力信号（２０）の正のピ
   ーク時と判定し、前記遅延信号（２１）の方が大きくそ
   の後に反転して前記入力信号（２０）の方が大きくなっ
   た場合にこの反転した時点を前記入力信号（２０）の負
   のピーク時と判定したピーク検出信号（２７）を得るた
   めのコンパレータ手段（ＣＰ１）とを含むピーク検出回
   路。
2. 【請求項２】 前記ピーク検出信号（２７）の表す正お
   よび負のピーク時のうちのすくなくとも一方の時点（７
   ４，７４Ｂ）において、前記入力信号（２０）をサンプ
   ルしホールドしてピーク包絡線信号（２６，２６Ｂ）を
   得るためのサンプル・ホールド手段（５１）を含んでい
   る請求項１のピーク検出回路。
3. 【請求項３】 前記ピーク検出信号（２７）の表す正の
   ピーク時点（７４）において、前記入力信号（２０）を
   サンプルしホールドして正のピークを表すピーク包絡線
   信号（２６）を得るためのサンプル・ホールド手段（５
   １）を含んでいる請求項１のピーク検出回路。
4. 【請求項４】 前記ピーク検出信号（２７）の表す負の
   ピーク時点において、前記入力信号（２０）をサンプル
   しホールドして負のピークを表すピーク包絡線信号を得
   るためのサンプル・ホールド手段（５１）を含んでいる
   請求項１のピーク検出回路。
5. 【請求項５】 前記ピーク検出信号（２７）の表す正の
   ピーク時および負のピーク時（７４Ｂ）において、前記
   入力信号（２０）をサンプルしホールドして正および負
   のピークを表すピーク包絡線信号（２６Ｂ）を得るため
   のサンプル・ホールド手段（５１）を含んでいる請求項
   １のピーク検出回路。
6. 【請求項６】 前記入力信号（２０）を前記サンプル・
   ホールド手段（５１）に印加する場合に、前記遅延手段
   （ＤＬ）において遅延した微小時間の２分の１だけ前記
   入力信号（２０）を遅延する信号遅延手段を介して前記
   サンプル・ホールド手段（５１）に印加するようにした
   請求項２，３，４または５のピーク検出回路。
7. 【請求項７】 前記ピーク検出信号（２７）を受けて、
   前記正のピーク時から前記負のピーク時迄の第１の期間
   と、前記負のピーク時から次の正のピーク時迄の第２の
   期間のうちの一方の期間において前記入力信号（２０）
   をそのまま出力し、他方の期間において前記入力信号
   （２０）の前記正と負のピーク時の反転した時点におけ
   る前記入力信号（２０）のピークをホールドしてホール
   ド信号（２２）を得るためのホールド手段（５０）を含
   んだ請求項１のピーク検出回路。
8. 【請求項８】 前記ホールド手段（５０）において得た
   ホールド信号（２２）をサンプルしホールドしてピーク
   包絡線信号（２６）を得るためのサンプル・ホールド手
   段（５１Ｂ）を含んでいる請求項７のピーク検出回路。
9. 【請求項９】 前記入力信号（２０）を前記ホールド手
   段（５０）に印加する場合に、前記遅延手段（ＤＬ）に
   おいて遅延した微小時間の２分の１だけ前記入力信号
   （２０）を遅延する信号遅延手段を介して前記ホールド
   手段（５０）に印加するようにした請求項７のピーク検
   出回路。