JPH09218859A - マルチプロセッサ制御システム - Google Patents
マルチプロセッサ制御システムInfo
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- JPH09218859A JPH09218859A JP4664896A JP4664896A JPH09218859A JP H09218859 A JPH09218859 A JP H09218859A JP 4664896 A JP4664896 A JP 4664896A JP 4664896 A JP4664896 A JP 4664896A JP H09218859 A JPH09218859 A JP H09218859A
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- processing
- processor
- buffer
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Abstract
(57)【要約】
【解決手段】 ＭＰＵ１は、発生したタスクの処理を、
複数のＳＰＵ４−１〜４−ｎのうちのいずれかに依頼す
る。複数のＳＰＵ４−１〜４−ｎは、それぞれ同時に並
行して依頼を受けた処理を実行する。アイドル状態でな
いＳＰＵは新たなタスクの依頼を受けることができな
い。 【効果】 アイドル状態のＳＰＵが自発的に命令バッフ
ァをリードアクセスするので、ＭＰＵはどのＳＰＵがア
イドル状態かを認識する必要はない。
複数のＳＰＵ４−１〜４−ｎのうちのいずれかに依頼す
る。複数のＳＰＵ４−１〜４−ｎは、それぞれ同時に並
行して依頼を受けた処理を実行する。アイドル状態でな
いＳＰＵは新たなタスクの依頼を受けることができな
い。 【効果】 アイドル状態のＳＰＵが自発的に命令バッフ
ァをリードアクセスするので、ＭＰＵはどのＳＰＵがア
イドル状態かを認識する必要はない。
Description
【０００１】
【発明の属する技術分野】本発明は、汎用あるいは特定
の用途を持ったコンピュータシステムにおいて、特に複
数のプロセッサを用いたマルチプロセッサ制御システム
に関するものである。
の用途を持ったコンピュータシステムにおいて、特に複
数のプロセッサを用いたマルチプロセッサ制御システム
に関するものである。
【０００２】
【従来の技術】従来、マルチプロセッサを用いたコンピ
ュータシステムでは、システムの処理能力を上げるため
に、中央処理プロセッサの他に、ある特定の処理を専門
に行うサブプロセッサを一つあるいは複数設け、中央処
理プロセッサとこれらのサブプロセッサとを並列に動作
させることが行われている。これによって、システムの
スループットを向上させていた。
ュータシステムでは、システムの処理能力を上げるため
に、中央処理プロセッサの他に、ある特定の処理を専門
に行うサブプロセッサを一つあるいは複数設け、中央処
理プロセッサとこれらのサブプロセッサとを並列に動作
させることが行われている。これによって、システムの
スループットを向上させていた。
【０００３】ここで、中央処理プロセッサのことをＭＰ
Ｕ（Master Processing Unit）と呼び、サブプロセッサ
のことをＳＰＵ（Slave Processing Unit ）と呼ぶこと
にする。ＭＰＵ１は、ＳＰＵの制御を含むシステム全体
の制御を行う。ＳＰＵは、ＭＰＵの指示に基づいて各種
演算処理等を行う。ＭＰＵとＳＰＵの間にはＣＭＤ・Ｂ
ＵＦとＲＰＳ・ＢＵＦが中継用のバッファとして設けら
れる。ＣＭＤ・ＢＵＦ（Command Buffer）は、ＭＰＵか
らＳＰＵへの動作の指示や、ＳＰＵが演算を行う際に必
要となるパラメータの転送等に使われる。ＲＰＳ・ＢＵ
Ｆ（Response Buffer ）は、ＣＭＤ・ＢＵＦとは逆にＳ
ＰＵからＭＰＵへの通信手段として演算終了通知や演算
結果の転送等に使われる。ＣＭＤ・ＢＵＦとＲＰＳ・Ｂ
ＵＦはＳＰＵ一つに対してそれぞれ一組設けられる。Ｃ
ＭＤ・ＢＵＦ、ＲＰＳ・ＢＵＦは、ＲＡＭやＦＩＦＯメ
モリによって構成される。
Ｕ（Master Processing Unit）と呼び、サブプロセッサ
のことをＳＰＵ（Slave Processing Unit ）と呼ぶこと
にする。ＭＰＵ１は、ＳＰＵの制御を含むシステム全体
の制御を行う。ＳＰＵは、ＭＰＵの指示に基づいて各種
演算処理等を行う。ＭＰＵとＳＰＵの間にはＣＭＤ・Ｂ
ＵＦとＲＰＳ・ＢＵＦが中継用のバッファとして設けら
れる。ＣＭＤ・ＢＵＦ（Command Buffer）は、ＭＰＵか
らＳＰＵへの動作の指示や、ＳＰＵが演算を行う際に必
要となるパラメータの転送等に使われる。ＲＰＳ・ＢＵ
Ｆ（Response Buffer ）は、ＣＭＤ・ＢＵＦとは逆にＳ
ＰＵからＭＰＵへの通信手段として演算終了通知や演算
結果の転送等に使われる。ＣＭＤ・ＢＵＦとＲＰＳ・Ｂ
ＵＦはＳＰＵ一つに対してそれぞれ一組設けられる。Ｃ
ＭＤ・ＢＵＦ、ＲＰＳ・ＢＵＦは、ＲＡＭやＦＩＦＯメ
モリによって構成される。
【０００４】ＳＰＵが行う処理の内容は予め決められて
おり、ＳＰＵがその演算を行っていない状態をアイドル
状態と呼ぶ。ＭＰＵは、ＳＰＵを動作させるような処理
が発生した場合、どのＳＰＵに処理を行わせるかを判断
し、そのＳＰＵのＣＭＤ・ＢＵＦを通じて処理開始を指
示する。ＳＰＵに行わせる処理が複数ある場合には、次
々にアイドル中のＳＰＵを判断して処理開始指示を通知
する。処理開始指示を受けたＳＰＵは、定められた演算
を行った後、ＭＰＵに対して処理終了通知をＲＰＳ・Ｂ
ＵＦを通じて行う。処理終了の後はＳＰＵはアイドル状
態に戻る。
おり、ＳＰＵがその演算を行っていない状態をアイドル
状態と呼ぶ。ＭＰＵは、ＳＰＵを動作させるような処理
が発生した場合、どのＳＰＵに処理を行わせるかを判断
し、そのＳＰＵのＣＭＤ・ＢＵＦを通じて処理開始を指
示する。ＳＰＵに行わせる処理が複数ある場合には、次
々にアイドル中のＳＰＵを判断して処理開始指示を通知
する。処理開始指示を受けたＳＰＵは、定められた演算
を行った後、ＭＰＵに対して処理終了通知をＲＰＳ・Ｂ
ＵＦを通じて行う。処理終了の後はＳＰＵはアイドル状
態に戻る。
【０００５】
【発明が解決しようとする課題】ところで、上記のよう
な従来のマルチプロセッサ制御システムには、次のよう
な解決すべき課題があった。上記構成のマルチプロセッ
サ制御方式では、ＭＰＵが各ＳＰＵの動作を制御する関
係上、各ＳＰＵのアイドル状態をＭＰＵが管理していな
ければならない。このため、その制御に関わる処理が繁
雑になり、ＭＰＵが他に行わなければならない処理、例
えば磁気ディスク制御等が遅れてしまう。これにより、
システム全体のスループットの向上を妨げるという問題
があった。特にＳＰＵの数が増えた場合その問題が著し
い。従って、処理高速化の目的でＳＰＵを増やしても、
ＭＰＵの処理能力の限界から、更なるスループットの向
上が見込めないという問題もあった。
な従来のマルチプロセッサ制御システムには、次のよう
な解決すべき課題があった。上記構成のマルチプロセッ
サ制御方式では、ＭＰＵが各ＳＰＵの動作を制御する関
係上、各ＳＰＵのアイドル状態をＭＰＵが管理していな
ければならない。このため、その制御に関わる処理が繁
雑になり、ＭＰＵが他に行わなければならない処理、例
えば磁気ディスク制御等が遅れてしまう。これにより、
システム全体のスループットの向上を妨げるという問題
があった。特にＳＰＵの数が増えた場合その問題が著し
い。従って、処理高速化の目的でＳＰＵを増やしても、
ＭＰＵの処理能力の限界から、更なるスループットの向
上が見込めないという問題もあった。
【０００６】
【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。 〈構成１〉任意のタスクについてその処理を制御する中
央処理プロセッサと、この中央処理プロセッサに依頼を
受けて上記処理を実行する複数のサブプロセッサと、上
記中央処理プロセッサの処理開始指示を受け入れて、い
ずれかのサブプロセッサが読み出すまでこの処理開始指
示を保持する命令バッファと、処理を実行したサブプロ
セッサの処理結果を受け入れて、上記中央処理プロセッ
サが読み出すまでこの処理結果を保持する応答バッファ
と、上記命令バッファと全てのサブプロセッサとの間に
配置されて、複数のサブプロセッサが同時に命令バッフ
ァをリードアクセスしたときの競合調整を行う命令バッ
ファ調停回路と、上記全てのサブプロセッサと上記応答
バッファとの間に挿入されて、複数のサブプロセッサが
同時に応答バッファをライトアクセスしたときの競合調
整を行う応答バッファ調停回路とを備え、何も処理を実
行していないアイドル状態の全てのサブプロセッサは、
それぞれ上記命令バッファ調停回路を通じて上記命令バ
ッファをリードアクセスして、上記中央処理プロセッサ
から処理開始指示を受け入れ、その処理結果を上記応答
バッファ調停回路を通じて上記応答バッファに書き込
み、上記中央処理プロセッサは、上記処理開始指示を上
記命令バッファに書き込んだ後、上記応答バッファから
タスクの処理結果を読み出すことを特徴とするマルチプ
ロセッサ制御システム。
するため次の構成を採用する。 〈構成１〉任意のタスクについてその処理を制御する中
央処理プロセッサと、この中央処理プロセッサに依頼を
受けて上記処理を実行する複数のサブプロセッサと、上
記中央処理プロセッサの処理開始指示を受け入れて、い
ずれかのサブプロセッサが読み出すまでこの処理開始指
示を保持する命令バッファと、処理を実行したサブプロ
セッサの処理結果を受け入れて、上記中央処理プロセッ
サが読み出すまでこの処理結果を保持する応答バッファ
と、上記命令バッファと全てのサブプロセッサとの間に
配置されて、複数のサブプロセッサが同時に命令バッフ
ァをリードアクセスしたときの競合調整を行う命令バッ
ファ調停回路と、上記全てのサブプロセッサと上記応答
バッファとの間に挿入されて、複数のサブプロセッサが
同時に応答バッファをライトアクセスしたときの競合調
整を行う応答バッファ調停回路とを備え、何も処理を実
行していないアイドル状態の全てのサブプロセッサは、
それぞれ上記命令バッファ調停回路を通じて上記命令バ
ッファをリードアクセスして、上記中央処理プロセッサ
から処理開始指示を受け入れ、その処理結果を上記応答
バッファ調停回路を通じて上記応答バッファに書き込
み、上記中央処理プロセッサは、上記処理開始指示を上
記命令バッファに書き込んだ後、上記応答バッファから
タスクの処理結果を読み出すことを特徴とするマルチプ
ロセッサ制御システム。
【０００７】〈説明〉中央処理プロセッサはＭＰＵ、サ
ブプロセッサはＳＰＵと表現する。ＭＰＵは、発生した
タスクの処理を、複数のＳＰＵのうちのいずれかに依頼
する。複数のＳＰＵは、それぞれ同時に並行して依頼を
受けた処理を実行する。アイドル状態でないＳＰＵは新
たなタスクの依頼を受けることができない。アイドル状
態のＳＰＵが自発的に命令バッファをリードアクセスす
るので、ＭＰＵはどのＳＰＵがアイドル状態かを認識す
る必要はない。命令バッファ調停回路を設けたのは、ア
イドル状態の複数のＳＰＵが任意のタイミングで命令バ
ッファをリードアクセスするとき、競合が生じるからで
ある。また、応答バッファ調停回路を設けたのは、各Ｓ
ＰＵがタスクの処理結果を任意のタイミングで応答バッ
ファにライトアクセスする際に競合が生じるからであ
る。
ブプロセッサはＳＰＵと表現する。ＭＰＵは、発生した
タスクの処理を、複数のＳＰＵのうちのいずれかに依頼
する。複数のＳＰＵは、それぞれ同時に並行して依頼を
受けた処理を実行する。アイドル状態でないＳＰＵは新
たなタスクの依頼を受けることができない。アイドル状
態のＳＰＵが自発的に命令バッファをリードアクセスす
るので、ＭＰＵはどのＳＰＵがアイドル状態かを認識す
る必要はない。命令バッファ調停回路を設けたのは、ア
イドル状態の複数のＳＰＵが任意のタイミングで命令バ
ッファをリードアクセスするとき、競合が生じるからで
ある。また、応答バッファ調停回路を設けたのは、各Ｓ
ＰＵがタスクの処理結果を任意のタイミングで応答バッ
ファにライトアクセスする際に競合が生じるからであ
る。
【０００８】〈構成２〉構成１において、複数の中央処
理プロセッサが設けられ、各中央処理プロセッサには、
それぞれ命令バッファと命令バッファ調停回路及び応答
バッファと応答バッファ調停回路の組が接続されて、各
命令バッファ調停回路と応答バッファ調停回路とは、全
てのサブプロセッサに接続されて、各サブプロセッサの
リードアクセスとライトアクセスの競合を調停すること
を特徴とするマルチプロセッサ制御システム。
理プロセッサが設けられ、各中央処理プロセッサには、
それぞれ命令バッファと命令バッファ調停回路及び応答
バッファと応答バッファ調停回路の組が接続されて、各
命令バッファ調停回路と応答バッファ調停回路とは、全
てのサブプロセッサに接続されて、各サブプロセッサの
リードアクセスとライトアクセスの競合を調停すること
を特徴とするマルチプロセッサ制御システム。
【０００９】〈説明〉ＭＰＵが１台でなく複数台あっ
て、それぞれ所定のタスクの処理を制御している場合に
は、各ＭＰＵの処理開始指示を受け入れる命令バッファ
と、その応答を受け入れる応答バッファとを各ＭＰＵご
とに設ける。競合調停のための調停回路もそれぞれ個別
に設ける。このとき、複数のＳＰＵは、いずれのＭＰＵ
のタスクを処理してもよい。即ち、各ＭＰＵは全てのＳ
ＰＵを共用することができる。
て、それぞれ所定のタスクの処理を制御している場合に
は、各ＭＰＵの処理開始指示を受け入れる命令バッファ
と、その応答を受け入れる応答バッファとを各ＭＰＵご
とに設ける。競合調停のための調停回路もそれぞれ個別
に設ける。このとき、複数のＳＰＵは、いずれのＭＰＵ
のタスクを処理してもよい。即ち、各ＭＰＵは全てのＳ
ＰＵを共用することができる。
【００１０】〈構成３〉任意のタスクについてその処理
を制御する中央処理プロセッサと、この中央処理プロセ
ッサに依頼を受けて上記処理を実行する複数のサブプロ
セッサとを備え、上記中央処理プロセッサと複数のサブ
プロセッサとは、相互にデータバスを介してリング状に
接続されており、中央処理プロセッサの出力したタスク
処理を要求する処理データが、先頭のサブプロセッサか
ら順に転送されて、最後のサブプロセッサから中央処理
プロセッサに戻るように転送され、アイドル状態のサブ
プロセッサが上記処理データの転送を受けると、その処
理を実行し、処理を終了したサブプロセッサは、上記処
理データに処理結果を書き込んで転送し、中央処理プロ
セッサは、転送を受けた処理データ中に処理結果が書き
込まれているときは、その処理データを受取り、処理を
要求したままの内容のときは、再度その処理データを転
送することを特徴とするマルチプロセッサ制御システ
ム。
を制御する中央処理プロセッサと、この中央処理プロセ
ッサに依頼を受けて上記処理を実行する複数のサブプロ
セッサとを備え、上記中央処理プロセッサと複数のサブ
プロセッサとは、相互にデータバスを介してリング状に
接続されており、中央処理プロセッサの出力したタスク
処理を要求する処理データが、先頭のサブプロセッサか
ら順に転送されて、最後のサブプロセッサから中央処理
プロセッサに戻るように転送され、アイドル状態のサブ
プロセッサが上記処理データの転送を受けると、その処
理を実行し、処理を終了したサブプロセッサは、上記処
理データに処理結果を書き込んで転送し、中央処理プロ
セッサは、転送を受けた処理データ中に処理結果が書き
込まれているときは、その処理データを受取り、処理を
要求したままの内容のときは、再度その処理データを転
送することを特徴とするマルチプロセッサ制御システ
ム。
【００１１】〈説明〉リング状というのは、ループ状あ
るいは両端をつないだチェーン状ということで、ＭＰＵ
にデータバスを介して最初のＳＰＵが接続され、その後
にデータバスを介して全てのＳＰＵが順に接続され、最
後のＳＰＵがデータバスを介してＭＰＵに接続されてい
る状態をいう。処理データには、ＭＰＵによる処理要求
またはＳＰＵによる処理結果が書き込まれて、順に転送
される。アイドルでないＳＰＵは、その処理データをそ
のまま後続するＳＰＵに転送する。最後のＳＰＵがアイ
ドルでなければ、処理データはＭＰＵに戻る。ＭＰＵの
処理要求は、データバスを通じて全てのＳＰＵに順に転
送されるから、ＭＰＵは、アイドル状態のＳＰＵを意識
する必要がない。
るいは両端をつないだチェーン状ということで、ＭＰＵ
にデータバスを介して最初のＳＰＵが接続され、その後
にデータバスを介して全てのＳＰＵが順に接続され、最
後のＳＰＵがデータバスを介してＭＰＵに接続されてい
る状態をいう。処理データには、ＭＰＵによる処理要求
またはＳＰＵによる処理結果が書き込まれて、順に転送
される。アイドルでないＳＰＵは、その処理データをそ
のまま後続するＳＰＵに転送する。最後のＳＰＵがアイ
ドルでなければ、処理データはＭＰＵに戻る。ＭＰＵの
処理要求は、データバスを通じて全てのＳＰＵに順に転
送されるから、ＭＰＵは、アイドル状態のＳＰＵを意識
する必要がない。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。 〈具体例１〉図１は、本発明のシステムの第１の具体例
のブロック図を示す。ＭＰＵ１とＳＰＵ４−１〜４−ｎ
は、それぞれ従来技術と同様に、中央処理プロセッサと
サブプロセッサとを構成する。ＣＭＤ・ＢＵＦ（Comman
d Buffer）２は、ＭＰＵ１からＳＰＵ４−１〜４−ｎへ
の動作の指示やＳＰＵ４−１〜４−ｎが演算を行う際に
必要になるパラメータの転送等に使われる。ＣＭＤ・Ｂ
ＵＦ２には、ＭＰＵ１によって指示等が書き込まれ、後
述するＣＭＤ・ＢＵＦ調停回路５を介してＳＰＵ４−１
〜４−ｎに読み出される。ＲＰＳ・ＢＵＦ（Response B
uffer ）３は、ＳＰＵ４−１〜４−ｎからＭＰＵ１への
通信手段として演算終了通知や演算結果の転送等に用い
られる。ＲＰＳ・ＢＵＦ３は、後述するＲＰＳ・ＢＵＦ
６を介して、ＳＰＵ４−１〜４−ｎによって通知等が書
き込まれ、ＭＰＵ１によって読み出される。
例を用いて説明する。 〈具体例１〉図１は、本発明のシステムの第１の具体例
のブロック図を示す。ＭＰＵ１とＳＰＵ４−１〜４−ｎ
は、それぞれ従来技術と同様に、中央処理プロセッサと
サブプロセッサとを構成する。ＣＭＤ・ＢＵＦ（Comman
d Buffer）２は、ＭＰＵ１からＳＰＵ４−１〜４−ｎへ
の動作の指示やＳＰＵ４−１〜４−ｎが演算を行う際に
必要になるパラメータの転送等に使われる。ＣＭＤ・Ｂ
ＵＦ２には、ＭＰＵ１によって指示等が書き込まれ、後
述するＣＭＤ・ＢＵＦ調停回路５を介してＳＰＵ４−１
〜４−ｎに読み出される。ＲＰＳ・ＢＵＦ（Response B
uffer ）３は、ＳＰＵ４−１〜４−ｎからＭＰＵ１への
通信手段として演算終了通知や演算結果の転送等に用い
られる。ＲＰＳ・ＢＵＦ３は、後述するＲＰＳ・ＢＵＦ
６を介して、ＳＰＵ４−１〜４−ｎによって通知等が書
き込まれ、ＭＰＵ１によって読み出される。
【００１３】ＣＭＤ・ＢＵＦ２及びＲＰＳ・ＢＵＦ３
は、ＳＰＵの数に関わらず、ＭＰＵ一つに対して一組設
けられる。ＣＭＤ・ＢＵＦ２及びＲＰＳ・ＢＵＦ３は、
ＲＡＭやＦＩＦＯメモリによって構成され、複数のデー
タを格納できるようになっている。ＣＭＤ・ＢＵＦ調停
回路５は、ＣＭＤ・ＢＵＦ２とＳＰＵ４−１〜４−ｎの
間に存在し、それぞれのＳＰＵがＣＭＤ・ＢＵＦ２をリ
ードする際のアクセス競合の調停を行う。そのため、Ｃ
ＭＤ・ＢＵＦ調停回路５は、全てのＳＰＵ４−１〜４−
ｎに接続されている。調停の方式としては、固定プライ
オリティ方式やラウンドロビン方式等既に良く知られて
いる競合調停技術を用いる。
は、ＳＰＵの数に関わらず、ＭＰＵ一つに対して一組設
けられる。ＣＭＤ・ＢＵＦ２及びＲＰＳ・ＢＵＦ３は、
ＲＡＭやＦＩＦＯメモリによって構成され、複数のデー
タを格納できるようになっている。ＣＭＤ・ＢＵＦ調停
回路５は、ＣＭＤ・ＢＵＦ２とＳＰＵ４−１〜４−ｎの
間に存在し、それぞれのＳＰＵがＣＭＤ・ＢＵＦ２をリ
ードする際のアクセス競合の調停を行う。そのため、Ｃ
ＭＤ・ＢＵＦ調停回路５は、全てのＳＰＵ４−１〜４−
ｎに接続されている。調停の方式としては、固定プライ
オリティ方式やラウンドロビン方式等既に良く知られて
いる競合調停技術を用いる。
【００１４】ＲＰＳ・ＢＵＦ調停回路６は、ＲＰＳ・Ｂ
ＵＦ３とＳＰＵ４−１〜４−ｎの間に存在し、それぞれ
のＳＰＵがＲＰＳ・ＢＵＦ３をライトする際のアクセス
競合の調停を行う。そのため、ＲＰＳ・ＢＵＦ調停回路
６は、全てのＳＰＵ４−１〜４−ｎに接続されている。
調停の方式としては、ＣＭＤ・ＢＵＦ調停回路５と同様
に固定プライオリティ方式やラウンドロビン方式等既に
知られている技術を用いる。なお、このシステムには、
図示しないメモリやディスプレイコントローラやキーボ
ードコントローラや磁気ディスクコントローラが存在
し、ＭＰＵ１はこれらの制御も行う。
ＵＦ３とＳＰＵ４−１〜４−ｎの間に存在し、それぞれ
のＳＰＵがＲＰＳ・ＢＵＦ３をライトする際のアクセス
競合の調停を行う。そのため、ＲＰＳ・ＢＵＦ調停回路
６は、全てのＳＰＵ４−１〜４−ｎに接続されている。
調停の方式としては、ＣＭＤ・ＢＵＦ調停回路５と同様
に固定プライオリティ方式やラウンドロビン方式等既に
知られている技術を用いる。なお、このシステムには、
図示しないメモリやディスプレイコントローラやキーボ
ードコントローラや磁気ディスクコントローラが存在
し、ＭＰＵ１はこれらの制御も行う。
【００１５】〈具体例１の動作〉ＳＰＵ４−１〜４−ｎ
が行う処理の内容は予め決められており、これらのＳＰ
Ｕがその処理を行っていない状態をアイドル状態と呼
ぶ。いまシステムの運用が開始されたとする。システム
開始直後にはＳＰＵ４−１〜４−ｎが処理すべきタスク
は発生していないものとする。従って、ＣＭＤ・ＢＵＦ
２の内容は、ＭＰＵ１がＳＰＵ４−１〜４−ｎに対して
処理開始要求を行っていないため空である。一方、シス
テムの運用が開始されると、各ＳＰＵ４−１〜４−ｎは
処理すべきタスクが発生しているかどうかを知るため
に、ＣＭＤ・ＢＵＦ２のリードを行う。この際、複数の
ＳＰＵ４−１〜４−ｎがＣＭＤ・ＢＵＦ２のチェックを
行うため、リードアクセスの競合が発生する。ＣＭＤ・
ＢＵＦ調停回路５は、各ＳＰＵ４−１〜４−ｎからのＣ
ＭＤ・ＢＵＦ２へのリードアクセスに対して、予め決め
られた競合調停方式によりどれか一つのＳＰＵに対して
リードアクセスの許可を与える。また、この場合には、
ＣＭＤ・ＢＵＦ２の内容は空のため、そのＳＰＵにはデ
ータなしのステータスが返る。各ＳＰＵ４−１〜４−ｎ
は、アイドル状態の時には、常にＣＭＤ・ＢＵＦ２のチ
ェックを行う。そのため、この場合次々にデータなしス
テータスが各ＳＰＵ４−１〜４−ｎに返送されることに
なる。
が行う処理の内容は予め決められており、これらのＳＰ
Ｕがその処理を行っていない状態をアイドル状態と呼
ぶ。いまシステムの運用が開始されたとする。システム
開始直後にはＳＰＵ４−１〜４−ｎが処理すべきタスク
は発生していないものとする。従って、ＣＭＤ・ＢＵＦ
２の内容は、ＭＰＵ１がＳＰＵ４−１〜４−ｎに対して
処理開始要求を行っていないため空である。一方、シス
テムの運用が開始されると、各ＳＰＵ４−１〜４−ｎは
処理すべきタスクが発生しているかどうかを知るため
に、ＣＭＤ・ＢＵＦ２のリードを行う。この際、複数の
ＳＰＵ４−１〜４−ｎがＣＭＤ・ＢＵＦ２のチェックを
行うため、リードアクセスの競合が発生する。ＣＭＤ・
ＢＵＦ調停回路５は、各ＳＰＵ４−１〜４−ｎからのＣ
ＭＤ・ＢＵＦ２へのリードアクセスに対して、予め決め
られた競合調停方式によりどれか一つのＳＰＵに対して
リードアクセスの許可を与える。また、この場合には、
ＣＭＤ・ＢＵＦ２の内容は空のため、そのＳＰＵにはデ
ータなしのステータスが返る。各ＳＰＵ４−１〜４−ｎ
は、アイドル状態の時には、常にＣＭＤ・ＢＵＦ２のチ
ェックを行う。そのため、この場合次々にデータなしス
テータスが各ＳＰＵ４−１〜４−ｎに返送されることに
なる。
【００１６】時間が経過してＳＰＵ４−１〜４−ｎのい
ずれかの処理すべきタスクがＭＰＵ１の処理中に発生し
たとする。すると、ＭＰＵ１は、ＳＰＵ４−１〜４−ｎ
に対して処理開始指示を発する。このとき、ＭＰＵ１
は、複数あるＳＰＵのうちどのＳＰＵがアイドルであり
あるいはビジーであるか、といった管理を行っていな
い。ＳＰＵ４−１〜４−ｎが処理すべきタスクが発生し
た場合、ＭＰＵ１は、ＣＭＤ・ＢＵＦ２に対してＳＰＵ
処理開始指示コードを書き込む。各ＳＰＵ４−１〜４−
ｎは、常時ＣＭＤ・ＢＵＦ２のチェックを行っているた
め、ＭＰＵ１が処理開始指示コードをＣＭＤ・ＢＵＦ２
に書き込んだ直後、その時にＣＭＤ・ＢＵＦチェックを
行っていたどれか一つのＳＰＵがこの処理開始指示を受
け取ることになる。処理開始指示を受け取ったＳＰＵ
は、その指示に従い処理を行う。ＣＭＤ・ＢＵＦ２の内
容は、ある一つのＳＰＵが処理開始指示コードを読み出
した後再び空となる。
ずれかの処理すべきタスクがＭＰＵ１の処理中に発生し
たとする。すると、ＭＰＵ１は、ＳＰＵ４−１〜４−ｎ
に対して処理開始指示を発する。このとき、ＭＰＵ１
は、複数あるＳＰＵのうちどのＳＰＵがアイドルであり
あるいはビジーであるか、といった管理を行っていな
い。ＳＰＵ４−１〜４−ｎが処理すべきタスクが発生し
た場合、ＭＰＵ１は、ＣＭＤ・ＢＵＦ２に対してＳＰＵ
処理開始指示コードを書き込む。各ＳＰＵ４−１〜４−
ｎは、常時ＣＭＤ・ＢＵＦ２のチェックを行っているた
め、ＭＰＵ１が処理開始指示コードをＣＭＤ・ＢＵＦ２
に書き込んだ直後、その時にＣＭＤ・ＢＵＦチェックを
行っていたどれか一つのＳＰＵがこの処理開始指示を受
け取ることになる。処理開始指示を受け取ったＳＰＵ
は、その指示に従い処理を行う。ＣＭＤ・ＢＵＦ２の内
容は、ある一つのＳＰＵが処理開始指示コードを読み出
した後再び空となる。
【００１７】ＭＰＵ１は、ＳＰＵ４−１〜４−ｎに処理
させるべきタスクが発生した場合、ＣＭＤ・ＢＵＦ２に
次々に処理開始指示コードを書き込むことができる。ア
イドル状態のＳＰＵは、ＣＭＤ・ＢＵＦ２のチェックに
よって次々と処理を開始していくため、タスクの数はＳ
ＰＵの数だけ同時に並行処理することができる。処理の
終ったＳＰＵは、その結果と処理終了コードをＲＰＳ・
ＢＵＦ３に書き込む。この際、ＲＰＳ・ＢＵＦ調停回路
６は、予め決められた競合調停方式により調停を行い、
どれか一つのＳＰＵに対してＲＰＳ・ＢＵＦライト許可
を与える。ＲＰＳ・ＢＵＦ３には複数の処理結果を格納
することができる。ＭＰＵ１は、ＲＰＳ・ＢＵＦ３から
結果を読み込むことにより、ＳＰＵの処理結果を得るこ
とができる。
させるべきタスクが発生した場合、ＣＭＤ・ＢＵＦ２に
次々に処理開始指示コードを書き込むことができる。ア
イドル状態のＳＰＵは、ＣＭＤ・ＢＵＦ２のチェックに
よって次々と処理を開始していくため、タスクの数はＳ
ＰＵの数だけ同時に並行処理することができる。処理の
終ったＳＰＵは、その結果と処理終了コードをＲＰＳ・
ＢＵＦ３に書き込む。この際、ＲＰＳ・ＢＵＦ調停回路
６は、予め決められた競合調停方式により調停を行い、
どれか一つのＳＰＵに対してＲＰＳ・ＢＵＦライト許可
を与える。ＲＰＳ・ＢＵＦ３には複数の処理結果を格納
することができる。ＭＰＵ１は、ＲＰＳ・ＢＵＦ３から
結果を読み込むことにより、ＳＰＵの処理結果を得るこ
とができる。
【００１８】〈具体例１の効果〉以上述べたように、こ
の具体例によればＭＰＵ１が各ＳＰＵ４−１〜４−ｎの
動作状態を管理しないため、従来その処理に関わってい
た時間を他の処理に振り向けることができる。そのた
め、ＭＰＵ１は、その他のシステム制御の処理、例えば
図示しない磁気ディスク制御等に専念でき、システム全
体のスループットの向上が期待できる。また、この具体
例によれば、ＳＰＵ４−１〜４−ｎの管理をＭＰＵの管
理下から外したため、ＳＰＵの増設に伴うＭＰＵ１のソ
フトウェア変更を最小で済ますことができる。また、増
設されたＳＰＵのソフトウェアの新規開発も不要である
ことは言うまでもない。同様の理由により、ＳＰＵ数の
増減が比較的容易であるため、目的とするシステムの性
能やコストやサイズに応じて、システム構成を柔軟に行
うことができるという利点を持つ。
の具体例によればＭＰＵ１が各ＳＰＵ４−１〜４−ｎの
動作状態を管理しないため、従来その処理に関わってい
た時間を他の処理に振り向けることができる。そのた
め、ＭＰＵ１は、その他のシステム制御の処理、例えば
図示しない磁気ディスク制御等に専念でき、システム全
体のスループットの向上が期待できる。また、この具体
例によれば、ＳＰＵ４−１〜４−ｎの管理をＭＰＵの管
理下から外したため、ＳＰＵの増設に伴うＭＰＵ１のソ
フトウェア変更を最小で済ますことができる。また、増
設されたＳＰＵのソフトウェアの新規開発も不要である
ことは言うまでもない。同様の理由により、ＳＰＵ数の
増減が比較的容易であるため、目的とするシステムの性
能やコストやサイズに応じて、システム構成を柔軟に行
うことができるという利点を持つ。
【００１９】〈具体例２〉図２に、本発明のシステムの
第２の具体例のブロック図を示す。この具体例では、Ｍ
ＰＵが二つ存在する。即ち、ＭＰＵ１−１とＭＰＵ１−
２が存在する。ＣＭＤ・ＢＵＦ２−１，２−２、ＣＭＤ
・ＢＵＦ調停回路５−１〜５−２、ＲＰＳ・ＢＵＦ３−
１，３−２、ＲＰＳ・ＢＵＦ調停回路６−１，６−２
は、それぞれＭＰＵ一つに対して一つずつ設けられてい
る。各ＲＰＳ・ＢＵＦ３−１，３−２には、対応するＲ
ＰＳ・ＢＵＦ調停回路６−１，６−２を介してＳＰＵ４
−１〜４−ｎによって通知等が書き込まれ、対応するそ
れぞれのＭＰＵ１−１，１−２によって読み出される。
第２の具体例のブロック図を示す。この具体例では、Ｍ
ＰＵが二つ存在する。即ち、ＭＰＵ１−１とＭＰＵ１−
２が存在する。ＣＭＤ・ＢＵＦ２−１，２−２、ＣＭＤ
・ＢＵＦ調停回路５−１〜５−２、ＲＰＳ・ＢＵＦ３−
１，３−２、ＲＰＳ・ＢＵＦ調停回路６−１，６−２
は、それぞれＭＰＵ一つに対して一つずつ設けられてい
る。各ＲＰＳ・ＢＵＦ３−１，３−２には、対応するＲ
ＰＳ・ＢＵＦ調停回路６−１，６−２を介してＳＰＵ４
−１〜４−ｎによって通知等が書き込まれ、対応するそ
れぞれのＭＰＵ１−１，１−２によって読み出される。
【００２０】各ＣＭＤ・ＢＵＦ調停回路５−１〜５−２
は、ＣＭＤ・ＢＵＦ２−１，２−２とＳＰＵ４−１〜４
−ｎの間に存在し、ＳＰＵ４−１〜４−ｎがＣＭＤ・Ｂ
ＵＦ２−１，２−２をリードする際のアクセス競合の調
停を行う。そのため、ＣＭＤ・ＢＵＦ調停回路５−１〜
５−２は、全てのＳＰＵ４−１〜４−ｎに接続されてい
る。調停の方式としては、第１の具体例と同様に、固定
プライオリティ方式やラウンドロビン方式等既に知られ
ている技術を用いる。ＲＰＳ・ＢＵＦ調停回路６−１，
６−２は、ＲＰＳ・ＢＵＦ３−１，３−２とＳＰＵ４−
１〜４−ｎの間に存在し、ＳＰＵ４−１〜４−ｎがＲＰ
Ｓ・ＢＵＦ３−１，３−２をライトする際のアクセス競
合の調停を行う。そのため、ＲＰＳ・ＢＵＦ調停回路６
−１，６−２は、全てのＳＰＵ４−１〜４−ｎに接続さ
れている。調停の方式は、第１の具体例と同様である。
は、ＣＭＤ・ＢＵＦ２−１，２−２とＳＰＵ４−１〜４
−ｎの間に存在し、ＳＰＵ４−１〜４−ｎがＣＭＤ・Ｂ
ＵＦ２−１，２−２をリードする際のアクセス競合の調
停を行う。そのため、ＣＭＤ・ＢＵＦ調停回路５−１〜
５−２は、全てのＳＰＵ４−１〜４−ｎに接続されてい
る。調停の方式としては、第１の具体例と同様に、固定
プライオリティ方式やラウンドロビン方式等既に知られ
ている技術を用いる。ＲＰＳ・ＢＵＦ調停回路６−１，
６−２は、ＲＰＳ・ＢＵＦ３−１，３−２とＳＰＵ４−
１〜４−ｎの間に存在し、ＳＰＵ４−１〜４−ｎがＲＰ
Ｓ・ＢＵＦ３−１，３−２をライトする際のアクセス競
合の調停を行う。そのため、ＲＰＳ・ＢＵＦ調停回路６
−１，６−２は、全てのＳＰＵ４−１〜４−ｎに接続さ
れている。調停の方式は、第１の具体例と同様である。
【００２１】ＣＭＤ・ＢＵＦ２−１，２−２、ＣＭＤ・
ＢＵＦ調停回路５−１〜５−２、及びＲＰＳ・ＢＵＦ３
−１，３−２、ＲＰＳ・ＢＵＦ調停回路６−１，６−２
は、ＳＰＵの数に関わらず、ＭＰＵ一つに対して一組設
けられる。ＣＭＤ・ＢＵＦ２−１，２−２及びＲＰＳ・
ＢＵＦ３−１，３−２は、ＲＡＭやＦＩＦＯメモリによ
って構成され、複数のデータを格納できるようになって
いる。この他の部分は第１の具体例と変わるところはな
い。
ＢＵＦ調停回路５−１〜５−２、及びＲＰＳ・ＢＵＦ３
−１，３−２、ＲＰＳ・ＢＵＦ調停回路６−１，６−２
は、ＳＰＵの数に関わらず、ＭＰＵ一つに対して一組設
けられる。ＣＭＤ・ＢＵＦ２−１，２−２及びＲＰＳ・
ＢＵＦ３−１，３−２は、ＲＡＭやＦＩＦＯメモリによ
って構成され、複数のデータを格納できるようになって
いる。この他の部分は第１の具体例と変わるところはな
い。
【００２２】〈具体例２の動作〉ＳＰＵ４−１〜４−ｎ
が行う処理の内容は予め決められている。いまシステム
の運用が開始されたとする。ＭＰＵ１−１，１−２はそ
れぞれ独立に動作する。システム開始直後にはＳＰＵ４
−１〜４−ｎが処理すべきタスクは、ＭＰＵ１−１、Ｍ
ＰＵ１−２のどちらにも発生していないものとする。そ
のため、ＣＭＤ・ＢＵＦ２−１，２−２の内容は、両Ｍ
ＰＵ１−１，１−２がＳＰＵ４−１〜４−ｎに対して処
理開始要求を行っていないため空である。
が行う処理の内容は予め決められている。いまシステム
の運用が開始されたとする。ＭＰＵ１−１，１−２はそ
れぞれ独立に動作する。システム開始直後にはＳＰＵ４
−１〜４−ｎが処理すべきタスクは、ＭＰＵ１−１、Ｍ
ＰＵ１−２のどちらにも発生していないものとする。そ
のため、ＣＭＤ・ＢＵＦ２−１，２−２の内容は、両Ｍ
ＰＵ１−１，１−２がＳＰＵ４−１〜４−ｎに対して処
理開始要求を行っていないため空である。
【００２３】一方、システムの運用が開始されると、各
ＳＰＵ４−１〜４−ｎは処理すべきタスクが発生してい
るかどうかを知るために、ＣＭＤ・ＢＵＦ２−１，２−
２のリードを交互に行う。この際、複数のＳＰＵが両方
のＣＭＤ・ＢＵＦ２−１，２−２のチェックを行うた
め、リードアクセスの競合が発生する。二つのＣＭＤ・
ＢＵＦ調停回路５−１，５−２は、各ＳＰＵ４−１〜４
−ｎからのＣＭＤ・ＢＵＦ２−１，２−２へのリードア
クセスに対して、予め決められた競合調停方式によりど
れか一つのＳＰＵに対してリードアクセスの許可を与え
る。また、この場合には、ＣＭＤ・ＢＵＦ２−１，２−
２の内容は空のため、ＳＰＵにはデータなしのステータ
スが返る。各ＳＰＵ４−１〜４−ｎは、アイドル状態の
時には、常にＣＭＤ・ＢＵＦ２−１，２−２のチェック
を交互に行う。そのため、この場合次々にデータなしス
テータスが各ＳＰＵに返送される。
ＳＰＵ４−１〜４−ｎは処理すべきタスクが発生してい
るかどうかを知るために、ＣＭＤ・ＢＵＦ２−１，２−
２のリードを交互に行う。この際、複数のＳＰＵが両方
のＣＭＤ・ＢＵＦ２−１，２−２のチェックを行うた
め、リードアクセスの競合が発生する。二つのＣＭＤ・
ＢＵＦ調停回路５−１，５−２は、各ＳＰＵ４−１〜４
−ｎからのＣＭＤ・ＢＵＦ２−１，２−２へのリードア
クセスに対して、予め決められた競合調停方式によりど
れか一つのＳＰＵに対してリードアクセスの許可を与え
る。また、この場合には、ＣＭＤ・ＢＵＦ２−１，２−
２の内容は空のため、ＳＰＵにはデータなしのステータ
スが返る。各ＳＰＵ４−１〜４−ｎは、アイドル状態の
時には、常にＣＭＤ・ＢＵＦ２−１，２−２のチェック
を交互に行う。そのため、この場合次々にデータなしス
テータスが各ＳＰＵに返送される。
【００２４】時間が経過してＳＰＵの処理すべきタスク
がＭＰＵ１−１の処理中に発生したとする。すると、Ｍ
ＰＵ１−１は、ＳＰＵに対して処理開始指示を発するこ
とになる。このとき、ＭＰＵ１−１は複数あるＳＰＵ４
−１〜４−ｎのうちどのＳＰＵがアイドルで有りビジー
であるかといった管理を行っていない。ＳＰＵが処理す
べきタスクが発生した場合、ＭＰＵ１−１は、ＣＭＤ・
ＢＵＦ２−１に対してＳＰＵ処理開始指示コードを書き
込む。各ＳＰＵ４−１〜４−ｎは、アイドル状態時ＣＭ
Ｄ・ＢＵＦ２−１，２−２のチェックを行っているた
め、ＭＰＵ１−１が処理開始指示コードをＣＭＤ・ＢＵ
Ｆ２−１に書き込んだ直後、その時にＣＭＤ・ＢＵＦチ
ェックを行っていたどれか一つのＳＰＵがこの処理開始
指示を受け取ることになる。処理開始指示を受け取った
ＳＰＵは、その指示に従い処理を行う。ＣＭＤ・ＢＵＦ
２−１の内容はある一つのＳＰＵが処理開始指示コード
を読み込んだため再び空となる。
がＭＰＵ１−１の処理中に発生したとする。すると、Ｍ
ＰＵ１−１は、ＳＰＵに対して処理開始指示を発するこ
とになる。このとき、ＭＰＵ１−１は複数あるＳＰＵ４
−１〜４−ｎのうちどのＳＰＵがアイドルで有りビジー
であるかといった管理を行っていない。ＳＰＵが処理す
べきタスクが発生した場合、ＭＰＵ１−１は、ＣＭＤ・
ＢＵＦ２−１に対してＳＰＵ処理開始指示コードを書き
込む。各ＳＰＵ４−１〜４−ｎは、アイドル状態時ＣＭ
Ｄ・ＢＵＦ２−１，２−２のチェックを行っているた
め、ＭＰＵ１−１が処理開始指示コードをＣＭＤ・ＢＵ
Ｆ２−１に書き込んだ直後、その時にＣＭＤ・ＢＵＦチ
ェックを行っていたどれか一つのＳＰＵがこの処理開始
指示を受け取ることになる。処理開始指示を受け取った
ＳＰＵは、その指示に従い処理を行う。ＣＭＤ・ＢＵＦ
２−１の内容はある一つのＳＰＵが処理開始指示コード
を読み込んだため再び空となる。
【００２５】一方、ＭＰＵ１−２はＭＰＵ１−１とは全
く独立に動作しており、ＳＰＵに処理させるべきタスク
が発生した場合、ＣＭＤ・ＢＵＦ２−２を用いてＳＰＵ
に対して指示を送る。ＭＰＵ１−１，１−２は、ＳＰＵ
に処理させるべきタスクが発生した場合、ＣＭＤ・ＢＵ
Ｆ２−１，２−２に次々に処理開始指示コードを書き込
むことができる。アイドル状態のＳＰＵは、ＣＭＤ・Ｂ
ＵＦ２−１，２−２を交互にチェックすることによって
次々と処理を開始していくため、二つのＭＰＵ１−１，
１−２が依頼するタスクの数はＳＰＵ４−１〜４−ｎの
数だけ同時に処理することができる。
く独立に動作しており、ＳＰＵに処理させるべきタスク
が発生した場合、ＣＭＤ・ＢＵＦ２−２を用いてＳＰＵ
に対して指示を送る。ＭＰＵ１−１，１−２は、ＳＰＵ
に処理させるべきタスクが発生した場合、ＣＭＤ・ＢＵ
Ｆ２−１，２−２に次々に処理開始指示コードを書き込
むことができる。アイドル状態のＳＰＵは、ＣＭＤ・Ｂ
ＵＦ２−１，２−２を交互にチェックすることによって
次々と処理を開始していくため、二つのＭＰＵ１−１，
１−２が依頼するタスクの数はＳＰＵ４−１〜４−ｎの
数だけ同時に処理することができる。
【００２６】処理の終ったＳＰＵは、その結果と処理終
了コードを対応するＲＰＳ・ＢＵＦ３−１，３−２に書
き込む。例えば、ＭＰＵ１からの処理指示を受けて行っ
た処理に対しては、ＲＰＳ・ＢＵＦ３−１に書き込む。
この際、ＲＰＳ・ＢＵＦ調停回路６−１，６−２は、予
め決められた競合調停方式により調停を行い、どれか一
つのＳＰＵに対してＲＰＳ・ＢＵＦライト許可を与え
る。ＲＰＳ・ＢＵＦ３−１，３−２には複数の処理結果
を格納することができる。ＭＰＵ１−１，１−２は、Ｒ
ＰＳ・ＢＵＦ３−１，３−２から結果を読み込むことに
より、ＳＰＵの処理結果を得ることができる。本例で
は、ＭＰＵが二つとして記述したが、ＭＰＵは二つ以上
いくつあってもこれと全く同様の動作を実現できる。
了コードを対応するＲＰＳ・ＢＵＦ３−１，３−２に書
き込む。例えば、ＭＰＵ１からの処理指示を受けて行っ
た処理に対しては、ＲＰＳ・ＢＵＦ３−１に書き込む。
この際、ＲＰＳ・ＢＵＦ調停回路６−１，６−２は、予
め決められた競合調停方式により調停を行い、どれか一
つのＳＰＵに対してＲＰＳ・ＢＵＦライト許可を与え
る。ＲＰＳ・ＢＵＦ３−１，３−２には複数の処理結果
を格納することができる。ＭＰＵ１−１，１−２は、Ｒ
ＰＳ・ＢＵＦ３−１，３−２から結果を読み込むことに
より、ＳＰＵの処理結果を得ることができる。本例で
は、ＭＰＵが二つとして記述したが、ＭＰＵは二つ以上
いくつあってもこれと全く同様の動作を実現できる。
【００２７】〈具体例２の効果〉以上説明したように、
この具体例によれば複数台のＭＰＵがそれぞれＳＰＵの
動作状態を管理しないため、ＳＰＵをある特定のＭＰＵ
に帰属させる必要がなくなり、少ないＳＰＵでも効果的
な使用が可能になり、システム全体のスループットを上
げることができる。
この具体例によれば複数台のＭＰＵがそれぞれＳＰＵの
動作状態を管理しないため、ＳＰＵをある特定のＭＰＵ
に帰属させる必要がなくなり、少ないＳＰＵでも効果的
な使用が可能になり、システム全体のスループットを上
げることができる。
【００２８】〈具体例３〉図３に、本発明のシステムの
第３の具体例のブロック図を示す。ここでは、１個のＭ
ＰＵ１とｎ個のＳＰＵ４−１〜４−ｎよりなる、コンピ
ュータシステムを例にとって説明する。図中における矢
印はデータ転送の方向を示している。ＭＰＵ１の送信デ
ータバス１３は、ＭＰＵ１からＳＰＵ４−１へと接続さ
れる。ＭＰＵ１の送信データバス３は、同時にＳＰＵ４
−１の受信データバスとなる。ＳＰＵ４−１の送信デー
タバス１５−１は、ＳＰＵ４−１からＳＰＵ４−２へと
接続される。ＳＰＵ４−１の送信データバス１５−１
は、同時にＳＰＵ４−２の受信データバスとなる。同様
に、ＳＰＵ４−２の送信データバス１５−２は、図示せ
ぬＳＰＵ４−３へと接続され、最終段ＳＰＵ４−ｎの送
信データバス１５−ｎは、ＭＰＵ１へと接続される。Ｓ
ＰＵ４−ｎの送信データバス１５−ｎは、同時にＭＰＵ
１の受信データバスとなる。
第３の具体例のブロック図を示す。ここでは、１個のＭ
ＰＵ１とｎ個のＳＰＵ４−１〜４−ｎよりなる、コンピ
ュータシステムを例にとって説明する。図中における矢
印はデータ転送の方向を示している。ＭＰＵ１の送信デ
ータバス１３は、ＭＰＵ１からＳＰＵ４−１へと接続さ
れる。ＭＰＵ１の送信データバス３は、同時にＳＰＵ４
−１の受信データバスとなる。ＳＰＵ４−１の送信デー
タバス１５−１は、ＳＰＵ４−１からＳＰＵ４−２へと
接続される。ＳＰＵ４−１の送信データバス１５−１
は、同時にＳＰＵ４−２の受信データバスとなる。同様
に、ＳＰＵ４−２の送信データバス１５−２は、図示せ
ぬＳＰＵ４−３へと接続され、最終段ＳＰＵ４−ｎの送
信データバス１５−ｎは、ＭＰＵ１へと接続される。Ｓ
ＰＵ４−ｎの送信データバス１５−ｎは、同時にＭＰＵ
１の受信データバスとなる。
【００２９】ＭＰＵ１からＳＰＵ４−１への割り込み信
号６は、ＭＰＵ１からＳＰＵ４−１へと接続される。Ｓ
ＰＵ４−１からＳＰＵ４−２への割り込み信号１７−１
は、ＳＰＵ４−１よりＳＰＵ４−２へと接続される。同
様にＳＰＵ４−２からＳＰＵ４−３への割り込み信号１
７−２は、ＳＰＵ４−２からＳＰＵ４−３へと接続さ
れ、ＳＰＵ４−ｎからＭＰＵ１への割り込み信号１７−
ｎは、ＳＰＵ４−ｎからＭＰＵ１へと接続される。以上
のように、このシステムは、データバスと割り込み信号
が、各プロセッサ間をつなぎ、全体としてループ状の構
成となっている。
号６は、ＭＰＵ１からＳＰＵ４−１へと接続される。Ｓ
ＰＵ４−１からＳＰＵ４−２への割り込み信号１７−１
は、ＳＰＵ４−１よりＳＰＵ４−２へと接続される。同
様にＳＰＵ４−２からＳＰＵ４−３への割り込み信号１
７−２は、ＳＰＵ４−２からＳＰＵ４−３へと接続さ
れ、ＳＰＵ４−ｎからＭＰＵ１への割り込み信号１７−
ｎは、ＳＰＵ４−ｎからＭＰＵ１へと接続される。以上
のように、このシステムは、データバスと割り込み信号
が、各プロセッサ間をつなぎ、全体としてループ状の構
成となっている。
【００３０】〈具体例３の動作〉ＭＰＵ１の機能はこれ
までの機能と同じように、システム全体の制御を行う。
ＳＰＵ４−１〜４−ｎは、ＭＰＵ１からの指示に基づい
て各種演算処理等を行う。この具体例でも、ＭＰＵ１は
ＳＰＵ４−１〜４−ｎの状態を管理しない。ＭＰＵ１
は、ＳＰＵ４−１〜４−ｎに処理させるべきタスクが発
生した場合、送信データバス３を用いて、処理に必要な
データを転送すると共に、割り込み信号６を用いてＳＰ
Ｕ４−１にその旨を通知する。
までの機能と同じように、システム全体の制御を行う。
ＳＰＵ４−１〜４−ｎは、ＭＰＵ１からの指示に基づい
て各種演算処理等を行う。この具体例でも、ＭＰＵ１は
ＳＰＵ４−１〜４−ｎの状態を管理しない。ＭＰＵ１
は、ＳＰＵ４−１〜４−ｎに処理させるべきタスクが発
生した場合、送信データバス３を用いて、処理に必要な
データを転送すると共に、割り込み信号６を用いてＳＰ
Ｕ４−１にその旨を通知する。
【００３１】図２に、ＭＰＵ１がＳＰＵ４−１〜４−ｎ
にタスクを依頼するための処理データのフォーマットの
例を示す。処理データ２０は、数ワードのデータ列から
構成されており、初めのデータが、そのデータの種類を
示すＩＤコード２１となっている。その内容が例えば、
ＩＤ＝００の場合には処理Ａ、ＩＤ＝０１の場合には処
理Ｂ、ＩＤ＝０２の場合には処理Ｃ…というように予め
決めておく。また、後述するＳＰＵからの処理結果の転
送時のＩＤコードも兼ねており、ＩＤ＝８０の場合には
処理Ａの結果、ＩＤ＝８１の場合には処理Ｂの結果、Ｉ
Ｄ＝８２の場合には処理Ｃの結果…というように決めて
おく。
にタスクを依頼するための処理データのフォーマットの
例を示す。処理データ２０は、数ワードのデータ列から
構成されており、初めのデータが、そのデータの種類を
示すＩＤコード２１となっている。その内容が例えば、
ＩＤ＝００の場合には処理Ａ、ＩＤ＝０１の場合には処
理Ｂ、ＩＤ＝０２の場合には処理Ｃ…というように予め
決めておく。また、後述するＳＰＵからの処理結果の転
送時のＩＤコードも兼ねており、ＩＤ＝８０の場合には
処理Ａの結果、ＩＤ＝８１の場合には処理Ｂの結果、Ｉ
Ｄ＝８２の場合には処理Ｃの結果…というように決めて
おく。
【００３２】処理データ２０の２ワード目は転送データ
２３−１〜２３−ｔのワード数２２が格納されている。
処理データ２０の３ワード目以降が、処理に使用される
転送データ列、あるいは処理結果の転送データ列であ
る。さて、ＳＰＵ４−１は、ＭＰＵ１からの割り込み信
号１６をトリガとして、ＭＰＵ１からの処理データ２０
を受け取る。ＳＰＵ４−１はこのとき自分自身がビジー
状態である場合、ＭＰＵ１からの処理依頼を受け付ける
ことができないため、ＳＰＵ４−２への送信データバス
１５−１を用いてＭＰＵ１からの処理データを転送する
と共に、割り込み信号１７−１を用いて、ＳＰＵ４−２
に通知する。
２３−１〜２３−ｔのワード数２２が格納されている。
処理データ２０の３ワード目以降が、処理に使用される
転送データ列、あるいは処理結果の転送データ列であ
る。さて、ＳＰＵ４−１は、ＭＰＵ１からの割り込み信
号１６をトリガとして、ＭＰＵ１からの処理データ２０
を受け取る。ＳＰＵ４−１はこのとき自分自身がビジー
状態である場合、ＭＰＵ１からの処理依頼を受け付ける
ことができないため、ＳＰＵ４−２への送信データバス
１５−１を用いてＭＰＵ１からの処理データを転送する
と共に、割り込み信号１７−１を用いて、ＳＰＵ４−２
に通知する。
【００３３】ＳＰＵ４−１が、アイドル状態の場合、Ｓ
ＰＵ４−１はＭＰＵ１からの処理データのＩＤコード２
１をチェックし、そのコードに応じた処理を行う。処理
結果には、それに応じたＩＤコード２１を付与し、ＳＰ
Ｕ４−２への送信データバス１５−１を用いて処理デー
タを転送すると共に、割り込み信号１７−１を用いてＳ
ＰＵ４−２に通知する。ＳＰＵ４−２〜４−（ｎ−１）
は、その前段のＳＰＵからの割り込み信号をトリガとし
て、データを受け取る。そして、自分自身がビジー状態
である場合、あるいはＩＤコードチェックの結果送られ
てきたデータが前段のプロセッサの処理結果である場合
には、そのまま次段のプロセッサにデータを渡し、自分
自身がアイドル状態であり、ＩＤコード２１がＭＰＵ１
からの処理依頼であった場合には、その処理を行う。処
理結果は、次段のプロセッサへの送信データバスを用い
てデータを転送すると共に、割り込み信号を用いて通知
する。
ＰＵ４−１はＭＰＵ１からの処理データのＩＤコード２
１をチェックし、そのコードに応じた処理を行う。処理
結果には、それに応じたＩＤコード２１を付与し、ＳＰ
Ｕ４−２への送信データバス１５−１を用いて処理デー
タを転送すると共に、割り込み信号１７−１を用いてＳ
ＰＵ４−２に通知する。ＳＰＵ４−２〜４−（ｎ−１）
は、その前段のＳＰＵからの割り込み信号をトリガとし
て、データを受け取る。そして、自分自身がビジー状態
である場合、あるいはＩＤコードチェックの結果送られ
てきたデータが前段のプロセッサの処理結果である場合
には、そのまま次段のプロセッサにデータを渡し、自分
自身がアイドル状態であり、ＩＤコード２１がＭＰＵ１
からの処理依頼であった場合には、その処理を行う。処
理結果は、次段のプロセッサへの送信データバスを用い
てデータを転送すると共に、割り込み信号を用いて通知
する。
【００３４】最終段のＳＰＵ４−ｎからの処理データ
は、ＭＰＵ１に送られる。ＭＰＵ１はＩＤコード２１を
チェックし、自分自身が依頼した処理の結果であること
を確認し、その結果を図示しないメモリ等に格納する。
各ＳＰＵ４−１〜４−ｎが、ビジー状態である場合、Ｍ
ＰＵ１が依頼した処理が、どのＳＰＵにも処理されずに
ＭＰＵ１に戻ることがある。この場合は、ＭＰＵ１はＩ
Ｄコード２１により、転送されてきたデータが未処理で
あることを判別し、再びＳＰＵ４−１〜４−ｎに対して
処理依頼を行う。
は、ＭＰＵ１に送られる。ＭＰＵ１はＩＤコード２１を
チェックし、自分自身が依頼した処理の結果であること
を確認し、その結果を図示しないメモリ等に格納する。
各ＳＰＵ４−１〜４−ｎが、ビジー状態である場合、Ｍ
ＰＵ１が依頼した処理が、どのＳＰＵにも処理されずに
ＭＰＵ１に戻ることがある。この場合は、ＭＰＵ１はＩ
Ｄコード２１により、転送されてきたデータが未処理で
あることを判別し、再びＳＰＵ４−１〜４−ｎに対して
処理依頼を行う。
【００３５】〈具体例３の効果〉以上述べたように、こ
の具体例によれば、ＭＰＵ１がバス上でシリーズに接続
されたＳＰＵ４−１〜４−ｎの動作状態を管理しないた
め、従来その処理に関わっていた時間を他の処理に振り
向けることができる。そのため、ＭＰＵは、その他のシ
ステム制御の処理、例えば図示せぬ磁気ディスク制御等
に専念できるため、システム全体のスループットの向上
が期待できる。また、この具体例によれば、ＳＰＵの管
理をＭＰＵの管理下から外したため、ＳＰＵの増設に伴
う、ＭＰＵのソフトウェア変更を最小で済ますことがで
きる。同様に増設されたＳＰＵのソフトウェアの新規開
発も不要である。また、同様の理由により、ＳＰＵ数の
増減が比較的容易であるため、目的とするシステムの性
能やコストやサイズに応じて、システム構成を柔軟に行
うことができるという利点を持つ。
の具体例によれば、ＭＰＵ１がバス上でシリーズに接続
されたＳＰＵ４−１〜４−ｎの動作状態を管理しないた
め、従来その処理に関わっていた時間を他の処理に振り
向けることができる。そのため、ＭＰＵは、その他のシ
ステム制御の処理、例えば図示せぬ磁気ディスク制御等
に専念できるため、システム全体のスループットの向上
が期待できる。また、この具体例によれば、ＳＰＵの管
理をＭＰＵの管理下から外したため、ＳＰＵの増設に伴
う、ＭＰＵのソフトウェア変更を最小で済ますことがで
きる。同様に増設されたＳＰＵのソフトウェアの新規開
発も不要である。また、同様の理由により、ＳＰＵ数の
増減が比較的容易であるため、目的とするシステムの性
能やコストやサイズに応じて、システム構成を柔軟に行
うことができるという利点を持つ。
【図１】本発明のシステムの第１の具体例を示すブロッ
ク図である。
ク図である。
【図２】本発明のシステムの第２の具体例を示すブロッ
ク図である。
ク図である。
【図３】本発明のシステムの第３の具体例を示すブロッ
ク図である。
ク図である。
【図４】第３の具体例に用いる処理データフォーマット
の例説明図である。
の例説明図である。
１ ＭＰＵ ２ ＣＭＤ・ＢＵＦ ３ ＲＰＳ・ＢＵＦ ４−１〜４−ｎ ＳＰＵ ５ ＣＭＤ・ＢＵＦ調停回路 ６ ＲＰＳ・ＢＵＦ調停回路
Claims (3)
- 【請求項１】 任意のタスクについてその処理を制御す
る中央処理プロセッサと、 この中央処理プロセッサに依頼を受けて前記処理を実行
する複数のサブプロセッサと、 前記中央処理プロセッサの処理開始指示を受け入れて、
いずれかのサブプロセッサが読み出すまでこの処理開始
指示を保持する命令バッファと、 処理を実行したサブプロセッサの処理結果を受け入れ
て、前記中央処理プロセッサが読み出すまでこの処理結
果を保持する応答バッファと、 前記命令バッファと全てのサブプロセッサとの間に配置
されて、複数のサブプロセッサが同時に命令バッファを
リードアクセスしたときの競合調整を行う命令バッファ
調停回路と、 前記全てのサブプロセッサと前記応答バッファとの間に
挿入されて、複数のサブプロセッサが同時に応答バッフ
ァをライトアクセスしたときの競合調整を行う応答バッ
ファ調停回路とを備え、 何も処理を実行していないアイドル状態の全てのサブプ
ロセッサは、それぞれ前記命令バッファ調停回路を通じ
て前記命令バッファをリードアクセスして、前記中央処
理プロセッサから処理開始指示を受け入れ、その処理結
果を前記応答バッファ調停回路を通じて前記応答バッフ
ァに書き込み、 前記中央処理プロセッサは、前記処理開始指示を前記命
令バッファに書き込んだ後、前記応答バッファからタス
クの処理結果を読み出すことを特徴とするマルチプロセ
ッサ制御システム。 - 【請求項２】 請求項１において、 複数の中央処理プロセッサが設けられ、各中央処理プロ
セッサには、それぞれ命令バッファと命令バッファ調停
回路及び応答バッファと応答バッファ調停回路の組が接
続されて、 各命令バッファ調停回路と応答バッファ調停回路とは、
全てのサブプロセッサに接続されて、各サブプロセッサ
のリードアクセスとライトアクセスの競合を調停するこ
とを特徴とするマルチプロセッサ制御システム。 - 【請求項３】 任意のタスクについてその処理を制御す
る中央処理プロセッサと、 この中央処理プロセッサに依頼を受けて前記処理を実行
する複数のサブプロセッサとを備え、 前記中央処理プロセッサと複数のサブプロセッサとは、
相互にデータバスを介してリング状に接続されており、
中央処理プロセッサの出力したタスク処理を要求する処
理データが、先頭のサブプロセッサから順に転送され
て、最後のサブプロセッサから中央処理プロセッサに戻
るように転送され、 アイドル状態のサブプロセッサが前記処理データの転送
を受けると、その処理を実行し、処理を終了したサブプ
ロセッサは、前記処理データに処理結果を書き込んで転
送し、 中央処理プロセッサは、転送を受けた処理データ中に処
理結果が書き込まれているときは、その処理データを受
取り、処理を要求したままの内容のときは、再度その処
理データを転送することを特徴とするマルチプロセッサ
制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4664896A JPH09218859A (ja) | 1996-02-07 | 1996-02-07 | マルチプロセッサ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4664896A JPH09218859A (ja) | 1996-02-07 | 1996-02-07 | マルチプロセッサ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09218859A true JPH09218859A (ja) | 1997-08-19 |
Family
ID=12753143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4664896A Pending JPH09218859A (ja) | 1996-02-07 | 1996-02-07 | マルチプロセッサ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09218859A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010016169A1 (ja) * | 2008-08-07 | 2010-02-11 | 日本電気株式会社 | マルチプロセッサシステム及びその制御方法 |
| WO2011148920A1 (ja) | 2010-05-26 | 2011-12-01 | 日本電気株式会社 | マルチプロセッサシステム、実行制御方法、実行制御プログラム |
| JP2017129921A (ja) * | 2016-01-18 | 2017-07-27 | トヨタ自動車株式会社 | タスク実行方法およびタスク実行システム |
| US12014215B2 (en) | 2020-12-02 | 2024-06-18 | Samsung Electronics Co., Ltd. | Active scheduling method and computing apparatus |
-
1996
- 1996-02-07 JP JP4664896A patent/JPH09218859A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010016169A1 (ja) * | 2008-08-07 | 2010-02-11 | 日本電気株式会社 | マルチプロセッサシステム及びその制御方法 |
| CN102112972A (zh) * | 2008-08-07 | 2011-06-29 | 日本电气株式会社 | 多处理器系统及其控制方法 |
| US8583845B2 (en) | 2008-08-07 | 2013-11-12 | Nec Corporation | Multi-processor system and controlling method thereof |
| JP5360061B2 (ja) * | 2008-08-07 | 2013-12-04 | 日本電気株式会社 | マルチプロセッサシステム及びその制御方法 |
| WO2011148920A1 (ja) | 2010-05-26 | 2011-12-01 | 日本電気株式会社 | マルチプロセッサシステム、実行制御方法、実行制御プログラム |
| US9164951B2 (en) | 2010-05-26 | 2015-10-20 | Nec Corporation | Multiprocessor system, execution control method and execution control program |
| JP2017129921A (ja) * | 2016-01-18 | 2017-07-27 | トヨタ自動車株式会社 | タスク実行方法およびタスク実行システム |
| US12014215B2 (en) | 2020-12-02 | 2024-06-18 | Samsung Electronics Co., Ltd. | Active scheduling method and computing apparatus |
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