JPH09219458A - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
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- JPH09219458A JPH09219458A JP8024975A JP2497596A JPH09219458A JP H09219458 A JPH09219458 A JP H09219458A JP 8024975 A JP8024975 A JP 8024975A JP 2497596 A JP2497596 A JP 2497596A JP H09219458 A JPH09219458 A JP H09219458A
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Abstract
(57)【要約】
【課題】例えば液晶ディスプレーの駆動のため、低電圧
の入力信号を受けて、±３０Ｖの振幅にレベル変換し出
力するＣＭＯＳ半導体装置を実現し、高速化、低消費電
力化、また部品点数の減少を図る。 【解決手段】ｐ基板１の表面層に形成したｎウェル３の
更に表面層にｐウェル４を形成しその内部にｎチャネル
ＭＯＳＦＥＴを形成する。これにより、基板電位と独立
にソース、ドレインの電位が決められる。そのようにし
た低電圧ＣＭＯＳ部１０のロジック回路部と、そのロジ
ック回路部からの信号を受け、基板電位側へレベル変換
するレベルシフタ１と、逆極性の高電圧電位へレベル変
換するレベルシフタ２と、基板電位と逆極性の高電圧電
位間で動作する出力回路との高電圧ＣＭＯＳ部２０を集
積したＣＭＯＳ半導体装置とする。
の入力信号を受けて、±３０Ｖの振幅にレベル変換し出
力するＣＭＯＳ半導体装置を実現し、高速化、低消費電
力化、また部品点数の減少を図る。 【解決手段】ｐ基板１の表面層に形成したｎウェル３の
更に表面層にｐウェル４を形成しその内部にｎチャネル
ＭＯＳＦＥＴを形成する。これにより、基板電位と独立
にソース、ドレインの電位が決められる。そのようにし
た低電圧ＣＭＯＳ部１０のロジック回路部と、そのロジ
ック回路部からの信号を受け、基板電位側へレベル変換
するレベルシフタ１と、逆極性の高電圧電位へレベル変
換するレベルシフタ２と、基板電位と逆極性の高電圧電
位間で動作する出力回路との高電圧ＣＭＯＳ部２０を集
積したＣＭＯＳ半導体装置とする。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳ半導体装置
特に、液晶ディスプレイ（ＬＣＤ）の駆動用集積回路な
ど、低電圧ＣＭＯＳ部と高電圧ＣＭＯＳ部とを含むＣＭ
ＯＳ半導体装置に関する。
特に、液晶ディスプレイ（ＬＣＤ）の駆動用集積回路な
ど、低電圧ＣＭＯＳ部と高電圧ＣＭＯＳ部とを含むＣＭ
ＯＳ半導体装置に関する。
【０００２】
【従来の技術】液晶ディスプレイは、従来、データ側お
よび走査側ドライバの出力信号共に２０〜４０Ｖ程度の
高電圧信号により駆動する方法が一般的であった。しか
しながら、一枚のパネルを駆動するのに多数個使用され
るデータ側ドライバを５Ｖ系に低電圧化し、使用個数の
少ない走査側ドライバを高耐圧化することにより、液晶
モジュールのコストダウンを図る駆動方法が近年用いら
れるようになってきた。
よび走査側ドライバの出力信号共に２０〜４０Ｖ程度の
高電圧信号により駆動する方法が一般的であった。しか
しながら、一枚のパネルを駆動するのに多数個使用され
るデータ側ドライバを５Ｖ系に低電圧化し、使用個数の
少ない走査側ドライバを高耐圧化することにより、液晶
モジュールのコストダウンを図る駆動方法が近年用いら
れるようになってきた。
【０００３】図４に液晶ディスプレイのＬＣＤコントロ
ーラ、データ側ドライバおよび走査側ドライバ信号の関
係を示す。すなわち、０〜５ＶのＬＣＤコントローラか
らの制御信号を受けて５Ｖ程度の振幅を出力するデータ
側ドライバと、±２０〜３０Ｖの高電圧出力信号を出力
する走査ドライバにより液晶ディスプレイが駆動され
る。
ーラ、データ側ドライバおよび走査側ドライバ信号の関
係を示す。すなわち、０〜５ＶのＬＣＤコントローラか
らの制御信号を受けて５Ｖ程度の振幅を出力するデータ
側ドライバと、±２０〜３０Ｖの高電圧出力信号を出力
する走査ドライバにより液晶ディスプレイが駆動され
る。
【０００４】走査側ドライバは、図５に示すように、Ｌ
ＣＤコントローラからの５Ｖ系入力信号をプラス側とマ
イナス側にレベル変換し、出力することが要求される。
図９に、この目的の従来のＣＭＯＳ半導体装置の例の構
造を示す。この構造は低電圧ＣＭＯＳ部１０と、高電圧
ＣＭＯＳ部２０とを含む。図において、低電圧ＣＭＯＳ
部１０はｐ基板１の表面層に形成されたｎウェル３と、
その表面層に形成されたｐソース・ドレイン領域３１、
３２と、その間の表面上にゲート酸化膜７１を介して形
成されたゲート電極３３とを有するｐチャネルＭＯＳＦ
ＥＴ３０、ならびにｐ基板１の表面層に形成されたｐウ
ェル４とその表面層に形成されたｎソース・ドレイン領
域４１、４２と、その間の表面上にゲート酸化膜７１を
介して形成されたゲート電極４３とを有するｎチャネル
ＭＯＳＦＥＴ４０とからなる。高電圧ＣＭＯＳ部２０
は、同様にｐ基板１の表面層に形成されたｎウェル５を
用いて形成されるｐチャネルＭＯＳＦＥＴ５０ならびに
ｐ基板１と同じ導電型のｐウェル６内に形成されるｎチ
ャネルＭＯＳＦＥＴ６０とからなる。ただし、高耐圧化
のため、ｐチャネルＭＯＳＦＥＴ５０のｐソース・ドレ
イン領域５１、５２はｐオフセット領域５４に囲まれ、
ｎチャネルＭＯＳＦＥＴ６０のｎソース・ドレイン領域
６１、６２はｎオフセット領域６４に囲まれ、さらに、
各オフセット領域５４、６４の周りにｎ+ ガードリング
５５、ｐ+ ガードリング６５がそれぞれ設けられてい
る。ｐ基板１の表面は、ゲート酸化膜７１以外の部分
は、厚いフィールド酸化膜７２で覆われている。この
他、図では省略されているが、各ソース・ドレイン領域
への接触孔、配線および表面保護膜が形成されている。
ＣＤコントローラからの５Ｖ系入力信号をプラス側とマ
イナス側にレベル変換し、出力することが要求される。
図９に、この目的の従来のＣＭＯＳ半導体装置の例の構
造を示す。この構造は低電圧ＣＭＯＳ部１０と、高電圧
ＣＭＯＳ部２０とを含む。図において、低電圧ＣＭＯＳ
部１０はｐ基板１の表面層に形成されたｎウェル３と、
その表面層に形成されたｐソース・ドレイン領域３１、
３２と、その間の表面上にゲート酸化膜７１を介して形
成されたゲート電極３３とを有するｐチャネルＭＯＳＦ
ＥＴ３０、ならびにｐ基板１の表面層に形成されたｐウ
ェル４とその表面層に形成されたｎソース・ドレイン領
域４１、４２と、その間の表面上にゲート酸化膜７１を
介して形成されたゲート電極４３とを有するｎチャネル
ＭＯＳＦＥＴ４０とからなる。高電圧ＣＭＯＳ部２０
は、同様にｐ基板１の表面層に形成されたｎウェル５を
用いて形成されるｐチャネルＭＯＳＦＥＴ５０ならびに
ｐ基板１と同じ導電型のｐウェル６内に形成されるｎチ
ャネルＭＯＳＦＥＴ６０とからなる。ただし、高耐圧化
のため、ｐチャネルＭＯＳＦＥＴ５０のｐソース・ドレ
イン領域５１、５２はｐオフセット領域５４に囲まれ、
ｎチャネルＭＯＳＦＥＴ６０のｎソース・ドレイン領域
６１、６２はｎオフセット領域６４に囲まれ、さらに、
各オフセット領域５４、６４の周りにｎ+ ガードリング
５５、ｐ+ ガードリング６５がそれぞれ設けられてい
る。ｐ基板１の表面は、ゲート酸化膜７１以外の部分
は、厚いフィールド酸化膜７２で覆われている。この
他、図では省略されているが、各ソース・ドレイン領域
への接触孔、配線および表面保護膜が形成されている。
【０００５】図６に、図９に示した構造の素子を用いた
上記目的のＣＭＯＳ半導体装置の回路ブロックの構成と
各部での電源電圧および信号電位を示す。図８は別の回
路ブロックの構成例である。図６の構成では、走査ドラ
イバの入力初段のレベルシフタ１（ＬＳ１）で０〜５Ｖ
の信号を−３０〜＋５Ｖへレベル変換し、ロジックをこ
の電位レベルで動作させ、出力回路の直前でレベルシフ
タ２（ＬＳ２）にて±３０Ｖ系へレベル変換し、出力す
る。図７にレベルシフタ１（ＬＳ１）の回路を示す。＋
５Ｖと−３０Ｖ間に、入力端子がゲートに接続されたｐ
チャネルＭＯＳＦＥＴ１０１と抵抗１００とを直列に接
続し、その中間から出力端子を取り出している。入力端
子の０Ｖの信号により、ｐチャネルＭＯＳＦＥＴ１０１
がオンし、５Ｖが出力される。入力端子の５Ｖの信号に
より、ｐチャネルＭＯＳＦＥＴ１０１がオフし、−３０
Ｖが出力される。このようにして入力端子の０〜５Ｖの
信号が−３０〜＋５Ｖにレベル変換される。
上記目的のＣＭＯＳ半導体装置の回路ブロックの構成と
各部での電源電圧および信号電位を示す。図８は別の回
路ブロックの構成例である。図６の構成では、走査ドラ
イバの入力初段のレベルシフタ１（ＬＳ１）で０〜５Ｖ
の信号を−３０〜＋５Ｖへレベル変換し、ロジックをこ
の電位レベルで動作させ、出力回路の直前でレベルシフ
タ２（ＬＳ２）にて±３０Ｖ系へレベル変換し、出力す
る。図７にレベルシフタ１（ＬＳ１）の回路を示す。＋
５Ｖと−３０Ｖ間に、入力端子がゲートに接続されたｐ
チャネルＭＯＳＦＥＴ１０１と抵抗１００とを直列に接
続し、その中間から出力端子を取り出している。入力端
子の０Ｖの信号により、ｐチャネルＭＯＳＦＥＴ１０１
がオンし、５Ｖが出力される。入力端子の５Ｖの信号に
より、ｐチャネルＭＯＳＦＥＴ１０１がオフし、−３０
Ｖが出力される。このようにして入力端子の０〜５Ｖの
信号が−３０〜＋５Ｖにレベル変換される。
【０００６】また、図８の構成では、液晶コントローラ
と走査ドライバとの間に、外部部品としてレベルシフタ
１（ＬＳ１）を用いて、０〜５Ｖ系信号を−３０〜−２
５Ｖの信号にレベル変換した後、ロジックをこの電位レ
ベルで動作させ、出力回路の直前でレベルシフタ２（Ｌ
Ｓ２）にて±３０Ｖ系へレベル変換し、走査ドライバ用
の出力とするものである。
と走査ドライバとの間に、外部部品としてレベルシフタ
１（ＬＳ１）を用いて、０〜５Ｖ系信号を−３０〜−２
５Ｖの信号にレベル変換した後、ロジックをこの電位レ
ベルで動作させ、出力回路の直前でレベルシフタ２（Ｌ
Ｓ２）にて±３０Ｖ系へレベル変換し、走査ドライバ用
の出力とするものである。
【０００７】
【発明が解決しようとする課題】しかしながら、図９の
素子構造を用いた図６の回路構成の場合、ＬＳ１は図７
に示すレベルシフタとなるため、信号の立ち上がり、立
ち下がりで遅延時間が異なり、また入力電圧の遅延時間
依存性が大きくなって、入力信号のタイミングがきびし
くなり、高速動作には不向きである。また、ロジック部
は−３０〜＋５Ｖ系で動作することや、ＬＳ１の抵抗に
電流が流れ続けるため、消費電力が大きくなる。
素子構造を用いた図６の回路構成の場合、ＬＳ１は図７
に示すレベルシフタとなるため、信号の立ち上がり、立
ち下がりで遅延時間が異なり、また入力電圧の遅延時間
依存性が大きくなって、入力信号のタイミングがきびし
くなり、高速動作には不向きである。また、ロジック部
は−３０〜＋５Ｖ系で動作することや、ＬＳ１の抵抗に
電流が流れ続けるため、消費電力が大きくなる。
【０００８】一方図８に示す方式では、走査ドライバの
入力信号レベルに合わせるためのレベルシフタが、外部
回路部品として必要となるうえに、−２５Ｖの電圧を供
給するための電源が必要となる。このため、液晶モジュ
ールのコスト増と、外付け部品のためのスペースの確保
などが問題となる。以上の問題に鑑みて、本発明の目的
は、高速動作に向き、低消費電力で、余分な部品や電源
を必要としないＣＭＯＳ半導体装置を提供することにあ
る。
入力信号レベルに合わせるためのレベルシフタが、外部
回路部品として必要となるうえに、−２５Ｖの電圧を供
給するための電源が必要となる。このため、液晶モジュ
ールのコスト増と、外付け部品のためのスペースの確保
などが問題となる。以上の問題に鑑みて、本発明の目的
は、高速動作に向き、低消費電力で、余分な部品や電源
を必要としないＣＭＯＳ半導体装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記課題解決のため本発
明は、第一導電型半導体基板の表面層にＣＭＯＳ構造が
集積され、動作時に各ＭＯＳＦＥＴのゲートおよびソー
ス、ドレインに基板電位と異なる値の電位が印加される
ＣＭＯＳ半導体装置において、半導体基板の表面層に第
二導電型ウェルが形成され、その間に第一導電型チャネ
ルが形成される第一導電型のソース・ドレイン領域はそ
の第二導電型ウェルの表面層に、その間に第二導電型チ
ャネルが形成される第二導電型のソース・ドレイン領域
は前記第二導電型ウェルの表面層に形成された第一導電
型ウェルの表面層にそれぞれ設けられた低電圧ＣＭＯＳ
部と、低電圧ＣＭＯＳ部からの信号を受け、基板側へレ
ベル変換するレベルシフタと、基板中に設けられた基板
と逆極性の高電圧ウェルの電位へレベル変換するレベル
シフタと、前記基板電位と高電圧電位で高電圧動作する
出力回路となる高電圧ＣＭＯＳ部とが集積されたものと
する。
明は、第一導電型半導体基板の表面層にＣＭＯＳ構造が
集積され、動作時に各ＭＯＳＦＥＴのゲートおよびソー
ス、ドレインに基板電位と異なる値の電位が印加される
ＣＭＯＳ半導体装置において、半導体基板の表面層に第
二導電型ウェルが形成され、その間に第一導電型チャネ
ルが形成される第一導電型のソース・ドレイン領域はそ
の第二導電型ウェルの表面層に、その間に第二導電型チ
ャネルが形成される第二導電型のソース・ドレイン領域
は前記第二導電型ウェルの表面層に形成された第一導電
型ウェルの表面層にそれぞれ設けられた低電圧ＣＭＯＳ
部と、低電圧ＣＭＯＳ部からの信号を受け、基板側へレ
ベル変換するレベルシフタと、基板中に設けられた基板
と逆極性の高電圧ウェルの電位へレベル変換するレベル
シフタと、前記基板電位と高電圧電位で高電圧動作する
出力回路となる高電圧ＣＭＯＳ部とが集積されたものと
する。
【００１０】その構成では、基板電位と分離したウェル
中にさらに電位的に分離したウェルを用い、低電圧ＣＭ
ＯＳ部の素子を形成して、基板電位と分離した電位で動
作可能な構造としている。その結果、低電圧の入力信号
を扱うロジック回路部と、基板側電位とそれと逆極性の
高電圧ウェルの電位へレベル変換する二段のレベルシフ
タおよび出力回路となる高電圧ＣＭＯＳ部とが同一のＣ
ＭＯＳ半導体装置に集積できる。
中にさらに電位的に分離したウェルを用い、低電圧ＣＭ
ＯＳ部の素子を形成して、基板電位と分離した電位で動
作可能な構造としている。その結果、低電圧の入力信号
を扱うロジック回路部と、基板側電位とそれと逆極性の
高電圧ウェルの電位へレベル変換する二段のレベルシフ
タおよび出力回路となる高電圧ＣＭＯＳ部とが同一のＣ
ＭＯＳ半導体装置に集積できる。
【００１１】特に、基板側へレベル変換するレベルシフ
タの後、基板中に設けられた基板と逆極性の高電圧ウェ
ルの電位へレベル変換するレベルシフタを配するものと
する。そのようにすれば、先に基板と逆極性の高電圧ウ
ェルの電位へレベル変換するためには必要であった拡散
深さの深いウェルを形成しなくて済む。
タの後、基板中に設けられた基板と逆極性の高電圧ウェ
ルの電位へレベル変換するレベルシフタを配するものと
する。そのようにすれば、先に基板と逆極性の高電圧ウ
ェルの電位へレベル変換するためには必要であった拡散
深さの深いウェルを形成しなくて済む。
【００１２】
【発明の実施の形態】以下、図を参照しながら本発明の
実施例について説明する。図１に本発明の半導体装置の
ブロック構成図と、その間の電位関係を示す。入力端子
に０〜５Ｖの入力信号を受け、ロジック回路部では、低
電圧ＣＭＯＳ部の要素で０〜５Ｖのままで処理する。そ
の後、高電圧ＣＭＯＳ部の要素のレベルシフタ１（ＬＳ
１）で−３０Ｖ〜５Ｖにレベル変換し、更にレベルシフ
タ２（ＬＳ２）で−３０Ｖ〜＋３０Ｖにレベル変換し、
出力回路部で充分な出力として出力端子から出力する。
実施例について説明する。図１に本発明の半導体装置の
ブロック構成図と、その間の電位関係を示す。入力端子
に０〜５Ｖの入力信号を受け、ロジック回路部では、低
電圧ＣＭＯＳ部の要素で０〜５Ｖのままで処理する。そ
の後、高電圧ＣＭＯＳ部の要素のレベルシフタ１（ＬＳ
１）で−３０Ｖ〜５Ｖにレベル変換し、更にレベルシフ
タ２（ＬＳ２）で−３０Ｖ〜＋３０Ｖにレベル変換し、
出力回路部で充分な出力として出力端子から出力する。
【００１３】レベルシフタ１（ＬＳ１）の回路例を図２
に示す。＋５Ｖと−３０Ｖ間に、ｐチャネルＭＯＳＦＥ
Ｔ２０１、２０３とｎチャネルＭＯＳＦＥＴ２０２、２
０４とがそれぞれ直列に接続された枝回路があり、それ
ぞれの中間から互いに別側のｎチャネルＭＯＳＦＥＴの
ゲートに接続されている。入力はｐチャネルＭＯＳＦＥ
Ｔ２０１のゲートに、入力の反転信号がｐチャネルＭＯ
ＳＦＥＴ２０２に入れられ、出力はｐチャネルＭＯＳＦ
ＥＴ２０３とｎチャネルＭＯＳＦＥＴ２０４との中間か
ら取り出される。入力端子の０〜５Ｖの信号が−３０〜
＋５Ｖにレベル変換される。
に示す。＋５Ｖと−３０Ｖ間に、ｐチャネルＭＯＳＦＥ
Ｔ２０１、２０３とｎチャネルＭＯＳＦＥＴ２０２、２
０４とがそれぞれ直列に接続された枝回路があり、それ
ぞれの中間から互いに別側のｎチャネルＭＯＳＦＥＴの
ゲートに接続されている。入力はｐチャネルＭＯＳＦＥ
Ｔ２０１のゲートに、入力の反転信号がｐチャネルＭＯ
ＳＦＥＴ２０２に入れられ、出力はｐチャネルＭＯＳＦ
ＥＴ２０３とｎチャネルＭＯＳＦＥＴ２０４との中間か
ら取り出される。入力端子の０〜５Ｖの信号が−３０〜
＋５Ｖにレベル変換される。
【００１４】レベルシフタ２（ＬＳ２）も類似の構成と
して、入力端子の−３０〜＋５Ｖの信号が−３０〜＋３
０Ｖにレベル変換される。本発明のＣＭＯＳ半導体装置
は、低電圧ＣＭＯＳ部のロジック回路部と、高電圧ＣＭ
ＯＳ部のＬＳ１、ＬＳ２および出力回路部とを同一の半
導体基板上に集積したものである。この半導体装置は、
特に低電圧ＣＭＯＳ構造の電位を基板電位とは独立に決
められるような構造をとることによって可能になる。
して、入力端子の−３０〜＋５Ｖの信号が−３０〜＋３
０Ｖにレベル変換される。本発明のＣＭＯＳ半導体装置
は、低電圧ＣＭＯＳ部のロジック回路部と、高電圧ＣＭ
ＯＳ部のＬＳ１、ＬＳ２および出力回路部とを同一の半
導体基板上に集積したものである。この半導体装置は、
特に低電圧ＣＭＯＳ構造の電位を基板電位とは独立に決
められるような構造をとることによって可能になる。
【００１５】そのような構造の例を図３に示す。この構
造は特開平７−７８８８１号公報に記載された構造であ
り、簡単に説明する。図において、ｐ基板１の表面層
に、ロジック回路用として低電圧ＣＭＯＳ部１０と高電
圧駆動回路用の高電圧ＣＭＯＳ部２０とからなるＬＣＤ
駆動用ＩＣが集積されている。低電圧ＣＭＯＳ部１０は
ｐチャネルＭＯＳＦＥＴ３０とｎチャネルＭＯＳＦＥＴ
４０とから構成され、高電圧ＣＭＯＳ部２０はｐチャネ
ルＭＯＳＦＥＴ５０とｎチャネルＭＯＳＦＥＴ６０とか
ら構成されている。
造は特開平７−７８８８１号公報に記載された構造であ
り、簡単に説明する。図において、ｐ基板１の表面層
に、ロジック回路用として低電圧ＣＭＯＳ部１０と高電
圧駆動回路用の高電圧ＣＭＯＳ部２０とからなるＬＣＤ
駆動用ＩＣが集積されている。低電圧ＣＭＯＳ部１０は
ｐチャネルＭＯＳＦＥＴ３０とｎチャネルＭＯＳＦＥＴ
４０とから構成され、高電圧ＣＭＯＳ部２０はｐチャネ
ルＭＯＳＦＥＴ５０とｎチャネルＭＯＳＦＥＴ６０とか
ら構成されている。
【００１６】ロジック回路用のｎチャネルＭＯＳＦＥＴ
４０は、ｐ基板１の表面層に形成されたｎウェル３のさ
らにその表面層に形成されたｐウェル４の表面上の、厚
さ２５ｎｍのゲート酸化膜７１を介して設けたｎ型不純
物をドープした多結晶シリコンからなるゲート電極４３
と、ｎソース領域４１と、ｎドレイン領域４２とを有す
る。ロジック回路用のｐチャネルＭＯＳＦＥＴ３０は、
ｎウェル３の表面上の、厚さ２５ｎｍのゲート酸化膜７
１を介して設けたｎ型不純物をドープした多結晶シリコ
ンからなるゲート電極３３と、ｐソース領域３１と、ｐ
ドレイン領域３２とを有する。
４０は、ｐ基板１の表面層に形成されたｎウェル３のさ
らにその表面層に形成されたｐウェル４の表面上の、厚
さ２５ｎｍのゲート酸化膜７１を介して設けたｎ型不純
物をドープした多結晶シリコンからなるゲート電極４３
と、ｎソース領域４１と、ｎドレイン領域４２とを有す
る。ロジック回路用のｐチャネルＭＯＳＦＥＴ３０は、
ｎウェル３の表面上の、厚さ２５ｎｍのゲート酸化膜７
１を介して設けたｎ型不純物をドープした多結晶シリコ
ンからなるゲート電極３３と、ｐソース領域３１と、ｐ
ドレイン領域３２とを有する。
【００１７】高電圧ＣＭＯＳ部２０のｎチャネルＭＯＳ
ＦＥＴ６０は、ｐ基板１と同じ導電型のｐウェル６の表
面上に厚さ１５０ｎｍのゲート酸化膜７３を介して設け
られた、上記と同様の多結晶シリコンからなるゲート電
極６３と、ｐウェル６の表面層に形成された二つのｎオ
フセット領域６４と、それぞれの表面層にさらに形成さ
れたｎソース領域６１と、ｎドレイン領域６２とを有す
る。高電圧ＣＭＯＳ部２０のｐチャネルＭＯＳＦＥＴ５
０は、ｐ基板１の表面層に形成されたｎウェル５の表面
上に厚さ１５０ｎｍのゲート酸化膜７３を介して設けら
れた、上記と同様の多結晶シリコンからなるゲート電極
５３と、ｎウェル５の表面層に形成された二つのｐオフ
セット領域５４と、それぞれの表面層にさらに形成され
たｐソース領域５１と、ｐドレイン領域５２とを有す
る。
ＦＥＴ６０は、ｐ基板１と同じ導電型のｐウェル６の表
面上に厚さ１５０ｎｍのゲート酸化膜７３を介して設け
られた、上記と同様の多結晶シリコンからなるゲート電
極６３と、ｐウェル６の表面層に形成された二つのｎオ
フセット領域６４と、それぞれの表面層にさらに形成さ
れたｎソース領域６１と、ｎドレイン領域６２とを有す
る。高電圧ＣＭＯＳ部２０のｐチャネルＭＯＳＦＥＴ５
０は、ｐ基板１の表面層に形成されたｎウェル５の表面
上に厚さ１５０ｎｍのゲート酸化膜７３を介して設けら
れた、上記と同様の多結晶シリコンからなるゲート電極
５３と、ｎウェル５の表面層に形成された二つのｐオフ
セット領域５４と、それぞれの表面層にさらに形成され
たｐソース領域５１と、ｐドレイン領域５２とを有す
る。
【００１８】このようにロジック回路部１０では、ゲー
ト酸化膜７１の厚さは２５ｎｍであり、ロジック回路部
１０が高速動作化かつ小型化されている。これに対し、
高電圧ＣＭＯＳ部２０では、ゲート酸化膜７１の厚さが
１５０ｎｍであるツインゲート酸化膜構造により、ＭＯ
ＳＦＥＴ５０および６０が高耐圧化されている。なお、
高耐圧化のためにｎ+ ガードリング５５、ｐ+ ガードリ
ング６５が設けられていることは、図９の場合と同様で
あり、ゲート酸化膜７１、７３以外の部分は厚いフィー
ルド酸化膜７２で覆われていることも図９と同様であ
る。
ト酸化膜７１の厚さは２５ｎｍであり、ロジック回路部
１０が高速動作化かつ小型化されている。これに対し、
高電圧ＣＭＯＳ部２０では、ゲート酸化膜７１の厚さが
１５０ｎｍであるツインゲート酸化膜構造により、ＭＯ
ＳＦＥＴ５０および６０が高耐圧化されている。なお、
高耐圧化のためにｎ+ ガードリング５５、ｐ+ ガードリ
ング６５が設けられていることは、図９の場合と同様で
あり、ゲート酸化膜７１、７３以外の部分は厚いフィー
ルド酸化膜７２で覆われていることも図９と同様であ
る。
【００１９】図３において、ｐ基板１は−３０Ｖ、ｎウ
ェル３は＋５Ｖ、ｐウェル４は０Ｖ、ｎウェル５は＋３
０Ｖである。このように、低電圧ＣＭＯＳ部２０のｎチ
ャネルＭＯＳＦＥＴ４０をｎウェル３内のｐウェル４内
に形成することによって、ｐ基板１の電位と分離し、ｐ
ウェル４の電位を例えば接地される基板電位と異なる任
意の値にとることができる。
ェル３は＋５Ｖ、ｐウェル４は０Ｖ、ｎウェル５は＋３
０Ｖである。このように、低電圧ＣＭＯＳ部２０のｎチ
ャネルＭＯＳＦＥＴ４０をｎウェル３内のｐウェル４内
に形成することによって、ｐ基板１の電位と分離し、ｐ
ウェル４の電位を例えば接地される基板電位と異なる任
意の値にとることができる。
【００２０】図３において、ロジック回路部は全て０〜
５Ｖで動作し、その後高電圧系へレベル変換する。この
時、ｎウェル３中のｐウェル４の接合深さが浅いため高
耐圧のｎチャネルＭＯＳＦＥＴ６０を、この中に形成す
ることはできない。このため、今回述べているｐ基板を
利用した実施例では、図１のようにまず、レベルシフタ
１（ＬＳ１）は−３０Ｖ側へレベル変換することとす
る。その次段に±３０Ｖ系へ変換するＬＳ２を経て、出
力回路より高電圧の出力信号が出力される。
５Ｖで動作し、その後高電圧系へレベル変換する。この
時、ｎウェル３中のｐウェル４の接合深さが浅いため高
耐圧のｎチャネルＭＯＳＦＥＴ６０を、この中に形成す
ることはできない。このため、今回述べているｐ基板を
利用した実施例では、図１のようにまず、レベルシフタ
１（ＬＳ１）は−３０Ｖ側へレベル変換することとす
る。その次段に±３０Ｖ系へ変換するＬＳ２を経て、出
力回路より高電圧の出力信号が出力される。
【００２１】図３のような構造の低電圧ＣＭＯＳ部と高
電圧ＣＭＯＳ部とを用い、図１の構成のＣＭＯＳ半導体
装置とすることによって、信号処理の高速性を損なわ
ず、消費電力の小さい、しかも外付けの部品や電源を必
要としないＣＭＯＳ半導体装置が実現できた。
電圧ＣＭＯＳ部とを用い、図１の構成のＣＭＯＳ半導体
装置とすることによって、信号処理の高速性を損なわ
ず、消費電力の小さい、しかも外付けの部品や電源を必
要としないＣＭＯＳ半導体装置が実現できた。
【００２２】
【発明の効果】以上説明したように本発明は、基板より
電位的に分離した第一のウェル中に第二のウェルを形成
して構成低電圧信号により直接駆動できるようにした低
電圧ＣＭＯＳ部のロジック回路部と、高電圧ＣＭＯＳ部
のレベルシフタ１、レベルシフタ２および出力回路部を
集積したＣＭＯＳ半導体装置とすることによって、コン
トローラと直接インターフェース可能で、低電圧動作に
も対応できる、低消費電力の走査ドライバを、レベルシ
フタ、電源回路等の外付け回路部品無しで達成すること
ができた。その結果、液晶モジュールのコストダウン、
実装エリアの省スペース化に寄与することができる。
電位的に分離した第一のウェル中に第二のウェルを形成
して構成低電圧信号により直接駆動できるようにした低
電圧ＣＭＯＳ部のロジック回路部と、高電圧ＣＭＯＳ部
のレベルシフタ１、レベルシフタ２および出力回路部を
集積したＣＭＯＳ半導体装置とすることによって、コン
トローラと直接インターフェース可能で、低電圧動作に
も対応できる、低消費電力の走査ドライバを、レベルシ
フタ、電源回路等の外付け回路部品無しで達成すること
ができた。その結果、液晶モジュールのコストダウン、
実装エリアの省スペース化に寄与することができる。
【００２３】ロジック回路については、全て０〜５Ｖで
動作するため、高速動作に対応可能であり、更に、入力
信号電圧が０〜３Ｖ系の低電圧にも対応可能である。
動作するため、高速動作に対応可能であり、更に、入力
信号電圧が０〜３Ｖ系の低電圧にも対応可能である。
【図１】本発明の実施例のＣＭＯＳ半導体装置のブロッ
ク構成図
ク構成図
【図２】図１のＬＳ１ブロックの回路図
【図３】図１のＣＭＯＳ半導体装置の素子構造の断面図
【図４】液晶ディスプレイ（ＳＴＮ単純マトリクス駆
動）の各駆動信号の電圧を示す図
動）の各駆動信号の電圧を示す図
【図５】走査側ドライバに要求される入力と、出力信号
の電位関係を示す図
の電位関係を示す図
【図６】従来のレベルシフタを含むＣＭＯＳ半導体装置
の例のブロック構成図
の例のブロック構成図
【図７】図６におけるレベルシフタ１（ＬＳ１）の回路
図
図
【図８】レベルシフタを含むＣＭＯＳ半導体装置の別の
例のブロック構成図
例のブロック構成図
【図９】低電圧ＣＭＯＳ部と高電圧ＣＭＯＳ部とを混載
したＣＭＯＳ半導体装置の素子構造の断面図
したＣＭＯＳ半導体装置の素子構造の断面図
１ ｐ基板 ３、５ ｎウェル ４、６ ｐウェル １０ 低電圧ＣＭＯＳ部 ２０ 高電圧ＣＭＯＳ部 ３０、５０ ｐチャネルＭＯＳＦＥＴ ４０、６０ ｎチャネルＭＯＳＦＥＴ ３１、５１、 ｎソース領域 ４１、６１ ｐソース領域 ３２、５２ ｐドレイン領域 ４２、６２ ｎドレイン領域 ３３、４３、５３、６３ ゲート電極 ５４ ｐオフセット領域 ５５ ｎ+ ガードリング ６４ ｎオフセット領域 ６５ ｐ+ ガードリング ７１、７３ ゲート酸化膜 ７２ フィールド酸化膜 １００ 抵抗 １０１ ｐチャネルＭＯＳＦＥＴ ２０１、２０３ ｐチャネルＭＯＳＦＥＴ ２０２、２０４ ｎチャネルＭＯＳＦＥＴ
Claims (3)
- 【請求項１】第一導電型半導体基板の表面層にＣＭＯＳ
構造が集積され、動作時に各ＭＯＳＦＥＴのゲートおよ
びソース、ドレインに基板電位と異なる値の電位が印加
されるものにおいて、半導体基板の表面層に第二導電型
ウェルが形成され、その間に第一導電型チャネルが形成
される第一導電型のソース・ドレイン領域はその第二導
電型ウェルの表面層に、その間に第二導電型チャネルが
形成される第二導電型のソース・ドレイン領域は前記第
二導電型ウェルの表面層に形成された第一導電型ウェル
の表面層にそれぞれ設けられた低電圧ＣＭＯＳ部と、低
電圧ＣＭＯＳ部からの信号を受け、基板側へレベル変換
するレベルシフタと、基板中に設けられた基板と逆極性
の高電圧ウェルの電位へレベル変換するレベルシフタ
と、前記基板電位と高電圧ウェルの電位で高電圧動作す
る出力回路となる高電圧ＣＭＯＳ部とが集積されたこと
を特徴とするＣＭＯＳ半導体装置。 - 【請求項２】基板側へレベル変換するレベルシフタの
後、基板中に設けられた基板と逆極性の高電圧ウェルの
電位へレベル変換するレベルシフタを配したことを特徴
とする請求項１記載のＣＭＯＳ半導体装置。 - 【請求項３】低電圧ＣＭＯＳ部がロジック回路部の要素
であり、高電圧ＣＭＯＳ部が高電圧駆動回路部の要素で
あることを特徴とする請求項２記載のＣＭＯＳ半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8024975A JPH09219458A (ja) | 1996-02-13 | 1996-02-13 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8024975A JPH09219458A (ja) | 1996-02-13 | 1996-02-13 | Ｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219458A true JPH09219458A (ja) | 1997-08-19 |
Family
ID=12152986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8024975A Pending JPH09219458A (ja) | 1996-02-13 | 1996-02-13 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09219458A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010881A1 (en) * | 2001-07-25 | 2003-02-06 | Niigata Seimitsu Co., Ltd. | Oscillator |
| JP2008004259A (ja) * | 2007-07-31 | 2008-01-10 | Hitachi Ltd | 半導体集積回路 |
| JP2008283071A (ja) * | 2007-05-11 | 2008-11-20 | Yamaha Corp | 半導体装置 |
| JP2014165503A (ja) * | 2013-02-27 | 2014-09-08 | Fitipower Integrated Technology Inc | 表示装置及びその半導体デバイス |
-
1996
- 1996-02-13 JP JP8024975A patent/JPH09219458A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010881A1 (en) * | 2001-07-25 | 2003-02-06 | Niigata Seimitsu Co., Ltd. | Oscillator |
| US7378709B2 (en) | 2001-07-25 | 2008-05-27 | Niigata Seimitsu Co., Ltd. | Oscillator with a guard ring formed around an N well and constituent components integrally formed on the N well, on a semiconductor substrate |
| JP2008283071A (ja) * | 2007-05-11 | 2008-11-20 | Yamaha Corp | 半導体装置 |
| JP2008004259A (ja) * | 2007-07-31 | 2008-01-10 | Hitachi Ltd | 半導体集積回路 |
| JP2014165503A (ja) * | 2013-02-27 | 2014-09-08 | Fitipower Integrated Technology Inc | 表示装置及びその半導体デバイス |
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