JPH09219629A - 演算増幅器 - Google Patents

Abstract

(57)【要約】 【課題】 製造工程を簡易化することができ、製造ばら
つきがなく、電源電圧変動、温度変動に対して消費電流
が一定となり安定した動作を行うことができる演算増幅
器を提供する。 【解決手段】 演算増幅器のバイアス回路１０は、負荷
抵抗５２，５３を有するソース電極接地増幅段５０と、
入力された基準電圧とソース電極接地増幅段５０の出力
信号の電圧レベルが同一になるように電圧を発生してソ
ース電極接地増幅段５０及び電流／電圧変換段６０に出
力する差動増幅器４０とを備え、ソース電極接地増幅段
５０の増幅出力を差動増幅器４０の反転入カ端子に帰還
させ、差動増幅器４０の反転入カ端子７３及びソース電
極接地増幅段５０の出力端子間に接続状態を切り替える
アナログスイッチ７０を接続し、差動増幅器４０の出力
は電流／電圧変換段６０により電圧に変換してＡ級ＣＭ
ＯＳ増幅器２０の定電流源ΝＭＯＳ２５，２７にバイア
ス電圧として出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＯＳ等により
集積回路上に作られ、アナログ信号の加減算等に用いら
れる演算増幅器に係り、詳細には、差動段、出力段の電
流値が、バイアス電圧によって決定される定電流用トラ
ンジスタを有する演算増幅器に関する。

【０００２】

【従来の技術】演算増幅器は代表的なリニア増幅集積回
路である。特に、ＭＯＳ演算増幅器は、アナログ・ディ
ジタル混在集積回路の一部として広く用いられる。バイ
ポーラ演算増幅器の回路構成と異なる点は、通常負荷が
容量性であるため、差動段と位相補償を有する高利得段
の２段構成なっていること等が挙げられる。

【０００３】従来のこの種の半導体集積回路における演
算増幅器としては、例えば特開昭５２−１２９３５５号
公報に開示されたものがあった。

【０００４】上記文献に開示された演算増幅器は、基準
電圧源、その電圧を受ける定電流バイアス部、入力部ミ
ラーペアー差動段及び差動段出力をレベルシフトしつつ
増幅するレベルシフト増幅段、その出力をさらに増幅す
る出力段から構成される。

【０００５】上記基準電圧源は、電源電圧変動、温度変
動に対して出力電圧を安定的に供給するものである。ま
た、上記定電流バイアス部は、出力電圧が安定な基準電
圧源で発生する電圧を入力とする。

【０００６】この構成において、電源電圧変動、温度変
動に対して演算増幅器の特性を安定にするために、電源
電圧変動、温度変動に対してその出力電圧が安定な基準
電圧源で発生する電圧を入力とする定電流バイアス部が
あり、この定電流バイアス部は、基準電圧発生部出力と
定電流バイアス部の入力ＭＯＳトランジスタのスレッシ
ュホルド電圧、コンダクタンス係数で決まる電流値に比
例した電流を差動段ペアトランジスタ、レベルシフト段
トランジスタにそれぞれ流すように働く。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の演算増幅器では、電流値を安定にするため
に、スレッシュホルドの異なるＭＯＳトランジスタを同
一基盤上に作る必要があり、これは、選択的なイオン打
ち込みによりチャネルドーピングすることでしか実現で
きない。このため、製造工程が複雑となり、また、所望
のスレッシュホルド電圧を得るためにはイオン打ち込み
の細かな制御が必要であるという問題点があった。

【０００８】本発明は、製造工程を簡易化することがで
き、製造ばらつきがなく、電源電圧変動、温度変動に対
して消費電流が一定となり安定した動作を行うことがで
きる演算増幅器を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明に係る演算増幅器
は、差動段、出力段の電流値が、バイアス電圧によって
決定される定電流用トランジスタを有する演算増幅器に
おいて、基準電圧源を入力としてバイアス電圧を発生す
るバイアス回路を有する構成とする。

【００１０】バイアス回路は、負荷抵抗を有する増幅手
段と、入力された基準電圧と該増幅手段の出力信号の電
圧レベルが同一になるように電圧を発生して該増幅手段
に出力する差動増幅手段とを備えたものであってもよ
く、また、バイアス回路は、基準電圧源に非反転入力端
子が接続された差動増幅器と、差動増幅器の反転入カ端
子に出力端子が接続され、ソース電極が接地されたソー
ス電極接地型増幅器とを備え、差動増幅器は、差動増幅
出力をソース電極接地型増幅器のゲート電極に出力する
とともに、バイアス電圧として定電流用トランジスタに
出力し、該ソース電極接地型増幅器は、増幅出力を該差
動増幅器の反転入カ端子に帰還させるように構成したも
のであってもよい。

【００１１】また、ソース電極接地型増幅器は、ソース
電極が負荷抵抗を介して接地されていてもよい。

【００１２】また、バイアス回路が、差動増幅器の出力
信号を電圧に変換する電流電圧変換回路を備え、該電流
電圧変換回路の出力信号をバイアス電圧として出力する
ようにしてもよく、差動増幅器の反転入カ端子及びソー
ス電極接地型増幅器の出力端子間に、接続状態を切り替
えるアナログスイッチを備えたものであってもよい。さ
らに、負荷抵抗を複数設け、該複数の負荷抵抗に現れる
電圧をソース電極接地型増幅器の出力電圧として出力可
能に構成してもよい。

【００１３】

【発明の実施の形態】本発明に係る演算増幅器は、ＣＭ
ＯＳ等により集積回路上に作られ、アナログ信号の加減
算等に用いられる演算増幅器に適用することができる。

【００１４】図１は本発明の第１の実施形態に係る演算
増幅器の構成を示す回路図である。図１において、１０
は演算増幅器のバイアス回路、２０はそのＡ級ＣＭＯＳ
増幅器であり、バイアス回路１０は、基準電圧入力端子
１、制御端子２、第１の出力端子１３、第２の出力端子
１４、バイアス回路１０内のバイアス電圧を発生するバ
イアス電圧発生回路３０、差動増幅器４Ο（差動増幅手
段）、抵抗を負荷素子とするソース電極接地増幅段５０
（増幅手段、ソース電極接地型増幅器）、電流／電圧変
換段６０（電流電圧変換回路）及びアナログスイッチ７
０から構成される。

【００１５】上記バイアス電圧発生回路３０は、Ρチャ
ネルＭＯＳトランジスタ（以下、ＰＭＯＳと呼ぶ。）３
１とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと
呼ぶ。）３２により構成され、ΡＭＯＳ３１のソース電
極は正電源Ｖ+に、ゲート電極及びドレイン電極はＮＭ
ＯＳ３２のドレイン電極及びゲート電極に接続されると
共にノードＮ１に接続される。ＮＭＯＳ３２のソース電
極は負電源Ｖ-（又は接地電位）に接続される。バイア
ス電圧発生回路３０は、差動増幅器４０のためのバイア
ス回路であり、ΡＭＯＳ３１及びＮＭＯＳ３２の分割で
バイアス電圧を発生する。

【００１６】上記差動増幅器４０は、入力用のΝＭＯＳ
４１，４２、負荷素子用のＰＭＯＳ４３，４４、定電流
源用のＮＭＯＳ４５から構成され、ＮＭＯＳ４１のゲー
ト電極は非反転入力端子として基準電圧入力端子１に、
ドレイン電極はＰＭＯＳ４３のドレイン電極とゲート電
極に、ソース電極はＮＭＯＳ４５のドレイン電極にそれ
ぞれ接続される。

【００１７】また、ＮＭＯＳ４２のゲート電極は反転入
力端子としてアナログスイッチ７０の出力端子７３に、
ドレイン電極はＰＭＯＳ４４のドレイン電極及びノード
Ｎ３に、ソース電極はＮＭＯＳ４５のドレイン電極に各
々接続される。ＰＭＯＳ４４のゲート電極はＰＭＯＳ４
３のゲート電極に接続され、ＰＭＯＳ４３，４４のソー
ス電極は正電源Ｖ+に接続される。ＮＭＯＳ４５のゲー
ト電極はノードＮ１に、ソース電極は負電源Ｖ-にそれ
ぞれ接続される。

【００１８】上記ソース電極接地増幅段５０は、ＰＭＯ
Ｓ５１及び負荷抵抗５２，５３から構成され、ＰＭＯＳ
５１のゲート電極はノードΝ３と第２の出力端子１４
に、ソース電極は正電源Ｖ+に、ドレイン電極はノード
Ｎ４にそれぞれ接続される。負荷抵抗５２の一方の端は
ノードＮ４に、他方の端はノードＮ５に接続され、負荷
抵抗５３の一方の端はノードＮ５に、他方の端は負電源
Ｖ-に接続される。すなわち、ＰＭＯＳ５１のゲート電
極には、ノードΝ３（差動増幅器４０の差動出力端子）
及び第２の出力端子１４が接続され、ソース電極には正
電源Ｖ+が接続され、ドレイン電極は負荷抵抗５２，５
３を介して負電源Ｖ-に接続される。

【００１９】上記電流／電圧変換段６０は、ＰＭＯＳ６
１及びＮＭＯＳ６２から構成され、ＰＭＯＳ６１のゲー
ト電極はノードＮ３に接続され、ソース電極は正電源Ｖ
+に接続され、ドレイン電極はＮＭＯＳ６２のドレイン
電極及びゲー卜電極と第１の出力端子１３に接続され
る。ＮＭＯＳ６２のソース電極は負電源Ｖ-に接続され
る。電流／電圧変換回路６０は、ノードＮ３の電圧を入
力とし、第１の出力端子１３にＡ級ＣＭＯＳ増幅器２０
で使用するバイアス電圧を出力するものであり、ＰＭＯ
Ｓ６１にはＰＭＯＳ５１と同一コンダクタンスをもつト
ランジスタを用いる。

【００２０】上記アナログスイッチ７０は、２つの入力
端子７１，７２と１つの出力端子７３、及び制御端子７
４を有し、第１の入力端子７１はノードＮ４に、第２の
入力端子７２はノードＮ５に、出力端子７３はノードＮ
２に、制御端子７４は制御端子２にそれぞれ接続され
る。アナログスイッチ７０は、制御端子２に入力される
制御信号に従って第１の入力端子７１、又は第２の入力
端子７２を出力端子７３に接続する。

【００２１】このように、バイアス回路１０は、負荷抵
抗５２，５３を有するソース電極接地増幅段５０と、入
力された基準電圧とソース電極接地増幅段５０の出力信
号の電圧レベルが同一になるように電圧を発生してソー
ス電極接地増幅段５０及び電流／電圧変換段６０に出力
する差動増幅器４０を主要部とし、ソース電極接地増幅
段５０は、増幅出力を差動増幅器４０の反転入カ端子に
帰還させるように構成したものである。また、差動増幅
器４０の反転入カ端子７３及びソース電極接地増幅段５
０の出力端子間に、接続状態を切り替えるアナログスイ
ッチ７０を、さらに、差動増幅器４０の出力を電圧に変
換する電流／電圧変換段６０を備えている。

【００２２】一方、上記Ａ級ＣＭＯＳ増幅器２０は、入
力用のＮＭＯＳ２１，２２、負荷素子用のＰＭＯＳ２
３，２４、定電流源用のΝＭＯＳ２５（定電流用トラン
ジスタ）で差動増幅段を構成し、ΡＭ０Ｓ２６とＮＭＯ
Ｓ２７（定電流用トランジスタ）で出力段を構成し、Ｎ
ＭＯＳ２８，ＰＭＯＳ２９，キャパシタＣ１で位相補償
回路を構成し、差動入力端子３，４、出力端子５、バイ
アス入力端子１３を有する公知のＡ級ＣＭＯＳ増幅器で
ある。

【００２３】ここで、定電流源ΝＭＯＳ２５，２７は、
上記電流／電圧変換回路６０のＮＭＯＳ６２と同一のコ
ンダクタンスあるいは比例したコンダクタンスをもつト
ランジスタにより構成される。

【００２４】上記アナログスイッチ７０の具体的な回路
構成は図２〜図４に示される。

【００２５】例えば、図２に示すように、アナログスイ
ッチ７０は、制御端子２に接続されたインバータ３０１
と、一方の電極が第１、第２の入力端子に接続され、他
方の電極が出力端子に接続され、ゲート電極に制御信号
又はその反転信号を受けるＮＭＯＳ３０２，３０３によ
り構成する。また、図３に示すように、制御端子２に接
続されたインバータ３０１と、一方の電極が第１、第２
の入力端子に接続され、他方の電極が出力端子に接続さ
れ、ゲート電極に制御信号又はその反転信号を受けるＰ
ＭＯＳ３０４，３０５により構成してもよいし、図４に
示すように、一方の電極が第１、第２の入力端子に接続
され、他方の電極が出力端子に接続され、ゲート電極に
制御信号を受けるＮＭＯＳ３０６，ＰＭＯＳ３０７によ
り構成してもよい。

【００２６】以下、上述のように構成された演算増幅器
の動作を説明する。

【００２７】第１の実施形態に係る演算増幅器は、バイ
アス回路１０及びＡ級ＣＭＯＳ増幅器２０から構成さ
れ、Ａ級ＣＭＯＳ増幅器２０の差動段、出力段の電流値
を決定する定電流源ΝＭＯＳ２５，２７（定電流用トラ
ンジスタ）を、バイアス回路１０からのバイアス電圧
（第１の出力端子１３の電圧）で最適に制御するもので
ある。

【００２８】まず、バイアス回路１０の動作について述
べる。基準電圧入力端子１にはその電圧値が負電源電圧
を基準とし、電源電圧、温度変動、製造ばらつきに対し
てその電圧が影響されない安定な電圧が印加される。こ
の基準電圧は差動増幅器４０の非反転入力端子（すなわ
ち、入力用のΝＭＯＳ４１のゲート電極）に入力され
る。

【００２９】差動増幅器４０の出力端子は、ノードＮ３
に接続されており、この差動増幅器４０の出力を入力と
するソース電極接地増幅段５０はノードＮ３の電圧変化
分を反転増幅しノードＮ４に出力する。

【００３０】このとき、ノードＮ５の電圧はノードＮ４
の電圧と負電源Ｖ-電圧の差分を抵抗５２，５３で分割
した電圧となる。一方、アナログスイッチ７０は、第１
の入力端子７１にノードＮ４が接続され、第２の入力端
子７２にノードＮ５が接続されており、制御端子２の論
理状態（１又は０）により出力端子７３にノードＮ４又
はノードＮ５の電圧を出力する。このアナログスイッチ
７０の出力端子７３はノードＮ２に接続され、ノードＮ
２は前記差動増幅器４０の反転入力端子（すなわち、入
力用のΝＭＯＳ４２のゲート電極）に接続されているの
で、この差動増幅器４０の働きにより、ノードＮ２の電
圧は基準電圧入力端子１に入力される基準入力電圧と等
しくなる。すなわち、差動増幅器４０は、基準電圧入力
端子１に入力される基準入力電圧と反転入力端子に入力
されるソース電極接地増幅段５０の出力信号の電圧レベ
ルが同一になるように出力端子に誤差電圧を発生してソ
ース電極接地増幅段５０に出力し、電極接地増幅段５０
の増幅出力を差動増幅器４０の反転入カ端子に帰還させ
るので、ノードＮ２の電圧は基準電圧入力端子１に入力
される基準入力電圧と等しくなる。

【００３１】いま、アナログスイッチ７０がノードＮ４
側に接続されているとすれば、ノードＮ４の電圧値は基
準電圧入力端子１に入力される基準電圧値と等しくな
り、ＰＭＯＳ５１に流れる電流値はノードＮ４と負電源
Ｖ-の差分電圧を抵抗５２，５３の直列抵抗値で割った
値となる。また、アナログスイッチ７０がノードΝ５側
に接続されているとすれば、差動増幅器４０の同様な働
きによりノードＮ５の電圧値は基準電圧入力端子１に入
力される基準電圧値と等しくなりこの場合にはＰＭＯＳ
５１に流れる電流値はノードＮ５と負電源Ｖ-の差分電
圧を抵抗５３の抵抗値で割った値となる。

【００３２】電流／電圧変換回路６０は、ノードＮ３の
電圧を入力とし、その第１の出力端子１３にＡ級ＣＭＯ
Ｓ増幅器２０で使うバイアス電圧を出力するもので、Ｐ
ＭＯＳ６１にはＰＭＯＳ５１と同一コンダクタンスをも
つトランジスタを使用しているので、ＰＭＯＳ６１に流
れる電流はＰＭＯＳ５１に流れる電流と同じ値となる。
すなわち、ＰＭＯＳ５１、ＰＭＯＳ６１、ＮＭＯＳ６２
に流れる電流値は抵抗５２，５３と基準電圧入力端子１
に入力される基準電圧値で決まり、電源電圧、他の能動
素子の特性変動（製造ばらつき）には依存しない。

【００３３】一方、Ａ級ＣＭＯＳ増幅器２０は、バイア
ス回路１０の出力である第１の出力端子１３の電圧を、
定電流源ΝＭＯＳ２５，２７のゲート電極電圧として用
いており、この定電流源ＮＭＯＳ２５，２７は前記電流
／電圧変換回路６０のＮＭＯＳ６２と同一のコンダクタ
ンスあるいは比例したコンダクタンスを持っているの
で、Ａ級ＣＭＯＳ増幅器２０の差動増幅段及び出力段の
電流値は定まった値となる。例えば、定電流源ＮＭＯＳ
２５，２７が電流／電圧変換回路６０のＮＭＯＳ６２と
同一のコンダクタンスを持つように構成した場合には、
ＮＭＯＳ６２は定電流源ＮＭＯＳ２５，２７に対しミラ
ーとなりＮＭＯＳ６２及び定電流源ＮＭＯＳ２５，２７
に流れる電流は全部同一になる。

【００３４】結局、Ａ級ＣＭＯＳ増幅器２０の消費電流
の値は基準電圧入力端子１に入力される基準電圧値と抵
抗５２、５３により決まっており、電源電圧、他の能動
素子の特性変動（製造ばらつき）には依存しない。

【００３５】また、Ａ級ＣＭＯＳ増幅器２０に要求され
る消費電流の変更に対しては、アナログスイッチ７０に
より差動増幅器４０に入力するノードＮ４又はノードＮ
５を論理値により選択してノードＮ２に出力することに
より簡単に対応することができる。

【００３６】ここで、Ａ級ＣＭＯＳ増幅器２０に要求さ
れる消費電流に変更がある場合の例としては、例えばＡ
級ＣＭＯＳ増幅器２０で扱う信号の周波数帯域が高い場
合には大きな消費電流が要求される。また、扱う信号が
アナログ的なものからパルス的なものになるに従って大
きな消費電流が要求される。さらに、バイアス回路１０
に対しＡ級ＣＭＯＳ増幅器２０が複数ブロック接続され
るような構成の場合において、ブロック毎に電流を変え
る、若しくは同一回路構成であるブロック同士では同じ
電流を流すことがある。

【００３７】なお、ソース電極接地増幅段５０の抵抗５
２、５３の個数や、これら抵抗５２、５３と差動増幅器
４０の反転入カ端子７３との間に接続されるアナログス
イッチ７０の入力端子数は、上記実施形態に限定されな
いことは勿論である。例えば、負荷抵抗として抵抗値１
ｋΩの抵抗及びその接続端子を２０個接続し、１５ｋΩ
の抵抗に現れる出力電圧を中心値としてアナログスイッ
チで切り替える構成としてもよく、このようにすれば回
路構成後に微調整が可能になる。また、アナログスイッ
チを用いずに各抵抗から差動増幅器４０の反転入カ端子
７３に接続する配線を予め形成しておき、製造工程の最
終段階で必要な配線のみ残すようにしてもよい。さら
に、ソース電極接地増幅段５０の抵抗を外づけとしても
よい。

【００３８】以上説明したように、第１の実施形態に係
る演算増幅器のバイアス回路１０は、負荷抵抗５２，５
３を有するソース電極接地増幅段５０と、入力された基
準電圧とソース電極接地増幅段５０の出力信号の電圧レ
ベルが同一になるように電圧を発生してソース電極接地
増幅段５０及び電流／電圧変換段６０に出力する差動増
幅器４０とを備え、ソース電極接地増幅段５０の増幅出
力を差動増幅器４０の反転入カ端子に帰還させ、差動増
幅器４０の反転入カ端子７３及びソース電極接地増幅段
５０の出力端子間に接続状態を切り替えるアナログスイ
ッチ７０を接続し、差動増幅器４０の出力は電流／電圧
変換段６０により電圧に変換してＡ級ＣＭＯＳ増幅器２
０の定電流源ΝＭＯＳ２５，２７にバイアス電圧として
出力するように構成しているので、ソース電極接地増幅
段５０に流れる電流値を基準電圧入力端子１に入力され
る基準電圧値と抵抗５２、５３により決定することがで
き、Ａ級ＣＭＯＳ増幅器２０の消費電流は電源電圧、製
造ばらつきに依存しないという効果がある。

【００３９】したがって、従来例のようにスレッシュホ
ルドの異なるＭＯＳトランジスタを同一基盤上に作る必
要がないため、製造工程が簡略化でき、製造ばらつきが
なく、電源電圧変動、温度変動に対して消費電流が一定
となり安定した動作を行うことができる演算増幅器が実
現できる。

【００４０】また、ソース電極接地増幅段５０の負荷抵
抗を分割し、差動増幅器４０への帰還回路にアナログス
イッチ７０を設けて、分割した負荷抵抗５２，５３のい
ずれを使うかを選択できるようにしているので、Ａ級Ｃ
ＭＯＳ増幅器２０の消費電流値の変更が容易に行える利
点がある。

【００４１】図５は本発明の第２の実施形態に係る演算
増幅器の構成を示す回路図である。図１では、Ａ級ＣＭ
ＯＳ増幅器の定電流源がＮＭＯＳで構成される演算増幅
器について説明したが、Ａ級ＣＭＯＳ増幅器の定電流源
がＰＭＯＳで構成される演算増幅器についても同様に適
用することができる。なお、本実施形態に係る演算増幅
器の説明にあたり図１に示す演算増幅器と同一構成部分
には同一符号を付して重複部分の説明を省略する。

【００４２】図５において、Ａ級ＣＭＯＳ増幅器８０
は、入力用のＰＭＯＳ８１，８２、負荷素子用のＮＭＯ
Ｓ８３，８４、定電流源用のＰＭＯＳ８５で差動増幅段
を構成し、ΝＭＯＳ８６とＰＭＯＳ８７で出力段を構成
し、ＮＭＯＳ８８，ＰＭＯＳ８９，キャバシタＣ２で位
相補償回路を構成し、差動入力端子３，４、出力端子
５、バイアス入力端子１３を有する公知のＡ級ＣＭＯＳ
増幅器である。

【００４３】上記Ａ級ＣＭＯＳ増幅器８０は、定電流源
がＰＭＯＳ８５，８７で構成されるため、電流／電圧変
換回路６０による電圧変換は必要とせず、バイアス回路
１０の差動増幅器４０の出力が、直接バイアス入力端子
１４からＡ級ＣＭＯＳ増幅器８０の定電流源ＰＭＯＳ８
５，８７に出力される。したがって、演算増幅器の演算
増幅部の定電流源が本実施形態のようにＰＭＯＳで構成
される場合には、バイアス回路１０の電流／電圧変換回
路６０は不要となる。

【００４４】第２の実施形態にあっても、バイアス回路
１０のソース電極接地増幅段５０のＰＭＯＳ５１とＡ級
ＣＭＯＳ増幅器８０の定電流源用ＰＭＯＳ８５，８７の
コンダクタンスを同一あるいは比例関係になるように構
成することで、Ａ級ＣＭＯＳ増幅器８０の消費電流の値
を基準電圧入力端子１に入力される基準電圧値と抵抗５
２、５３により決定することができ、従って、Ａ級ＣＭ
ＯＳ増幅器８０の消費電流は電源電圧、他の能動素子の
特性変動（製造ばらつき）には依存しない第１の実施形
態と同様の効果を得ることができる。これと同様に、バ
イアス回路１０についてもＰＭＯＳとＮＭＯＳを入れ替
えたバイアス回路が実現できることは明らかである。

【００４５】なお、上記各実施形態に係る演算増幅器で
は、アナログ信号の加減算等に用いられる演算増幅器に
適用することができるが、差動段、出力段の電流値がバ
イアス電圧によって決定される定電流用トランジスタを
有する演算増幅器であれば、どのような集積回路装置に
用いてもよく、あるいは集積回路装置内部に組み込まれ
て使用される演算増幅器にも適用できることは言うまで
もない。例えば、スイッチトキャパシタ集積回路、アナ
ログ信号処理回路等に適用して好適である。

【００４６】また、上記各実施形態に係る演算増幅器で
は、ＣＭＯＳ等により集積回路上に作成しているが、Ｃ
ＭＯＳに限定されないことは勿論である。

【００４７】さらに、上記各実施形態に係る演算増幅器
が、基準電圧源を入力としてバイアス電圧を発生するバ
イアス回路を有するものであれば、どのような構成でも
よく、ＭＯＳＦＥＴ、抵抗、コンデンサ等の個数、接続
状態等は上記各実施形態に限定されない。

【００４８】

【発明の効果】本発明に係る演算増幅器は、基準電圧源
を入力としてバイアス電圧を発生するバイアス回路を有
する構成とし、例えば、バイアス回路が、負荷抵抗を有
する増幅手段と、入力された基準電圧と該増幅手段の出
力信号の電圧レベルが同一になるように電圧を発生して
該増幅手段に出力する差動増幅手段とを備えて構成して
いるので、製造工程を簡易化することができ、製造ばら
つきがなく、電源電圧変動、温度変動に対して消費電流
が一定となり安定した動作を行うことができる。

【図面の簡単な説明】

【図１】本発明を適用した第１の実施形態に係る演算増
幅器の構成を示す回路図である。

【図２】上記演算増幅器のアナログスイッチの構成を示
す回路図である。

【図３】上記演算増幅器のアナログスイッチの構成を示
す回路図である。

【図４】上記演算増幅器のアナログスイッチの構成を示
す回路図である。

【図５】本発明を適用した第２の実施形態に係る演算増
幅器の構成を示す回路図である。

【符号の説明】

１ 基準電圧入力端子、２ 制御端子、１３ 第１の出
力端子、１４ 第２の出力端子、１０ バイアス回路、
２０，８０ Ａ級ＣＭＯＳ増幅器、４０ 差動増幅器
（差動増幅手段）、５０ ソース電極接地増幅段（増幅
手段、ソース電極接地型増幅器）、６０ 電流／電圧変
換段（電流電圧変換回路）、７０ アナログスイッチ、
２５，２７ 定電流源ΝＭＯＳ（定電流用トランジス
タ）、５２，５３ 負荷抵抗

Claims (7)

【特許請求の範囲】
1. 【請求項１】 差動段、出力段の電流値が、バイアス電
   圧によって決定される定電流用トランジスタを有する演
   算増幅器において、 基準電圧源を入力として前記バイアス電圧を発生するバ
   イアス回路を有することを特徴とする演算増幅器。
2. 【請求項２】 前記バイアス回路は、負荷抵抗を有する
   増幅手段と、 入力された基準電圧と該増幅手段の出力信号の電圧レベ
   ルが同一になるように電圧を発生して該増幅手段に出力
   する差動増幅手段とを備えたことを特徴とする請求項１
   記載の演算増幅器。
3. 【請求項３】 前記バイアス回路は、基準電圧源に非反
   転入力端子が接続された差動増幅器と、 前記差動増幅器の反転入カ端子に出力端子が接続され、
   ソース電極が接地されたソース電極接地型増幅器とを備
   え、 前記差動増幅器は、差動増幅出力を前記ソース電極接地
   型増幅器のゲート電極に出力するとともに、バイアス電
   圧として前記定電流用トランジスタに出力し、 該ソース電極接地型増幅器は、増幅出力を該差動増幅器
   の反転入カ端子に帰還させるようにしたことを特徴とす
   る請求項１記載の演算増幅器。
4. 【請求項４】 前記ソース電極接地型増幅器は、ソース
   電極が負荷抵抗を介して接地されていることを特徴とす
   る請求項３記載の演算増幅器。
5. 【請求項５】 さらに、前記バイアス回路が、前記差動
   増幅器の出力信号を電圧に変換する電流電圧変換回路を
   備え、該電流電圧変換回路の出力信号をバイアス電圧と
   して出力するようにしたことを特徴とする請求項３記載
   の演算増幅器。
6. 【請求項６】 前記差動増幅器の反転入カ端子及び前記
   ソース電極接地型増幅器の出力端子間に、接続状態を切
   り替えるアナログスイッチを備えたことを特徴とする請
   求項３、４又は５のいずれかに記載の演算増幅器。
7. 【請求項７】 前記負荷抵抗を複数設け、該複数の負荷
   抵抗に現れる電圧を前記ソース電極接地型増幅器の出力
   電圧として出力可能に構成したことを特徴とする請求項
   ３、４、５又は６のいずれかに記載の演算増幅器。