JPH09219637A

JPH09219637A - 駆動回路

Info

Publication number: JPH09219637A
Application number: JP8289574A
Authority: JP
Inventors: Peter Lawson William; ウィリアム・ピーター・ローソン
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1995-10-31
Filing date: 1996-10-31
Publication date: 1997-08-19
Also published as: US5739715A

Abstract

(57)【要約】【課題】未知の負荷に対してディジタル信号を出力す
るドライバにおいて、インピーダンス不整合による反射
を無くし、しかも状態間遷移の速度を低下させない、忠
実度の高い信号を出力できるようにする。【解決手段】本発明によるドライバは終端ドライバ６
０１、６０２、高スルーレートドライバ６０３、６０
４、及び高スルーレートドライバコントローラ６３０を
備える。高スルーレートドライバの出力をコントローラ
にフィードバックすることにより、コントローラは出力
の遷移の完了を検知すると高スルーレートドライバをＯ
ＦＦ（オープン）にする。出力は、遷移中はＯＦＦだっ
た終端ドライバがＯＮになることによって保持され、定
常状態を保つ。従って、反射は高スルーレートドライバ
には戻らず終端ドライバに吸収され、忠実度の高い信号
を駆動することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、いくつかの負荷へ信号
を駆動するために回路内で用いられるドライバの利用に
関するものである。

【０００２】

【従来の技術】コンピュータには、多数の集積回路チッ
プを含むプリント回路基板が含まれていることが多い。
これらの基板には、さまざまな用途がある。一般に、コ
ンピュータには、メモリ・チップを保持するために用い
られる少なくとも１つの基板が含まれている。基板はチ
ップ用の多数のソケットをつけて販売されるが、メモリ
・チップは高価な商品であるため、基板の所定の位置に
ほんのわずかなメモリ・チップだけしか取り付けられて
いない場合がある。コンピュータのオーナは任意選択に
よって追加メモリ・チップを購入して基板に追加するこ
とになり、この結果、コンピュータに利用可能なメモリ
の量が増大する。これは、基板の設計者にとって問題と
なる一般的な例である。

【０００３】メモリ基板の設計者は、特定の信号を検出
して、所定位置にあるメモリ・チップに送るように試み
る。メモリ基板の将来のオーナは、任意の時点において
メモリ・チップの追加または除去を選択することができ
るので、所定位置に設置したメモリ・チップのうち、メ
モリ基板の機能中に所定の位置にあるチップがほんのわ
ずかであるか、多少であるか、あるいは全てであるかは
設計者には分からない。

【０００４】メモリ基板の所定位置にあるチップ数の変
動は、チップに送られる信号の電気特性に影響を及ぼす
ことになる。設計者は、メモリ基板の設計においてこれ
らを考慮した方法を発見しなければならない。さもなけ
れば、基板は正しく機能しなくなる可能性がある。メモ
リ・チップに送られる信号が劣化して信号にエラーを加
えるか、あるいは、信号転送速度を低下させる可能性が
ある。この問題は、ソケットにはめ込むメモリ・チップ
について考慮する場合であれ、あるいは、基板上の単一
イン・ライン・メモリ・モジュール（ＳＩＭＭ）・ソケ
ットにはめ込むＳＩＭＭについて考慮する場合であれ、
同じである。これは、本発明によって解決される問題の
タイプの一例である。

【０００５】図１は、理想的なデータ・ストリームと忠
実度に変動のあるデータ・ストリームとの比較を示した
タイミング図である。同じデータを表した、データ・ス
トリーム１０１、１０２、１０３、及び１０４が示され
ている。データ・ストリーム１０１は、理想のデータ・
ストリームを示している。データは、１及び０と称され
る場合もある単一のディジタル・ビットに分割される。
各ビットの状態は、特定の時点において決定され、通
常、一連のビットについて一定の間隔で決定される。そ
の状態は、０と１のいずれかであるか、あるいは一方の
状態からもう一方の状態への遷移中の状態である。例え
ば、時点１０５における状態は１であり、時点１０６に
おける状態は０であり、時点１０７における状態は遷移
中の状態である。この理想的な代表例の場合、全ての遷
移が瞬時で行われる。

【０００６】データは、デジタル形式が理想であるが、
実際には、デジタル情報は、理想のデータを表すために
用いられるアナログ信号によって伝送される。アナログ
信号は、物理的に制限のある装置によって得られるの
で、理想のデータ・ストリームと同じではない。データ
・ストリーム１０２、１０３、及び１０４は、アナログ
信号を得るために用いられた数々の装置それぞれの物理
的制限によって影響を受けた後の、同じデータ・ストリ
ームを表している。

【０００７】より現実的な表現をすると、１及び０の理
想状態は、ある電圧範囲内における電圧によって表され
る。論理１は、該電圧範囲に関して高い電圧ＶHと定義
される。論理０は、該電圧範囲に関して低い電圧ＶLと
定義される。論理状態間の遷移は、ＶLとＶHとの間にお
ける電圧のシフトである。これらの電圧のシフトは瞬時
には発生せず、回路に生じる物理的条件によって決まる
ある時間期間を要する。

【０００８】データ・ストリーム１０２は、忠実度が優
れたデータ・ストリームを示している。データ・ストリ
ーム１０３は、忠実度が並のデータ・ストリームを示し
ている。データ・ストリーム１０４は、忠実度が劣るデ
ータ・ストリームを示している。データ・ストリーム１
０４は、時点ｔ1、ｔ2、及び、ｔ4における信号劣化に
よる不正確なデータを示している。

【０００９】図２は、忠実度の問題を補正していない従
来技術によるドライバに関する略図であり、従って、デ
ータ・ストリーム１０４と同様の結果になる可能性があ
る。

【００１０】素子２０１はｐチャネル電界効果トランジ
スタ（ＦＥＴ）である。素子２０２はｎチャネルＦＥＴ
である。素子２０３はインバータである。入力はインバ
ータ２０３に流れる。入力がロー状態ＶLからハイ状態
ＶHに移行する場合、インバータ２０３の出力はハイ状
態ＶHからロー状態ＶLに移行する。これによって、電圧
がしきい値電圧ＶTを通過する時点においてＦＥＴ２０
２はオフになり、ＦＥＴ２０１はオンになるので、出力
はハイに駆動される。入力がハイ状態ＶHからロー状態
ＶLに移行する場合、インバータ２０３の出力は、ロー
状態ＶLからハイ状態ＶHに移行する。この結果、入力が
しきい値電圧ＶTを通過する時点において、ＦＥＴ２０
１がオフになり、ＦＥＴ２０２がオンになるので、出力
はローに駆動される。

【００１１】この例の場合、ＶDDは、５Ｖに設定され
る。より新しい用途には、ＶDDを３．３Ｖに設定できる
ものもある。ＶDDの値は通常、同様の電圧を用いる部品
群と共に動作するように選択される。ＶHはほぼＶDDま
たはＶDDから６００ｍＶ以内であり、ＶLは約０Ｖまた
は０Ｖから６００ｍＶ以内である。しきい値電圧ＶＴは
ＶDD／２、すなわちこの例の場合、約２．５Ｖになる。

【００１２】これに関する通常の実施例はＣＭＯＳであ
るが、例えばバイポーラ・プロセスといった他のプロセ
スで実施することも可能である。該実施には、図２には
示されていない他の装置が必要になる可能性がある。

【００１３】図２の回路に関する問題は、信号が不十分
に終端された負荷に対して駆動される場合に生じる。負
荷インピーダンスが、駆動回路の出力インピーダンスと
整合しない場合に、不十分に終端された負荷が生じる。
インピーダンスの不整合は、負荷から駆動回路に送り返
される反射を生じる。従って駆動回路は、反射を起こ
し、信号を劣化させ、忠実度を低下させる。

【００１４】図２の略図に対して試みられた改良の１つ
が、図３に示されている。抵抗器３０４が追加されてい
る点を除けば、回路の動作は図２の回路と同じである。
抵抗器３０４は、負荷インピーダンスが未知のため、駆
動回路の出力インピーダンスと伝送回線を整合させよう
として用いられる。あいにく、抵抗器３０４に関して設
計者によって選択される値は、速度と忠実度の間でトレ
ード・オフを生じることになる。抵抗器３０４の一般的
な値は、２５〜３０Ωである。抵抗値をさらに大きくす
ると、出力信号の忠実度は改善されるが、状態間の遷移
速度が低下し、結局、回路動作が遅すぎて実用的でなく
なる。抵抗値をさらに小さくすると状態間の遷移速度は
上昇するが、忠実度が低下し、結局、許容できなくな
る。

【００１５】

【発明が解決しようとする課題】従って本発明は、未知
の負荷に対してディジタル信号を出力するドライバにお
いて、伝送回線とのインピーダンス不整合による反射を
無くし、しかも状態間の遷移速度を低下させない、忠実
度の高い信号を出力できるようにすることを目的とす
る。

【００１６】

【課題を解決するための手段】本発明では、高スルー・
レート・ドライバを利用して、入力信号の遷移中に出力
を駆動し、終端ドライバを利用して、入力信号の定常状
態中に出力を駆動する。高スルー・レート・ドライバ・
コントローラは、入力信号及び出力からのフィードバッ
クを受信して、出力が遷移を終えた時点を判定すること
によって、高スルー・レート・ドライバの制御を行うた
めに用いられる。高スルー・レート・ドライバによっ
て、迅速な遷移が可能になり、終端ドライバによって、
出力信号の忠実度を維持するのに理想的な出力インピー
ダンスが得られる。

【００１７】

【実施例】図４には、図２におけるドライバ２０１及び
２０２の組み合わせに対応する入力４４１、入力４４
２、及び、出力４４３を備えた高スルー・レート・ドラ
イバ４４０が示されている。高スルー・レート・ドライ
バ４４０は、入力４３１、入力４３２、出力４３３、及
び、出力４３４を備えた高スルー・レート・ドライバ・
コントローラ４３０によって制御される。出力４３３
は、入力４４１に接続されている。出力４３４は、入力
４４２に接続されている。出力４４３は、入力４３２に
接続されている。回路入力は、入力４３１に接続されて
いる。

【００１８】図４には、入力４２１、入力４２２、及
び、出力４２３を備えた終端ドライバ４２０も示されて
いる。終端ドライバ４２０は、入力４１１、入力４１
２、出力４１３、及び、出力４１４を備えた終端ドライ
バ・コントローラ４１０によって制御される。出力４１
３は、入力４２１に接続される。出力４１４は、入力４
２２に接続される。出力４２３は、入力４１２に接続さ
れる。回路入力は、入力４１１に接続される。

【００１９】高スルー・レート・ドライバ４４０は、ハ
イからローまたはローからハイへの遷移中に用いられる
強力なドライバである。そのパワーのため、該ドライバ
によって、迅速で、忠実度の高い遷移を生じさせること
が可能になる。高スルー・レート・ドライバの欠点は、
その出力インピーダンスが極めて低いということであ
る。負荷の不整合から反射が生じると、高スルー・レー
ト・ドライバの出力インピーダンスによって、負荷に向
かって戻される再反射が生じる。このため、信号が劣化
し、忠実度が損なわれることになる。

【００２０】終端ドライバ４２０には、高スルー・レー
ト・ドライバ４４０の出力インピーダンス問題はない。
該ドライバは、負荷からの反射を吸収するので、信号の
忠実度が向上する。しかし、この終端ドライバ４２０に
は高スルー・レート・ドライバ４４０の強さがなく、そ
のため遷移の実施に用いられる場合には低速になる。

【００２１】高スルー・レート・コントローラ４３０の
目的は、回路入力に遷移が生じると、高スルー・レート
・ドライバをオンにすることにある。さらに、コントロ
ーラ４３０は、出力４４３における遷移の完了を検知す
ると、ドライバ４４０をオフにする。

【００２２】終端ドライバ・コントローラ４１０の目的
は、回路入力に遷移が生じると、終端ドライバ４２０を
オフにすることにある。遷移中、高スルー・レート・ド
ライバ４４０は、回路入力のおける遷移が完了するまで
信号を駆動する。コントローラ４１０は、出力４２３に
おける遷移の完了を検知すると終端ドライバ４２０をオ
ンにする。その結果、高スルー・レート・ドライバ４４
０は、遷移中だけしか出力を駆動せず、終端ドライバ４
２０は、入力信号が定常状態にある間、出力を駆動する
ことになる。一般に、データ・ストリームは通常、定常
状態にあり、高スルー・レート・ドライバ４４０によっ
て、遷移状態が定常状態に比べて比較的短くなることが
確実になる。従って、負荷における終端問題のために反
射が生じると、反射は終端ドライバ４２０によって吸収
される。高スルー・レート・ドライバ４４０はオフにな
り、開回路（無限抵抗）の状態となる。従って、ドライ
バ４４０が開回路状態にならなければ、また、終端ドラ
イバ４２０が存在しなければ生じるであろう反射が生じ
ない。

【００２３】図５において、終端ドライバ５２０は、高
スルー・レート・ドライバ５４０を妨げるものではな
く、信号を遷移させる上でむしろドライバ５４０を補助
するものであるという実状の認識により、図４の発明全
体が簡略化されている。従って、終端ドライバ５２０に
コントローラは必要とされない。

【００２４】高スルー・レート・ドライバ・コントロー
ラ５３０は、図４のコントローラ４３０と同じように機
能する。高スルー・レート・ドライバ５４０は、図４の
高スルー・レート・ドライバ４４０と同じように機能す
る。

【００２５】図６は、本発明の概略図である。図６は、
図５のブロック図に対応する。インバータ６０９は、終
端ドライバに用いる入力を反転する。素子６０１はハイ
状態にするための終端ドライバで、ｐチャネルＦＥＴで
ある。素子６０２はロー状態にするための終端ドライバ
で、ｎチャネルＦＥＴである。インバータ６０９、ドラ
イバ６０１、及びドライバ６０２の組み合わせは図５の
ブロック５２０に対応する。

【００２６】素子６０３はロー状態からハイ状態への遷
移のための高スルー・レート・ドライバで、ｐチャネル
ＦＥＴである。素子６０４はハイ状態からロー状態への
遷移のための高スルー・レート・ドライバで、ｎチャネ
ルＦＥＴである。ドライバ６０３と６０４の組み合わせ
は、図５におけるブロック５４０に対応する。

【００２７】ブロック６３０は、図５におけるブロック
５３０に対応する。２つの入力を有するＮＡＮＤゲート
６１２は、ドライバ６０３のスイッチの働きをする。回
路入力がローからハイに遷移すると、ＮＡＮＤゲート６
１２の出力は、ハイからローにシフトし、この結果、高
スルー・レート・ドライバ６０３が起動される。つまり
ドライバ６０３は、回路入力がローからハイに遷移する
間、活動状態にある。また、回路出力が入力信号に応答
してローからハイに遷移すると、該出力は、電圧コンパ
レータの機能を果たす抵抗器６０５と抵抗器６０６の組
み合わせに送り返される。出力がＶHに近づくと、イン
バータ６１０の出力がハイからローにシフトし、この結
果、ＮＡＮＤゲート６１２の出力がローからハイにシフ
トし、ドライバ６０３がＯＦＦになる。回路出力は、終
端ドライバ６０１によって引き続きハイに保持される。

【００２８】２つの入力を有するＮＯＲゲート６１３
は、ドライバ６０４のスイッチの働きをする。回路入力
がハイからローに遷移すると、ＮＡＮＤゲート６１２の
出力はローからハイにシフトし、ＮＯＲゲート６１３の
出力はローからハイにシフトする。この結果、高スルー
・レート・ドライバ６０４が起動され、高スルー・レー
ト・ドライバ６０３がＯＦＦになる。つまりドライバ６
０４は、回路入力がハイからローに遷移する間、活動状
態にある。また、回路出力が入力信号に応答してハイか
らローに遷移すると、該出力は、電圧コンパレータの機
能を果たす抵抗器６０７と抵抗器６０８の組み合わせに
送り返される。出力がＶLに近づくと、インバータ６１
１の出力がローからハイにシフトし、この結果、ＮＯＲ
ゲート６１３の出力がローになり、ドライバ６０４がＯ
ＦＦになる。回路出力は、終端ドライバ６０２によって
引き続きローに保持される。

【００２９】実施例の１つでは、抵抗器６０５の値は３
０ｋΩであり、抵抗器６０６の値は５０ｋΩであり、抵
抗器６０７の値は３０ｋΩであり、抵抗器６０８の値は
５０ｋΩである。ＶＤＤは５Ｖである。

【００３０】本発明のこれまでの説明は例示および説明
の目的で提示してきた。それは徹底的に説明したり、本
発明を開示した精密な形態に限定したりするつもりはな
く、他の修正案および変形案が上記の教示に照らして可
能である。実施例は、本発明の原理およびその実際的用
途を最もよく説明し、それにより当業者が本発明を各種
実施例および各種修正案により考えられる特定の用途に
適するものとして最もよく利用できるようにするため選
定し、記述したものである。特許請求の範囲はこれまで
従来技術により限定されているものを除き、本発明の他
の代替実施例を包含するものと企図している。

【００３１】〔実施態様〕なお、本発明の実施態様の例
を以下に示す。

【００３２】〔実施態様１〕回路入力（４１１）と回路
出力（４２３）を備え、未知の負荷に対してデジタル入
力信号を駆動する駆動回路において、回路出力（４２
３）に接続され、入力信号の状態間遷移中に、入力信号
に基づく出力信号を駆動する高スルー・レート・ドライ
バ（４４０）と、前記回路入力（４１１）、前記高スル
ー・レート・ドライバ（４４０）、及び前記回路出力
（４２３）に接続されて、前記高スルー・レート・ドラ
イバ（４４０）を制御する高スルー・レート・ドライバ
・コントローラ（４３０）と、前記回路出力（４２３）
に接続されて、入力信号の定常状態中に、入力信号に基
づく出力信号を駆動するための終端ドライバ（４２０）
と、前記回路入力（４１１）、前記終端ドライバ（４２
０）、及び前記回路出力（４２３）に接続されて、前記
終端ドライバを制御する終端ドライバ・コントローラ
（４１０）とを設けて成る駆動回路。

【００３３】〔実施態様２〕回路入力（５２１、６１
４）と回路出力（５２２）を備え、未知の負荷に対して
デジタル入力信号を駆動する駆動回路において、前記回
路出力（５２２）に接続されて、入力信号の状態間遷移
中に、入力信号に基づく出力信号を駆動する高スルー・
レート・ドライバ（５４０、（６０３、６０４））と、
前記回路入力（５２１、６１４）、前記高スルー・レー
ト・ドライバ（５４０、（６０３、６０４））、及び前
記回路出力（５２２）に接続されて、前記高スルー・レ
ート・ドライバ（５４０、（６０３、６０４））を制御
する高スルー・レート・ドライバ・コントローラ（５３
０、６３０）と、前記回路入力（５２１、６１４）及び
前記回路出力（５２２）に接続されて、入力信号に基づ
いて出力信号を駆動する終端ドライバ（５２０、（６０
９、６０１、６０２））とを設けて成る駆動回路。

【００３４】〔実施態様３〕前記高スルー・レート・ド
ライバ・コントローラ（５３０、６３０）が、ロー状態
からハイ状態への入力信号の遷移中に、前記高スルー・
レート・ドライバ（５４０、６０３）を制御するハイ遷
移ドライバ・コントローラ（６０５、６０６、６１０、
６１２）と、ハイ状態からロー状態への入力信号の遷移
中に、前記高スルー・レート・ドライバ（５４０、６０
４）を制御するロー遷移ドライバ・コントローラ（６０
７、６０８、６１１、６１３）とをさらに含むことを特
徴とする、実施態様１または実施態様２に記載の駆動回
路。

【００３５】

【発明の効果】以上詳細に説明したように、本発明によ
れば、未知の負荷に対してディジタル信号を出力するド
ライバにおいて、インピーダンス不整合による反射がな
くなり、しかも状態間の遷移速度が低下せず、忠実度の
高い信号を出力できるようになる。

【図面の簡単な説明】

【図１】理想のデータ・ストリームと忠実度に変動のあ
るデータ・ストリームとの比較を示すタイミング図であ
る。

【図２】忠実度の問題を補正していない従来技術による
ドライバの概略図である。

【図３】抵抗器を利用して、回路のインピーダンスを整
合させようとする従来技術によるドライバの概略図であ
る。

【図４】高スルー・レート・ドライバ及びそのコントロ
ーラと、終端ドライバ及びそのコントローラを示す本発
明の実施例の１つに関するブロック図である。

【図５】高スルー・レート・ドライバ及びそのコントロ
ーラと、終端ドライバを示す、図４のブロック図を簡略
化した図である。

【図６】本発明の実施例の１つに関する概略図である。

【符号の説明】

４１０：終端ドライバ・コントローラ４１１：入力４１２：入力４１３：出力４１４：出力４２０：終端ドライバ４２１：入力４２２：入力４２３：出力４３０：高スルー・レート・ドライバ・コントローラ４３１：入力４３２：入力４３３：出力４３４：出力４４０：高スルー・レート・ドライバ４４１：入力４４２：入力４４３：出力５２０：終端ドライバ５３０：高スルー・レート・ドライバ・コントローラ５４０：高スルー・レート・ドライバ６０１：終端ドライバ６０２：終端ドライバ６０３：高スルー・レート・ドライバ６０４：高スルー・レート・ドライバ６０５：抵抗器６０６：抵抗器６０７：抵抗器６０８：抵抗器６０９：インバータ６１０：インバータ６１１：インバータ６１２：ＮＡＮＤゲート６１３：ＮＯＲゲート６３０：高スルー・レート・ドライバ・コントローラ

Claims

【特許請求の範囲】

【請求項１】回路入力と回路出力を備え、未知の負荷に
対してデジタル入力信号を駆動する駆動回路において、回路出力に接続され、入力信号の状態間遷移中に、入力
信号に基づく出力信号を駆動する高スルー・レート・ド
ライバと、前記回路入力、前記高スルー・レート・ドライバ、及び
前記回路出力に接続されて、前記高スルー・レート・ド
ライバを制御する高スルー・レート・ドライバ・コント
ローラと、前記回路出力に接続されて、入力信号の定常状態中に、
入力信号に基づく出力信号を駆動するための終端ドライ
バと、前記回路入力、前記終端ドライバ、及び前記回路出力に
接続されて、前記終端ドライバを制御する終端ドライバ
・コントローラとを設けて成る駆動回路。