JPH09219711A

JPH09219711A - 複数チャネルのパケットをａｔｍセルに非同期にセグメント化する方法および装置

Info

Publication number: JPH09219711A
Application number: JP30085496A
Authority: JP
Inventors: Andre Gayton; アルドレ・ゲイタン; Rasoul M Oskouy; ラソウル・エム・オスコイ
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1995-10-27
Filing date: 1996-10-28
Publication date: 1997-08-19
Also published as: EP0771129A3; EP0771129A2; US5680401A

Abstract

(57)【要約】【課題】複数チャネルのパケット・データをＡＴＭセ
ルに非同期にセグメント化する改善された方法を提供す
る。【解決手段】ネットワーク・インタフェース・カード
（ＮＩＣ）は、パケット・データを複数チャネルのパケ
ット用のＡＴＭセルに非同期にセグメント化する送信ア
ンロード・ブロックを具備する。送信アンロード・ブロ
ックは、セル化ブロックおよびＤＭＡスケジューラを含
む。セル化ブロックは、パケット・データのＡＴＭセル
への実際のセル化（一度に１つのＡＴＭセル）、および
ＡＴＭセルのパケットと関連するパケット制御データの
管理ならびにＡＴＭセルのチャネルと関連するバッファ
制御データの管理を実行するのに使用される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータ・ネッ
トワーキングの分野に関する。さらに詳細には、本発明
は、パケットを非同期転送モード（ＡＴＭ）セルにセグ
メント化する方法に関する。

【０００２】

【従来の技術】複数チャネル用のセル内でパケットを非
同期に送信／受信するネットワーク・インタフェース・
カード（ＮＩＣ）は当技術分野において周知である。一
般に、ＮＩＣは、様々なチャネルのパケットをセルに非
同期にセグメント化するセグメント化エンジンを含む。
セグメント化エンジンは、サービス用のチャネルを選択
する場合にある種の優先順位付け方法を使用する。例え
ば、いくつかの固定ビット・レート（ＣＢＲ）を維持す
る必要があるチャネルは、可変ビット・レート（ＶＢ
Ｒ）に耐えられるチャネルを介して選択される。サービ
ス用のチャネルを選択すると、一般に従来技術のもとで
は、セグメント化エンジンは、チャネルのデータ転送
率、ヘッダ情報、パケット・データの位置など、チャネ
ルの制御情報を読み取る。制御情報を読み取ると、セグ
メント化エンジンは、（ダイレクト・メモリ・アクセス
（ＤＭＡ）によって）パケット・データを読み取り始
め、いくつかのパケット・データをＡＴＭセルにセル化
し、ＡＴＭセルをＮＩＣ上のいくつかの媒体サービス上
へその媒体を介して送信するために転送する。また、セ
グメント化エンジンは、他のサービス・チャネルへ移動
する前に、制御情報を更新し、保管する。さらに、セグ
メント化プロセスを容易にするために、ローカル・バッ
ファを使用してパケット・データをステージングするこ
とが多い。一般に、バッファはチャネルごとに１つであ
る。ローカル・バッファを使用した場合、セグメント化
エンジンはさらに、これらのローカル・バッファ、すな
わち書き込む位置および読み取る位置を管理する役目を
果たす。いずれかのローカル・バッファ内のパケット・
データが「ｌｏｗ」を得た場合、セグメント化エンジン
はまた、チャネルのローカル・バッファを再充填するた
めにそのチャネル用にＤＭＡサイクルをスケジュールす
る。このプロセスは、チャネルごとに次々に実行される
（優先順位の高いチャネルのほうが優先順位の低いチャ
ネルよりも頻繁にサービスを受ける）。

【０００３】現在、たいていのＮＩＣは、最大ビット・
レート１５５Ｍビット／秒で動作する。この最大ビット
・レートでは、パケット・データをＡＴＭセルにセル化
し、パケット／バッファ制御データの変更ならびにロー
カル・バッファを管理するプロセスは２．７マイクロ秒
もの時間を要する。チャネル方法による上述のチャネル
には、４マイクロ秒もあれば十分である。しかしなが
ら、技術が向上し続けるにつれて、アプリケーションに
はますます高いビット・レートが必要となる。ＮＩＣ
は、遠からずして６２２Ｍｂｐｓほどのデータ転送率を
サポートしなければならなくなると予想される。６２２
Ｍｂｐｓでは、セグメント化エンジンは、パケット・デ
ータをＡＴＭセルにセル化し、他のすべての管理責任を
同時に果たすのに約０．７マイクロ秒しかかからない。
チャネル方法による従来のチャネル内ですべての必要な
タスクを実行するのに、１マイクロ秒では短すぎる。

【０００４】

【発明が解決しようとする課題】したがって、複数チャ
ネルのパケット・データをＡＴＭセルに非同期にセグメ
ント化する改善された方法が望まれる。以下に詳細に説
明するように、本発明は、上記その他の望ましい結果を
達成する。

【０００５】

【課題を解決するための手段】ＮＩＣは、複数チャネル
のパケット・データをＡＴＭセルに非同期にセグメント
化する送信アンロード・ブロックを具備する。送信アン
ロード・ブロックは、セル化ブロック（以後単にセルブ
ロックと呼ぶ）およびセル化／ＤＭＡスケジューラ（以
後単にスケジューラと呼ぶ）を含む。セルブロックは、
パケット・データのＡＴＭセルへの実際のセル化（一度
に１つのＡＴＭセル）、およびＡＴＭセルのパケットと
関連するパケット制御データの管理ならびにＡＴＭセル
のチャネル（より具体的には、チャネルのローカル・バ
ッファ）と関連するバッファ制御データの管理を実行す
るのに使用される。現在のＡＴＭセルの作成は、すぐ前
のＡＴＭセルと関連するパケット・データおよびバッフ
ァ制御データの管理と重複する。スケジューラは、セル
ブロックの動作を制御するのに使用される。また、スケ
ジューラは、チャネル用に追加のパケット・データを得
るためにＤＭＡサイクルをスケジュールするのにも使用
される。

【０００６】本発明の好ましい実施態様では、セルブロ
ックは、いくつかのパケット制御データ・レジスタ、お
よび現在作成中のＡＴＭセルと関連する様々なパケット
制御データを記憶／計算する計算回路を含む。さらに、
セルブロックは、現在作成中のＡＴＭセルと関連するバ
ッファ制御データを維持する論理を含む。さらに重要な
ことに、さらに、セルブロックは、制御メモリへの書き
戻しを必要とする、すぐ前のＡＴＭセルと関連する更新
されたパケット／バッファ制御データをステージングす
るいくつかの書戻しレジスタを含む。最後に、セルブロ
ックは、スケジューラと協働して上述の要素の動作を制
御するいくつかの状態マシーンを含む。特に、状態マシ
ーンは、セルブロックが現在のＡＴＭセルの作成を実質
上終了したことを示し、セルブロック内のバッファ制御
データが他のＡＴＭセル用に変更されていることを意味
する第１の信号、およびセルブロックがＡＴＭセルの最
後のワードを出力し終わったばかりであることを示し、
セルブロック内のパケット制御データが他のＡＴＭセル
用に変更されていることを意味する第２の信号を含め
て、いくつかのフィードバック信号をスケジューラに供
給する。

【０００７】本発明の好ましい実施態様では、スケジュ
ーラは、初期設定の後、特にセルブロックが現在のＡＴ
Ｍセルの作成を実質上終了したというセルブロックの通
知をスケジューラが待っている第１の状態を含めて、い
くつかの状態間の遷移を連続的に実行する状態マシーン
である。さらに、状態マシーンは、作成すべき新しいＡ
ＴＭセルと関連するバッファ制御データを条件付きで検
索する第２の状態、およびすぐ前のＡＴＭセルと関連す
る更新されたパケット／制御データを書き戻す第３の状
態を含む。さらに、状態マシーンは、作成すべき新しい
ＡＴＭセルと関連するパケット制御データを検索する第
４の状態、およびすぐ前のＡＴＭセルのチャネル用にＤ
ＭＡサイクルをスケジュールする第５の状態を含む。

【０００８】本発明について、添付の図面に示される例
示の実施形態（ただし制限要素ではない）によって説明
する。図面では、同じ参照番号は同じ要素を示す。

【０００９】

【発明の実施の形態】以下の記述では、説明のために、
本発明を完全に理解できるように特定の数、材料および
構成が示されている。しかしながら、本発明は、特定の
詳細なしに実施できることが当業者には明らかであろ
う。他の例では、周知の特徴は本発明が曖昧になるのを
防ぐために省略または簡単化されている。

【００１０】図１に、本発明のＡＴＭＮＩＣを組み込
んだ例示のコンピュータ・システム・ネットワークを示
す。コンピュータ・システム・ネットワーク１０は、Ａ
ＴＭＮＩＣ１２を組み込んだ１つまたは複数のホスト・
コンピュータ・システム（図示せず）を含む。ＮＩＣ１
２は、ネットワーク１０に接続されたホスト・コンピュ
ータ・システム間でデータの非同期転送を可能にするた
めに、ローカルＡＴＭスイッチ１４を介して公共ＡＴＭ
スイッチ１６に接続される。あるいは、ＮＩＣ１２は、
公共ＡＴＭスイッチ１６に直接接続できる。図１に示す
ように、コンピュータ・システム・ネットワーク１０は
また、ＡＴＭネットワークを支援フレームワークとして
使用するイーサネット・ネットワークやトークン・リン
グ・ネットワーク１７など他のネットワークを接続する
ゲートウェイの役目をするローカル・エリア・ネットワ
ーク（ＬＡＮ）エミュレーション１５の使用を組み込ん
だコンピュータ・システムを含む。

【００１１】図２に、本発明の好ましい実施形態による
ＡＴＭＮＩＣ１２のアーキテクチャを示す簡単化され
たシステム図を示す。ＡＴＭＮＩＣ１２は、ＡＴＭプ
ロトコルに従って動作するネットワークＡＴＭセル・イ
ンタフェース４０にシステム・バス３８を介して接続さ
れたホスト・コンピュータ・システム４８とインタフェ
ースする。

【００１２】図示のＡＴＭＮＩＣ１２は、システム・
バス・インタフェース２０、一般入出力（ＧＩＯ）イン
タフェース２４、システムおよびＡＴＭ層コア２２、ロ
ーカル・スレーブ・インタフェース２６、送信（ＴＸ）
ＦＩＦＯ２８、受信（ＲＸ）ＦＩＦＯ３０、セル・イン
タフェース・ブロック３２、外部バッファ・メモリ・イ
ンタフェース３４、およびクロック合成回路３６を含
む。

【００１３】ＮＩＣ１２の要素２０〜３６はともに協働
して、多数の帯域幅グループ内の多数の動的に割り振ら
れたチャネルを介して、ホスト・コンピュータ・システ
ム４８とネットワーク内の他のコンピュータとの間でデ
ータを転送する。ＮＩＣ１２の要素は集合的に、ホスト
・コンピュータ・システム４８のシステム・バス３８に
接続されたマルチチャネル・インテリジェント・ダイレ
クト・メモリ・アクセス（ＤＭＡ）コントローラとして
機能する。好ましい実施形態では、多数の送信チャネル
および受信チャネルは、全二重１５５／６２２Ｍｂｐｓ
物理リンクを使用する仮想接続として機能する。外部バ
ッファ・メモリ・インタフェース３４を介して、システ
ム・バス３８から外部バッファ・メモリ４２までの様々
なチャネルに記述される多数のデータのパケットは、セ
ル・インタフェース・ブロック３２を介してＡＴＭセル
・インタフェース４０へ送信するために、システム／Ａ
ＴＭ層コア２２によって送信セルにセグメント化され
る。コア２２は、受信されたセルのパケットへのリアセ
ンブリを容易にするリアセンブリ論理を含む。

【００１４】３つのメモリ・サブシステムはＮＩＣ１２
の動作と関連する。これらは、ホスト・コンピュータ・
システム４８内に配置されたホスト・メモリ４９、ＮＩ
Ｃ１２の外部の外部バッファ・メモリ４２、およびコア
２２内に配置された記憶ブロック４４を含む。外部バッ
ファ・メモリ４２は、ＮＩＣ１２によってサポートされ
るすべての送信チャネルおよび受信チャネルに関するパ
ケット・データを含む。記憶ブロック４４は、送信チャ
ネルおよび受信チャネルに関するＤＭＡ状態情報、およ
びＤＭＡ転送がそれに対して実行されるホスト・メモリ
４９内のデータ構造へのポインタを含む。また、記憶ブ
ロック４４は、ホスト４８とＡＴＭセル・インタフェー
ス４０の間の遷移中にパケット用の多数の送信バッファ
および受信バッファを管理するデータ構造詳細を含む。

【００１５】ホスト・コンピュータ・システム４８は、
データ・パケットおよび送信受信されるパケットへのポ
インタを含むホスト・メモリ４９を含む。上述のよう
に、ＮＩＣ１２はまた、ホスト・コンピュータ・システ
ム４８上のアプリケーションから非同期転送のセル記述
詳細を遮断する。この目的のために、ホスト・コンピュ
ータ・システム４８上で動作するソフトウェアは、当技
術分野において周知のパケット・インタフェースを有す
る折返し送信リングおよび受信リングを使用してデータ
を送信／受信する。

【００１６】コア２２とセル・インタフェース・ブロッ
ク３２の間に結合されたＴＸＦＩＦＯ２８およびＲＸ
ＦＩＦＯ３０は、それぞれ送信パケットおよび受信パ
ケットの送信セル・ペイロードおよび受信セル・ペイロ
ードをステージングするのに使用される。セル・インタ
フェース・ブロック３２は、クロック合成回路３６によ
って供給されるクロック信号によって駆動されるネット
ワークのＡＴＭセル・インタフェース４０との間でセル
を送信／受信する。ＡＴＭセル・インタフェース４０、
したがって、セル・インタフェース・ブロック３２は、
ＡＴＭ（ＵＴＯＰＩＡ）標準に関するＡＴＭＦｏｒｕ
ｍＡｄＨｏｃ仕様によって規定されているように、
ＵｎｉｖｅｒｓａｌＴｅｓｔａｎｄＯｐｅｒａｔ
ｉｏｎｓＰｈｙｓｉｃａｌＩｎｔｅｒｆａｃｅに適合
することが好ましい。ＵＴＯＰＩＡ仕様に適合するため
に、セル・インタフェース・ブロック３２が１５５Ｍｂ
ｐｓデータ・ストリームの場合には２０〜２５ＭＨｚの
８ビット・ストリームをサポートでき、または６２２Ｍ
ｂｐｓデータ・ストリームの場合には４０〜５０ＭＨｚ
の１６ビット・ストリームをサポートできるように、ク
ロック合成回路３６は、２０〜２５ＭＨｚのクロック信
号か、または４０〜５０ＭＨｚのクロック信号を供給す
る。

【００１７】本発明の好ましい実施形態では、セル・イ
ンタフェース・ブロック３２は、それぞれ４バイトのグ
ループ内で、コア２２の制御下でＴＸＦＩＦＯ２８を
介してＴＸバッファ・メモリ４６から４バイト・セル・
ヘッダと４８バイト・ペイロードとを有する５２バイト
・データ・セルを受け取る。セル・インタフェース・ブ
ロック３２は、５３バイト・データ・セルを１５５Ｍｂ
ｐｓかまたは６２２ＭｂｐｓにおいてＡＴＭセル・イン
タフェース４０へ供給する前に、セル・ヘッダへの５番
目のバイトとしてチェックサムを各セル内に挿入する。
反対に、セル・インタフェース・ブロック３２がＡＴＭ
セル・インタフェース４０からセルを受け取る場合、セ
ル・インタフェース・ブロック３２は、各セルの５番目
のバイト内のチェックサムを検査して、そのチェックサ
ムが正しいかどうか判定する。チェックサムが正しい場
合、チェックサムを表すバイトは、セルからストリップ
され、セルは、１５５Ｍｂｐｓかまたは６２２Ｍｂｐｓ
において一度に４バイトＲＸＦＩＦＯ３０へ転送され
る。チェックサムが正しくない場合、セル全体がドロッ
プされる。転送されたバイトは、コア２２の制御下で外
部バッファ・メモリ・インタフェース３４を介してＲＸ
バッファ・メモリ４５内に記憶される。

【００１８】一実施形態では、ＴＸＦＩＦＯ２８およ
びＲＸＦＩＦＯ３０は幅３３ビットであり、そのうち
３２ビットはデータを送信するのに使用され、１ビット
はタグとして使用される。タグ・ビットは、４８バイト
・セル・ペイロードから４バイト・セル・ヘッダを区別
するのに使用される。タグ・ビットは、コア２２内に配
置されたＴＸブロック５０によって生成される。一実施
形態では、セル・ヘッダの開始を示すためにタグ・ビッ
トは１にセットされ、セル・ペイロードを示すためにタ
グ・ビットは０にリセットされる。したがって、セル
（ヘッダ）の最初の４バイトについてはタグ・ビットは
１であり、次いでセル（セル・ペイロード）の残りの４
８バイトについてはタグ・ビットは０である。

【００１９】ＴＸＦＩＦＯ２８からデータ・セルを受
け取ると、セル・インタフェース・ブロック３２内に配
置されたＴＸ回路５３はタグ・ビットを検査する。タグ
・ビットが１の場合、ＴＸ回路５３は対応する３２ビッ
トをセルのヘッダとして復号する。タグ・ビットが０の
場合、ＴＸ回路５３は対応する３２ビットをデータとし
て復号する。反対に、セル・インタフェース・ブロック
３２がＡＴＭセル・インタフェース４０からデータ・セ
ルを受け取る場合、セル・インタフェース・ブロック３
２内のＲＸブロック５５は、４８バイト・セル・ペイロ
ードから４バイト・セル・ヘッダを分化するためにタグ
・ビットを発生する。次いで、セル・インタフェース・
ブロック３２は、４バイトのグループ内のデータ・セル
をＲＸＦＩＦＯ３０へ発送する。ＲＸＦＩＦＯ３０か
らデータ・セルを受け取ると、コア２２内のＲＸ回路５
２は、上述のようにタグ・ビットの値に従ってセル・デ
ータを復号する。

【００２０】２つの同期クロック信号、２０ＭＨｚ信号
および４０ＭＨｚ信号が、クロック合成回路３６を介し
てＡＴＭセル・インタフェース・クロックからセル・イ
ンタフェース・ブロック３２に供給される。ＵＴＯＰＩ
Ａの仕様に従って６２２Ｍｂｐｓの場合には４０ＭＨｚ
において１６ビット・データ・ストリームを与えるため
に、４０ＭＨｚクロックが供給される。ＵＴＯＰＩＡの
仕様に従って１５５Ｍｂｐｓの場合には２０ＭＨｚにお
いて８ビット・データ・ストリームを与えるために、４
０ＭＨｚクロック信号の２による除算がクロック合成回
路３６内で実行される。４０ＭＨｚクロック信号は、
１．２Ｇｂｐｓ伝送速度を実現するために、外部バッフ
ァ・メモリ・インタフェース３４にも供給される。さら
に、ＧＩＯ２４は、データを送信／受信するために４０
ＭＨｚクロック信号を使用する。

【００２１】ＴＸバッファ・メモリ４６は、３２ビット
のデータをＴＸＦＩＦＯ２８に供給し、ＲＸバッファ
・メモリ４５は、４０ＭＨｚクロック信号の各サイクル
ごとにＲＸＦＩＦＯ３０から３２ビットのデータを読
み取る。しかしながら、ＡＴＭセル・インタフェース４
０は、６２２Ｍｂｐｓで動作している場合には２クロッ
ク・サイクルごとにＴＸＦＩＦＯ２８から４バイトの
データを読み取り、１５５Ｍｂｐｓで動作している場合
には８クロック・サイクルごとにＴＸＦＩＦＯ２８か
ら４バイトのデータを読み取る。同様にして、セル・イ
ンタフェース・ブロック３２は、６２２Ｍｂｐｓで動作
している場合には２クロック・サイクルごとに４バイト
のデータをＴＸＦＩＦＯ２８に供給し、１５５Ｍｂｐ
ｓで動作している場合には８クロック・サイクルごとに
ＴＸＦＩＦＯ２８に４バイトのデータを供給する。コ
ア２２のセル・バースト・レートはセル・インタフェー
ス・ブロック３２のセル・バースト・レートと異なる
が、ＴＸＦＩＦＯ２８とセル・インタフェース・ブロ
ック３２の間のデータ転送率は、概して、ＴＸＦＩＦ
Ｏ２８とコア２２の間のデータ転送率と同じである。同
様に、ＲＸＦＩＦＯ３０とセル・インタフェース・ブ
ロック３２の間のデータ転送率は、概して、ＴＸＦＩ
ＦＯ２８とコア２２の間のデータ転送率と同じである。
これは、ＴＸＦＩＦＯ２８とＲＸＦＩＦＯ３０とコア
２２の間のデータ転送率が、それぞれデータがセル・イ
ンタフェース・ブロック３２によって読み取られたり、
書き込まれたりする速度に依存するためである。一実施
形態では、ＴＸＦＩＦＯ２８の深さは長さ１８ワード
または１と１／２セルであり、ＲＸＦＩＦＯ３０の深
さは長さ７０ワードである。

【００２２】システム・バス・インタフェース２０とＧ
ＩＯインタフェース２４は、ＡＴＭセル・インタフェー
ス４０への転送の詳細からホスト・コンピュータ・シス
テム４８を遮断する。さらに、コア２２は、システム・
バス３８の詳細およびホスト詳細から遮断される。本発
明の好ましい実施形態では、システム・バスは、米国電
子電気技術者協会（ＩＥＥＥ）標準１４９６仕様に規定
されているように、Ｓ−Ｂｕｓである。システム・バス
・インタフェース２０は、システム・バス（本発明の例
ではＳ−Ｂｕｓ）の仕様に従って通信するように構成さ
れる。システム・バス・インタフェース２０は、様々な
ホスト・コンピュータ・システム・バスに適合するよう
に構成できると考えられる。また、システム・バス・イ
ンタフェース２０は、ＧＩＯインタフェース２４によっ
て規定されたプロトコルに従ってデータを送信／受信す
るように構成される。ＧＩＯインタフェース２４は、コ
ア２２がそれを介してホスト・コンピュータと通信する
単一インタフェースを形成する。したがって、コア２２
は、様々なホスト・コンピュータ・システムおよびバス
にインタフェースするＮＩＣ１２の様々な実施形態につ
いて不変である。

【００２３】図３に、コア２２を詳細に示す。図示のよ
うに、コア２２は、図示のように互いに結合されたＴＸ
ブロック５０、ＲＸブロック５２、アービタ５４および
制御メモリ５６を含む。ＴＸブロック５０は、ホスト・
コンピュータ・システムから様々なチャネルのＡＴＭパ
ケット・データを非同期に受け取り、それらをＡＴＭセ
ルにセグメント化し、セグメント化されたＡＴＭセルを
ＴＸＦＩＦＯ２８に供給するのに使用される。さらに
具体的には、様々なチャネルのパケット・データをホス
ト・コンピュータ・システムから非同期に検索し、外部
メモリ４２内にロードし、次いでＡＴＭセルに非同期に
セグメント化する。本発明の好ましい実施形態では、パ
ケット・データは、多数のＦＩＦＯバッファ（図示せ
ず）内に記憶される。ＦＩＦＯバッファはチャネルごと
に１つである。さらに重要なことに、ＴＸブロック５０
は、本発明の教示を組み込んでおり、以下に詳細に説明
するように、ＴＸブロック５０が６２２Ｍｂｐｓまたは
それ以上において多数のチャネルのパケット・データを
ＡＴＭセルに非同期にセグメント化できる。

【００２４】ＲＸブロック５２は、ＲＸＦＩＦＯ３０
からＡＴＭセルを非同期に受け取り、それらをＡＴＭパ
ケットにリアセンブルし、リアセンブルされたＡＴＭパ
ケットをホスト・コンピュータ・システムに供給するの
に使用される。本発明の好ましい実施形態では、ＲＸブ
ロック５２は、様々なチャネル用にインタリーブされた
ＡＴＭセルを記録する同時係属の米国特許出願、Ａ／
Ｎ：ｘ／ｘｘｘ，ｘｘｘに開示されている教示を組み込
んでいる。

【００２５】制御ＲＡＭ５６は、特に、ヘッダ、ＡＴＭ
適合層（ＡＡＬ５）制御および長さおよびＡＡＬ５巡回
冗長検査（ＣＲＣ）などパケット制御データ、ならびに
バッファ制御データ、すなわちチャネルのＦＩＦＯバッ
ファの読取りポインタおよび書込みポインタを含むＴＸ
ブロック５０およびＲＸブロック５２に関する様々な制
御情報を記憶するのに使用される。最後に、アービタ５
４は、ＴＸブロック５０とＲＸブロック５２の間の制御
ＲＡＭ５６へのアクセスを調停するのに使用される。制
御ＲＡＭ５６およびアービタ５４は、当技術分野におい
て周知のいくつかの方法で実施できる。

【００２６】図４にＴＸブロック５０の一実施形態を詳
細に示す。図示のように、図示の実施形態では、ＴＸブ
ロック５０は、図示のように互いに結合されたＴＸロー
ド・ブロック５８、ＴＸアンロード・ブロック６０、Ｔ
Ｘリクエスタ６２、外部ＲＡＭインタフェース６６、お
よび制御ＲＡＭインタフェース６８を含む。ＴＸロード
・ブロック５８は、以下に詳細に説明するように、チャ
ネルの追加のパケット・データを検索するためにホスト
・コンピュータ・システムにアクセスし、ＴＸアンロー
ド・ブロック６０によってスケジュールされたＤＭＡサ
イクルに応答して、検索されたパケット・データをセグ
メント化のために外部メモリ４２内のチャネルのＦＩＦ
Ｏバッファ内に記憶する。本発明の好ましい実施形態で
は、ホスト・コンピュータ・システム上に不十分なパケ
ット・データがなければ、ＴＸロード・ブロック５８
は、チャネルについて所定の量のパケット・データを検
索する。所定の量をロードし終えると、ＴＸロード５８
はＴＸリクエスタ６２に通知する。

【００２７】ＴＸアンロード・ブロック６０は、本発明
の教示に従って、チャネルのパケット・データをＡＴＭ
セルにセル化し（一度に１つのＡＴＭセル）、ＡＴＭセ
ルをＴＸＦＩＦＯ２８に供給するのに使用される。ま
た、ＴＸアンロード・ブロック６０は、パケット・デー
タおよびバッファ制御データを維持するのに使用され、
ならびに、特にチャネルが最初にサービスを受けた場
合、およびチャネルのＦＩＦＯバッファ内にバッファさ
れたパケット・データがセグメント化の間に所定のしき
い値よりも低下した場合に、チャネル用にＤＭＡサイク
ルをスケジュールするのに使用される。ＴＸアンロード
・ブロック６０については以下に詳細に説明する。

【００２８】ＴＸリクエスタ６２は、ＴＸアンロード６
０用のチャネル要求を発生させるのに使用される。本発
明の好ましい実施形態では、ＴＸリクエスタ６２は、Ｔ
Ｘリクエスタ６２がＴＸアンロード・ブロック６０への
要求を発生させるチャネルに優先順位付けする内部優先
順位付け方法を含む。さらに具体的には、複数のＣＢＲ
チャネルに事前決定された相対優先順位を与え、複数の
ＶＢＲチャネルをラウンド・ロビン・ベースでＣＢＲチ
ャネルの１つにマップする。ＴＸリクエスタ６２は最初
にホスト・システムによってチャネルのサービスの必要
を通知される。次いで、ＴＸリクエスタ６２は、ＴＸロ
ード・ブロック５８がチャネル用のＤＭＡサイクルを終
了したというＴＸロード・ブロック５８からの通知に基
づいて、またはチャネルのＦＩＦＯバッファ内のパケッ
ト・データの０でない量を示すチャネルの制御データに
基づいてチャネルの継続するサービスの必要を検知す
る。ＴＸリクエスタ６２は、２つの条件のどちらかが検
出される限り、その内部優先順位付けまたは調停中にチ
ャネルを含む。ＴＸリクエスタ６２は、当業者の能力の
範囲内に入る様々な方法で実施できる。特定の実施態様
は、本発明の理解および実施に直接関係せず、したがっ
て、ＴＸリクエスタ６２については詳細に説明しない。

【００２９】外部ＲＡＭインタフェース６４および制御
ＲＡＭインタフェース６６は、それぞれのメモリに対し
てそれらの従来のインタフェーシング機能を実行する。
また、外部ＲＡＭインタフェース６４および制御ＲＡＭ
インタフェース６６は、当技術分野において周知のいく
つかの方法で実施できる。

【００３０】図５にＴＸアンロード・ブロック６０を詳
細に示す。図示のように、ＴＸアンロード・ブロック６
０は、互いに結合されたセルブロック６８およびスケジ
ューラ７０を含む。セルブロック６８は、チャネルのパ
ケット・データのＡＴＭセルへの実際のセル化を実行す
るのに使用される。スケジューラ７０は、パケットと関
連するパケット制御データおよびチャネルと関連するバ
ッファ制御データを制御メモリ５６から取り出し、それ
自体およびセルブロック６８に供給する。それに応答し
て、セルブロック６８は、外部メモリ４２内のチャネル
のＦＩＦＯバッファからチャネルのセル・データを取り
出し、セル・データをＡＴＭセル内にパッケージし、Ａ
ＴＭセルをＴＸＦＩＦＯ２８に供給する。セルブロッ
ク６８は、パケット・データならびにバッファ制御デー
タを更新し、更新されたパケット・データならびにバッ
ファ制御データを制御メモリ５６に書き戻す。セルブロ
ック６８は、スケジューラ７０の制御に応答して上述の
機能を実行する。また、セルブロック６８は、フィード
バックをスケジューラ７０へ供給する。さらに具体的に
は、セルブロック６８は、現在のＡＴＭセルの作成を実
質上終了したことを示し、そのバッファ制御データが新
しいＡＴＭセル用に変更されたことを意味するフィード
バック、およびＡＴＭセルの最後のワードがＴＸＦＩ
ＦＯ２８へ出力されたことを示し、そのパケット制御デ
ータが新しいＡＴＭセル用に変更されたことを意味する
フィードバックを供給する。

【００３１】スケジューラ７０は、チャネルのパケット
・データのＡＴＭセルへのセル化、すぐ前のＡＴＭセル
の更新されたパケット・データおよびバッファ制御デー
タの書戻し、および追加のパケット・データを検索し、
外部メモリ４２内のチャネルのＦＩＦＯバッファ内に記
憶するためのチャネル用のＤＭＡサイクルのスケジュー
リングを制御するのに使用される。本発明の好ましい実
施形態では、スケジューラ７０は、ＴＸリクエスタ６２
によって、サービスを受けるべきチャネルを通知され、
かつそのロードかセグメント化かを通知される。スケジ
ューラ７０は、ロード・サービスの要求に応答して、一
般にホスト・コンピュータ・システムによる最初のサー
ビスの要求において、それに応じてＴＸロード・ブロッ
ク５８によりチャネル用にＤＭＡサイクルをスケジュー
ルする。スケジューラ７０は、セグメント化サービスの
要求に応答して、まずそれ自体およびセルブロック６８
についてチャネルのバッファ制御データを検索する。チ
ャネルのＦＩＦＯバッファが空でない場合、スケジュー
ラ７０は、セルブロック６８にセグメント化を開始する
ように命令する。セグメント化の過程において、スケジ
ューラ７０は、チャネルのＦＩＦＯバッファ内にバッフ
ァされたパケット・データが所定のしきい値よりも低下
したかどうかを判定するために監視する。チャネルのＦ
ＩＦＯバッファ内にバッファされたパケット・データが
所定のしきい値よりも低い場合、スケジューラ７０は、
ＴＸロード・ブロック５８によりチャネル用にＤＭＡサ
イクルをスケジュールする。

【００３２】本発明の好ましい実施形態では、スケジュ
ーラ７０はまた、最大送信データ転送率制御回路（図示
せず）から「イネーブル」信号を受信する。「イネーブ
ル」信号は、上述の条件が満足されれば、それがスケジ
ューラ７０がセルブロック６８にセグメント化を開始す
るように命令してよい場合にアサートされる。「イネー
ブル」信号は、スケジューラ７０がセルブロック６８に
そのように命令するとすぐにアサート解除される。スケ
ジューラ７０は、セグメント化に対する上述の条件が満
足されるにもかかわらず、「イネーブル」信号が再びア
サートされるまで、再びセルブロック６８にセグメント
化を開始するように命令しない。「イネーブル」信号
は、カウンタの満了時にアサートされる。カウンタは、
ホスト・システムによって最大送信データ転送率制御回
路に供給される。カウンタは、クロック・レートと関連
して、最大送信ビット転送率を決定する。本発明の好ま
しい実施形態では、カウンタは２６であり、クロック・
レートは４０ＭＨｚであり、６４０メガビット毎秒の最
大データ転送率をもたらす。

【００３３】図６にセルブロック６８を詳細に示す。図
示のように、セルブロック６８は、図示のように互いに
結合された制御データ・レジスタ７２ａ〜７２ｂ、ＣＲ
Ｃ計算回路７４、ＦＩＦＯバッファ論理７６、書戻しレ
ジスタ７８ａ〜７８ｂ、マルチプレクサ８０ａ〜８０
ｃ、データパス状態マシーン８２、および要求状態マシ
ーン８４を含む。制御データ・レジスタ７２ａ〜７２ｂ
は、ＡＴＭヘッダおよびＡＡＬ５制御および長さを記憶
するのに使用される。最初に、それらは外部メモリ４２
からロードされる。次いで、それらは制御メモリ５６か
らロードされる。マルチプレクサ８０ｃは、ソース、す
なわちＡＴＭヘッダおよびＡＡＬ５制御および長さ用の
外部メモリまたは制御メモリを選択するのに使用され
る。ＣＲＣ計算回路７４は、ＣＲＣ値を発生させるのに
使用される。マルチプレクサ８０ａは、ＴＸＦＩＦＯ
２８への出力を得る「データ」、すなわちセル・データ
（アイドル・セル「０」を含む）、ＡＴＭヘッダ、ＡＡ
Ｌ５制御および長さまたはＡＡＬ５ＣＲＣを選択するの
に使用される。

【００３４】ＦＩＦＯバッファ論理７６は、セル化すべ
きセル・データに関する外部メモリアドレスを発生させ
るのに使用される。また、ＦＩＦＯバッファ論理７６
は、ＦＩＦＯバッファ状態情報、すなわちチャネルのＦ
ＩＦＯバッファ用の読取りポインタおよび書込みポイン
タを更新する。マルチプレクサ８０ｂは、出力を制御メ
モリ５６へ戻すもの、すなわちＡＴＭヘッダ、ＡＡＬ５
ＣＲＣ、ＡＡＬ５制御および長さまたは、ＦＩＦＯバッ
ファ状態情報を選択する。書戻しレジスタ７８ａ〜７８
ｂは、制御メモリ５６へ書き戻すべき更新されたＡＡＬ
５ＣＲＣおよびＦＩＦＯバッファ状態情報をステージン
グするのに使用される。書戻しレジスタ７８ａ〜７８ｂ
は、前のチャネルのＡＡＬ５ＣＲＣおよびＦＩＦＯバッ
ファ状態情報が制御メモリ５６に書き戻されていた間、
新しいチャネルをサービスするためにＣＲＣ計算回路７
４およびＦＩＦＯバッファ論理７６を解放する。

【００３５】これらの要素７２ａ〜７２ｂ、７４〜７
６、７８ａ〜７８ｂ、８０ａ〜８０ｃは、図示のように
データパス状態マシーン８２および要求状態マシーン８
４の制御下で動作する。状態マシーン８２と８４はどち
らも、スケジューラ７０によって制御メモリ５６から検
出すべき制御データ原因、ならびにスケジューラ７０に
よって供給される制御信号、特に、状態マシーン８２お
よび８４にセル下を開始するように命令するセグメント
化信号に応答してこれらの要素を制御する。最後に、デ
ータパス状態マシーン８２は、状態フィードバック、特
に、セル化終了信号および最終ワード書込み信号をスケ
ジューラ７０に供給する。セル化終了信号は、セルブロ
ック６８が現在のセル化を実質上終了したことを示し、
セルブロック６８内のバッファ制御データが他のＡＴＭ
セル用に変更されたことを意味する。一方、最終ワード
書込み信号は、現在のＡＴＭセルの最終ワードがＴＸ
ＦＩＦＯ２８内に書き込まれたことを示し、セルブロッ
ク６８内のパケット制御データが他のＡＴＭセル用に変
更されたことを意味する。

【００３６】図７にスケジューラ７０の一般動作状態を
示す。図示の一般動作状態は、実施時に使用される実際
の状態ではない。これらは、本発明をよりよく理解でき
るように生成された実際の状態の複合物である。状態間
の遷移を含むいくつかの無意味な様態は、本発明が曖昧
になるのを防ぐために省略されている。

【００３７】図示のように、電源オン／リセット時にス
ケジューラ７０はアイドル状態８８にあり、次いで初期
設定状態９０に入る。初期設定状態にある間、スケジュ
ーラ７０は、その初期動作条件をセットアップする。ス
ケジューラ７０は、その初期設定状態をセットアップす
ると連続的に動作する。任意の時刻において、スケジュ
ーラ７０は、残りの一般動作状態９２〜９８のうちの１
つにある。

【００３８】スケジューラ７０は、初期設定から、第１
の待ち状態９２に入り、そこでセルブロック６８が他の
ＡＴＭセルを開始する準備ができていることを示すセル
ブロック６８からのフィードバック・セル化終了信号を
待つ。スケジューラ７０は、セル化終了信号を受信する
と準備状態９４に入り、そこでセルブロック６８に書戻
しレジスタ７８ａ〜７８ｂをロードするように命令する
制御信号をセルブロック６８に供給する。同時に、スケ
ジューラ７０は、次のチャネルをサービスする準備がで
きていることをＴＸリクエスタ６２に通知する制御信号
をＴＸリクエスタ６２に供給する。

【００３９】次に、スケジューラ７０は、第１の読取り
状態９６に進み、そこで現在のチャネルのＦＩＦＯバッ
ファ状態情報を連続的に読み取る。スケジューラ７０は
まず、ＴＸリクエスタ６２がセル化サービス用のチャネ
ルを選択したのか、またはＤＭＡサービス用のチャネル
を選択したのかを判定する。ＴＸリクエスタ６２がＤＭ
Ａサービス用のチャネルを選択した場合、スケジューラ
７０はアイドル・セルを送るためにセルブロック６８に
制御信号を供給する。アイドル・セルを送ると、前のサ
ービスされていたチャネルがあったかどうかに応じて、
また前のサービスされていたチャネルがあった場合、前
のサービスされていたチャネルが制御データ書戻しスケ
ジューリングを必要とするかどうかに応じて、スケジュ
ーラ７０は第１のスケジュール状態９８か、第２のスケ
ジュール状態１０２か、または第１の書込み状態１０４
に進む。他方、ＴＸリクエスタ６２がセル化サービス用
のチャネルを選択した場合、スケジューラ７０は、それ
自体およびセルブロック６８についてチャネルのＦＩＦ
Ｏバッファ状態情報を検索する。現在のチャネルが前の
サービスされていたチャネルと同じでなく、セルブロッ
クが最後のワードをＴＸＦＩＦＯ２８に書き込み終え
た場合、スケジューラ７０は第２の読取り状態１００に
進む。現在のチャネルが前のサービスされていたチャネ
ルと同じ場合、前のチャネルが制御データ書戻しスケジ
ューリングを必要とするかどうかに応じて、スケジュー
ラ７０は第２のスケジュール状態１０２か、または第１
の書込み状態１０４に進む。

【００４０】第１のスケジュール状態９８において、ス
ケジューラ７０は、それ自体およびセルブロック６８に
ついてチャネルのＦＩＦＯバッファ状態情報（チャネル
のＦＩＦＯバッファ状態情報は空である）を検索し、チ
ャネル用にＤＭＡサイクルをスケジュールし、更新され
たＦＩＦＯバッファ状態情報を書き戻すためにセルブロ
ック６８に制御信号を供給する。更新されたＦＩＦＯバ
ッファ状態情報を書き戻すと、スケジューラ７０は第１
の待ち状態９２に進む。

【００４１】第２の読取り状態１００において、スケジ
ューラ７０は、それ自体およびセルブロック６８につい
て、チャネルのＡＴＭヘッダ、ＡＡＬ５制御および長
さ、およびＡＡＬ５ＣＲＣを検索する。次に、前のサー
ビスされていたチャネルがあった場合、スケジューラ７
０は、前のサービスされていたチャネルにスケジューリ
ングが必要かどうかに応じて、第２のスケジュール状態
１０２か、または第１の書込み状態１０４に進む。他
方、前のサービスされていたチャネルがなかった場合、
スケジューラ７０は、それがサービスされているパケッ
トの開始セルでなければ第１の待ち状態９２に進み、そ
うでなければＴＸリクエスタ６２が（パケットの開始時
にセルブロック６８によって初期設定された）外部メモ
リ４２からヘッダ状態を読み取り終えたかどうかに応じ
て、第２の待ち状態１０６または第２の書込み状態１０
８に進む。

【００４２】第２のスケジュール状態１０２において、
スケジューラ７０は、ＴＸロード・ブロック５８により
チャネル用にＤＭＡサイクルをスケジュールし、第１の
書込み状態１０４に進む。第１の書込み状態１０４にお
いて、スケジューラ７０は、前のチャネルの更新された
ＦＩＦＯバッファ状態情報ならびに更新されたＡＡＬ５
ＣＲＣを書き戻すためにセルブロック６８に制御信号を
供給する。次に、スケジューラ７０は、それがサービス
されているパケットの開始セルでなければ第１の待ち状
態９２に進み、そうでなければスケジューラ７０は、上
述のように、ＴＸリクエスタ６２が外部メモリ４２から
ヘッダ状態を読み取り終えたかどうかに応じて、スケジ
ューラ７０は、第２の待ち状態１０６かまたは第２の書
込み状態１０８に進む。

【００４３】第２の待ち状態１０６において、スケジュ
ーラ７０は、単にセルブロックが外部メモリ４２からヘ
ッダを読み取り終えるのを待ち、次いで第２の待ち状態
１０８に進む。第２の待ち状態１０８において、スケジ
ューラ７０は、現在のチャネルのＡＴＭヘッダおよびＡ
ＡＬ５制御および長さを書き戻すためにセルブロック６
８に制御信号を供給する。現在のチャネルのＡＴＭヘッ
ダおよびＡＡＬ５制御および長さを書き戻すと、スケジ
ューラ７０は、次いで第１の待ち状態９２に進む。

【００４４】したがって、第１の待ち状態９２、準備状
態９４、第１の読取り状態９６、第２の読取り状態９
８、第２のスケジュール状態１００、第１の書込み状態
１０２、第２の待ち状態１０６、および第２の待ち状態
１０８は、ともに臨界パス、すなわち時定数内で達成す
べき最長パスを形成する。

【００４５】図８に、臨界パスがそれにより所要のタイ
ミングで横断する例示のシナリオを示すタイミング図を
示す。図８に示すように、セルブロック６８によるセル
化終了信号（高）のアサーションを検出すると、スケジ
ューラ７０は第１の読取り状態（Ｒ１）に入る。この例
では、スケジューラ７０は、ＴＸリクエスタ６２がセル
化サービス用のチャネルを選択したことを判定し、それ
に応答して、それ自体およびセルブロック６８について
ＦＩＦＯバッファ状態情報を検索し、クロック・サイク
ル２〜４を消費する。さらに、サービスを必要とする現
在のチャネルが前のチャネルと同じでないと仮定する
と、スケジューラ７０は、セグメント化信号（高）をア
サートし、第２の読取り状態（Ｒ２）に進む。第２の読
取り状態において、スケジューラ７０は、それ自体およ
びセルブロック６８についてパケット制御データを検索
し、クロック・サイクル５〜７を消費する。その間、セ
グメント化信号に応答して、セルブロック６８は、セル
ブロック終了信号およびＴＸＦＩＦＯへの最終データ書
込み信号をアサート解除し、現在のＡＴＭセル・データ
を求める外部メモリ要求を発生させ始める。外部メモリ
要求およびその関連するアドレスおよびサイズの発生
は、達成するのに数個のクロック・サイクルを要し、し
たがって要求は８番目のクロック・サイクルかまたはそ
の近傍において発生する。待ち時間が約４つのクロック
・サイクルであると仮定すると、ＡＴＭセル・データ
は、ほぼクロック・サイクル１２からクロック・サイク
ル２４まで使用可能になる。セル・データは、それらが
使用可能になるとＴＸＦＩＦＯ２８へ出力され、現在
のＡＴＭセルを形成する。

【００４６】その間、さらにチャネルのＦＩＦＯバッフ
ァ内の前のチャネルのパケット・データが所定のしきい
値よりも低下し、ＡＴＭセルの作成と同時に、ＤＭＡサ
イクルをスケジュールする必要があると仮定すると、ス
ケジューラ７０は第２のスケジュール状態（Ｓ２）に進
み、クロック・サイクル８の間、ＴＸロード・ブロック
５８によりＤＭＡサイクルをスケジュールする。さら
に、前のチャネルのパケット・データおよびバッファ制
御データが書戻しを必要とする場合、スケジューラ７０
は、第１の書戻し状態（Ｗ１）に入り、前のチャネルに
関して更新されたパケット・データおよびバッファ制御
データを書き戻し、クロック９〜１３を消費する。さら
に、現在のＡＴＭセルがパケットの開始セルであり、セ
ルブロック６８がパケット・ヘッダを読み取っている場
合、スケジューラ７０はさらに、ヘッダが終了するのを
待つために第２の待ち状態（Ｔ２）に入る。ヘッダ読取
りが終了すると、スケジューラ７０は第２の書込み状態
（Ｗ２）に進む。説明のために、スケジューラ７０は、
ＡＴＭセルの作成と同時に行えることは排除し、セル化
終了を待つために第１の待ち状態（Ｔ１）に進む。

【００４７】図示のように、この例では、最終ワード
（ワード１２）は、決定的なクロック・サイクル２３か
またはその近傍（この時点から外部要求が発行される）
においてリターンされる。クロック１９かまたはその近
傍、最終ワードが現在のＡＴＭセルへ実際に出力される
前の４つのクロック・サイクルにおいて、セルブロック
６８はスケジューラ７０に対して再びセル化終了をアサ
ートする。それに応答して、スケジューラ７０は、セグ
メント化信号を引き出し、準備状態（ＰＲ）に入り、更
新されたＡＡＬ５ＣＲＣおよびＦＩＦＯバッファ状態の
コピーを書戻し、レジスタ７８ａ〜７８ｂ内に保管する
ようにセルブロック６８に命令し、クロック・サイクル
２２を消費する。

【００４８】更新されたパケット・データおよびバッフ
ァ制御データが書戻しレジスタ７８ａ〜７８ｂ内にロー
ドされると、クロック・サイクル２３において第１の読
取り状態（Ｒ１）に入るスケジューラ７０、およびクロ
ック・サイクル２４においてＴＸＦＩＦＯ内に書き込
まれる最終データをアサートするセルブロック６８によ
って示されるように、重複プロセスが再び開始される。
説明すると、現在のＡＴＭセルのセル化が、前のＡＴＭ
セルと関連するパケット・データおよびバッファ制御デ
ータの管理と重複すると、時定数内で他のすべての実質
的責任を全て果たすようにＡＴＭセルを作成することが
できる。

【００４９】以上、パケットをＡＴＭセルにセグメント
化する方法および装置について説明した。本発明の方法
および装置について上記実施形態に関して説明したが、
本発明は、説明した実施形態に限定されないことを当業
者なら理解できよう。本発明は、添付の請求の範囲の精
神および範囲内で修正および変更を加えて実施できる。
したがって、説明は、本発明に関して制限的ではなく、
例示的と考えるべきである。

【図面の簡単な説明】

【図１】本発明の教示を組み込んだコンピュータ・シ
ステムの例示のネットワークを示す図である。

【図２】図１のＮＩＣの一実施形態を示す図である。

【図３】図２のシステムおよびＡＴＭ層コアを示す図
である。

【図４】図３の送信ブロックを示す図である。

【図５】図４のＴＸアンロード・ブロックを示す図で
ある。

【図６】図５のセルブロックを示す図である。

【図７】図５のスケジューラの状態を示す図である。

【図８】セルブロックとスケジューラがどのように協
働して例示の筋書きについて所望の結果を達成するかを
示すタイミング図である。

【符号の説明】

２０システム・バス・インタフェース２２システム／ＡＴＭ層コア２４一般入出力（ＧＩＯ）インタフェース２６ローカル・スレーブ・インタフェース２８送信（ＴＸ）ＦＩＦＯ３０受信（ＲＸ）ＦＩＦＯ３２セル・インタフェース・ブロック３４外部バッファ・メモリ・インタフェース３６クロック合成回路３８システム・バス４０ネットワークＡＴＭセル・インタフェース４２外部バッファ・メモリ４４記憶ブロック４５ＲＸバッファ・メモリ４６ＴＸバッファ・メモリ４８ホスト・コンピュータ・システム４９ホスト・メモリ５０ＴＸブロック５２ＲＸ回路５３ＴＸ回路

フロントページの続き (72)発明者ラソウル・エム・オスコイアメリカ合衆国 94539 カリフォルニア州・フレモントアンプクアコート・ 968

Claims

【特許請求の範囲】

【請求項１】（ａ）ＡＴＭセル内に選択的に組み込む
べきパケット制御データの管理、およびパケットをスト
リームするのに使用される記憶バッファに関するバッフ
ァ制御データの管理を含み、少なくとも現在のチャネル
のパケット用のＡＴＭセルの作成が、すぐ前のチャネル
のパケット・データおよびバッファ制御データの管理と
重複する、複数チャネルのパケット用の非同期転送モー
ド（ＡＴＭ）セルを作成するセル化ブロックと、（ｂ）セル化ブロックに結合され、セル化ブロックを制
御するスケジューラとを含む装置。
【請求項２】（ａ）セル化ブロックが第１のチャネル
の第１のパケット用の第１のＡＴＭセルを実質上作成し
終えたことをセル化ブロックによってスケジューラに通
知し、セル化ブロック内のバッファ制御データが第２の
チャネルの第２のパケット用の第２のＡＴＭセルの作成
用に変更されるステップと、（ｂ）第１のパケットに関連する任意の更新されたパケ
ット制御データ、および制御メモリへの書戻しを必要と
する第１のチャネルに関連する任意の更新されたバッフ
ァ制御データのコピーを保管するように、スケジューラ
によってセル化ブロックに命令するステップと、（ｃ）第２のパケットに関連するパケット制御データ、
およびスケジューラおよびセル化ブロックについて検索
すべき第２のチャネルに関連するバッファ制御データを
スケジューラによって発生させるステップと、（ｄ）第２のＡＴＭセルの作成を開始するようにスケジ
ューラによってセル化ブロックに命令し、それに応答し
て、セル化ブロックが第２のチャネルに関する検索され
たバッファ制御データを使用して第２のＡＴＭセルに関
するセル・データを検索し、セル化ブロックが第２のパ
ケットの検索されたセル・データを使用して第２のＡＴ
Ｍセルを作成するステップと、（ｅ）第２のＡＴＭセルの作成と同時に、第１のパケッ
トに関連する任意の更新されたパケット制御データ、お
よび第１のチャネルに関連する任意の更新されたバッフ
ァ制御データがあったかどうかスケジューラによって判
定し、所要の書戻しを実行するようにスケジューラによ
ってセル化ブロックに命令し、所要の書戻しをセル化ブ
ロックによって実行するステップとを含む、コンピュー
タシステムでの複数チャネルのパケット用の非同期転送
モード（ＡＴＭ）セルを作成する方法。
【請求項３】（ａ）複数のチャネルの複数のパケット
・データを記憶する、チャネルごとに１つずつ、複数の
ＦＩＦＯバッファを含む第１のメモリと、（ｂ）パケットに関連する複数のパケット制御データ、
およびチャネルのＦＩＦＯバッファに関連する複数のバ
ッファ制御データを記憶する第２のメモリと、（ｃ）第１のメモリおよび第２のメモリに結合され、パ
ケット制御データの管理、およびバッファ制御データの
管理を含み、少なくとも現在のチャネルのパケット用の
ＡＴＭセルの作成が、すぐ前のチャネルのパケット・デ
ータおよびバッファ制御データの管理と重複する、チャ
ネルのパケット用の非同期転送モード（ＡＴＭ）セルを
作成するセル化ブロックと、（ｄ）セル化ブロックに結合され、セル化ブロックを制
御するスケジューラとを含むコンピュータ・システム。