JPH09223065A - メモリ容量テスト方法およびコンピュータ・システム - Google Patents
メモリ容量テスト方法およびコンピュータ・システムInfo
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- JPH09223065A JPH09223065A JP8029726A JP2972696A JPH09223065A JP H09223065 A JPH09223065 A JP H09223065A JP 8029726 A JP8029726 A JP 8029726A JP 2972696 A JP2972696 A JP 2972696A JP H09223065 A JPH09223065 A JP H09223065A
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- G06F11/2247—Verification or detection of system hardware configuration
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 メモリがメモリ空間の１部にしか実装されて
おらず、実装されている部分のアドレスのみがデコード
されているシステムにおいても、実装されているメモリ
の容量が認識でき、しかも速くメモリの容量が認識でき
るメモリ容量テスト方法を提供することである。 【解決手段】 メモリの容量チェックは、２の累乗のア
ドレスのメモリ・チェックと０番地のメモリのチェック
を行うことで実行されている。この０番地のメモリ・チ
ェックを行うことで、アドレスの上位ビットが無視され
ることで生じるイメージ・メモリへの書き込みをチェッ
クしているのである。
おらず、実装されている部分のアドレスのみがデコード
されているシステムにおいても、実装されているメモリ
の容量が認識でき、しかも速くメモリの容量が認識でき
るメモリ容量テスト方法を提供することである。 【解決手段】 メモリの容量チェックは、２の累乗のア
ドレスのメモリ・チェックと０番地のメモリのチェック
を行うことで実行されている。この０番地のメモリ・チ
ェックを行うことで、アドレスの上位ビットが無視され
ることで生じるイメージ・メモリへの書き込みをチェッ
クしているのである。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サに対してメモリが実装されているかをテストするため
の方法に関する。
サに対してメモリが実装されているかをテストするため
の方法に関する。
【０００２】
【従来の技術】従来のメモリ・チェックは、メモリ空間
のアクセス単位ごとに順次、あるデータを書き込み、書
き込まれたデータが正常に読み込めるかを調べて行って
いる。そして、書き込み、読み出しが正常にできない部
分のアドレスには、メモリが実装されていないと判断し
ている。
のアクセス単位ごとに順次、あるデータを書き込み、書
き込まれたデータが正常に読み込めるかを調べて行って
いる。そして、書き込み、読み出しが正常にできない部
分のアドレスには、メモリが実装されていないと判断し
ている。
【０００３】しかし、このメモリ・チェックはアクセス
単位毎（たとえばバイト単位毎）に全てのメモリに対し
て書き込み／読み出しを行うので、実装されている全て
のメモリ・チェックの完了するまでに長時間かかる。
単位毎（たとえばバイト単位毎）に全てのメモリに対し
て書き込み／読み出しを行うので、実装されている全て
のメモリ・チェックの完了するまでに長時間かかる。
【０００４】また、マイコン組み込み機器等のマイコン
・システムでは、メモリ空間全てをフルデコードせず、
必要な部分のみの下位アドレスをデコードしている場合
もある。この場合、デコードされていない上位アドレス
は無視される。そのため、実装されていない部分のアド
レスをアクセスした場合、上位のアドレスは無視し、下
位アドレスのみにより実装されているメモリ部分にアク
セスされることになる。この場合は、上記の方法では、
実装されているメモリの容量を認識できない。このこと
を、図４を用いて説明する。
・システムでは、メモリ空間全てをフルデコードせず、
必要な部分のみの下位アドレスをデコードしている場合
もある。この場合、デコードされていない上位アドレス
は無視される。そのため、実装されていない部分のアド
レスをアクセスした場合、上位のアドレスは無視し、下
位アドレスのみにより実装されているメモリ部分にアク
セスされることになる。この場合は、上記の方法では、
実装されているメモリの容量を認識できない。このこと
を、図４を用いて説明する。
【０００５】図４において、アドレスが２０ビットを用
いて表されており、また、１０２４ビット分のメモリが
実装されている場合を示している。１０２４バイトのメ
モリは１０ビットで表すことができるので、このシステ
ムでは、２０ビットのアドレスのうち、下位１０ビット
のみをデコードしてメモリにアクセスしており、上位１
０ビットは無視される。このため、たとえば、１１ビッ
ト目が１で他のアドレス・ビットが０のアドレスにアク
セスしても、その１１ビット目の１は無視され、実装さ
れている全て０のアドレスにアクセスされる。このよう
に、実装されている１０２４ビットのメモリが、上位１
０ビットが有意のアドレス部分からも、下位１０ビット
のアドレスを用いてアクセスされることになる。これを
図４においては、イメージ・メモリとして表している。
いて表されており、また、１０２４ビット分のメモリが
実装されている場合を示している。１０２４バイトのメ
モリは１０ビットで表すことができるので、このシステ
ムでは、２０ビットのアドレスのうち、下位１０ビット
のみをデコードしてメモリにアクセスしており、上位１
０ビットは無視される。このため、たとえば、１１ビッ
ト目が１で他のアドレス・ビットが０のアドレスにアク
セスしても、その１１ビット目の１は無視され、実装さ
れている全て０のアドレスにアクセスされる。このよう
に、実装されている１０２４ビットのメモリが、上位１
０ビットが有意のアドレス部分からも、下位１０ビット
のアドレスを用いてアクセスされることになる。これを
図４においては、イメージ・メモリとして表している。
【０００６】このようなシステムにおいては、上記のメ
モリ空間のアクセス単位ごとに順次、あるデータを書き
込み、書き込まれたデータが正常に読み込めるかを調べ
る方法によるメモリ・チェックでは、メモリ空間の１部
分に実装されているメモリを繰り返しチェックすること
になる。そして、実際にはメモリがない部分のアドレス
に対して書き込み、読み出しを行うと、実装されている
メモリに対して書き込み、読み出しが行われるので、実
装されているメモリの容量は認識できない。
モリ空間のアクセス単位ごとに順次、あるデータを書き
込み、書き込まれたデータが正常に読み込めるかを調べ
る方法によるメモリ・チェックでは、メモリ空間の１部
分に実装されているメモリを繰り返しチェックすること
になる。そして、実際にはメモリがない部分のアドレス
に対して書き込み、読み出しを行うと、実装されている
メモリに対して書き込み、読み出しが行われるので、実
装されているメモリの容量は認識できない。
【０００７】
【発明が解決しようとする課題】本発明の目的は、メモ
リがメモリ空間の１部にしか実装されておらず、実装さ
れている部分のアドレスのみがデコードされているシス
テムにおいても、実装されているメモリの容量が認識で
き、しかも速くメモリの容量が認識できるメモリ容量テ
スト方法を提供することである。
リがメモリ空間の１部にしか実装されておらず、実装さ
れている部分のアドレスのみがデコードされているシス
テムにおいても、実装されているメモリの容量が認識で
き、しかも速くメモリの容量が認識できるメモリ容量テ
スト方法を提供することである。
【０００８】
【課題を解決するための手段】上記発明の目的を達成す
るために、請求項１記載の発明は、メモリの実装部分の
みのアドレスがデコードされているメモリ・システムに
おけるメモリ容量テスト方法において、チェック・アド
レスを順次設定し、チェック・アドレスのメモリに第１
のデータを書き込み、次に、実装部分の先頭アドレスに
第２のデータを書き込み、チェック・アドレスからデー
タを読み出して、そのデータがチェック・アドレスに書
き込んだ第１のデータであるか調べ、第１のデータでは
ない場合は、そのチェック・アドレスにはメモリが実装
されていないとすることを特徴とする。
るために、請求項１記載の発明は、メモリの実装部分の
みのアドレスがデコードされているメモリ・システムに
おけるメモリ容量テスト方法において、チェック・アド
レスを順次設定し、チェック・アドレスのメモリに第１
のデータを書き込み、次に、実装部分の先頭アドレスに
第２のデータを書き込み、チェック・アドレスからデー
タを読み出して、そのデータがチェック・アドレスに書
き込んだ第１のデータであるか調べ、第１のデータでは
ない場合は、そのチェック・アドレスにはメモリが実装
されていないとすることを特徴とする。
【０００９】請求項２記載の発明は、メモリ・システム
におけるメモリ容量テスト方法において、チェック・ア
ドレスを順次設定し、チェック・アドレスのメモリに第
１のデータを書き込み、次に、実装部分の先頭アドレス
に第２のデータを書き込み、チェック・アドレスからデ
ータを読み出して、そのデータがチェック・アドレスに
書き込んだ第１のデータであるか、第２のデータである
かを調べ、第１のデータではない場合は、そのチェック
・アドレスにはメモリが実装されていないとし、第２の
データでもないときは、そのアドレスはデコードされて
いるが実装されていないとし、第１のデータである場合
は、そのチェック・アドレスにはメモリが実装されてい
るとすることを特徴とする。
におけるメモリ容量テスト方法において、チェック・ア
ドレスを順次設定し、チェック・アドレスのメモリに第
１のデータを書き込み、次に、実装部分の先頭アドレス
に第２のデータを書き込み、チェック・アドレスからデ
ータを読み出して、そのデータがチェック・アドレスに
書き込んだ第１のデータであるか、第２のデータである
かを調べ、第１のデータではない場合は、そのチェック
・アドレスにはメモリが実装されていないとし、第２の
データでもないときは、そのアドレスはデコードされて
いるが実装されていないとし、第１のデータである場合
は、そのチェック・アドレスにはメモリが実装されてい
るとすることを特徴とする。
【００１０】請求項３に記載の発明は、上記のメモリ容
量テスト方法において、実装部分先頭のアドレスのメモ
リに、データを書き込み、それが正しく読み出されない
ときは、メモリが実装されていないとすることを特徴と
する。
量テスト方法において、実装部分先頭のアドレスのメモ
リに、データを書き込み、それが正しく読み出されない
ときは、メモリが実装されていないとすることを特徴と
する。
【００１１】請求項４記載の発明は、上記のメモリ容量
テスト方法において、順次設定されているチェック・ア
ドレスを２の累乗のアドレスとすることを特徴とする。
テスト方法において、順次設定されているチェック・ア
ドレスを２の累乗のアドレスとすることを特徴とする。
【００１２】請求項５記載の発明は、上記のメモリ容量
テスト方法をプログラムとして組み込んだコンピュータ
・システムである。
テスト方法をプログラムとして組み込んだコンピュータ
・システムである。
【００１３】本発明の構成により、メモリ（ＲＡＭ）が
実装されている部分のアドレスが有効にデコードされて
いるようなシステムにおいても、実装されていているメ
モリ（ＲＡＭ）の容量を認識することができる。
実装されている部分のアドレスが有効にデコードされて
いるようなシステムにおいても、実装されていているメ
モリ（ＲＡＭ）の容量を認識することができる。
【００１４】また、２の累乗のアドレスのみをチェック
しているので、容量を多く実装しても速くチェックが終
了する。また、チェック・アドレスの発生もシフトでで
きるので簡単で速い。
しているので、容量を多く実装しても速くチェックが終
了する。また、チェック・アドレスの発生もシフトでで
きるので簡単で速い。
【００１５】
【発明の実施の形態】図面を参照して、本発明の実施形
態を説明する。
態を説明する。
【００１６】図１は、本発明が適用されるマイコン・シ
ステムの構成を示している。図１において、１はＣＰＵ
で、マイクロプロセッサ等で構成されている。２はアド
レス・バス、３はデータ・バスで、それぞれ２０ビッ
ト、８ビットの構成である。４はＲＯＭ（読み出し専用
メモリ）、５はＲＡＭ（ランダム・アクセス・メモリ）
で、アドレス・バス２およびデータ・バス３に接続され
ている。ＲＯＭ４には、このシステムのプログラム等が
格納されている。また、ＲＡＭはシステムの動作中にデ
ータ等を格納するために用いられる。このＲＡＭの容量
はこのマイコン・システムがどのような機器に対して用
いられるのかにより定められるものであり、可変であ
る。また、７，８はＲＡＭで構成されたメモリ・カード
で、メモリ・カード７は、Ｉ／Ｏインターフェース６を
介してバスに接続されている。メモリ・カード８は、直
接バスに接続されている。
ステムの構成を示している。図１において、１はＣＰＵ
で、マイクロプロセッサ等で構成されている。２はアド
レス・バス、３はデータ・バスで、それぞれ２０ビッ
ト、８ビットの構成である。４はＲＯＭ（読み出し専用
メモリ）、５はＲＡＭ（ランダム・アクセス・メモリ）
で、アドレス・バス２およびデータ・バス３に接続され
ている。ＲＯＭ４には、このシステムのプログラム等が
格納されている。また、ＲＡＭはシステムの動作中にデ
ータ等を格納するために用いられる。このＲＡＭの容量
はこのマイコン・システムがどのような機器に対して用
いられるのかにより定められるものであり、可変であ
る。また、７，８はＲＡＭで構成されたメモリ・カード
で、メモリ・カード７は、Ｉ／Ｏインターフェース６を
介してバスに接続されている。メモリ・カード８は、直
接バスに接続されている。
【００１７】さて、このようなシステムにおいて、上記
のように、ＲＡＭの容量は可変とされている。そして、
このシステムでは、ＲＡＭの容量にあわせて、そのＲＡ
Ｍへのアクセスに必要な分のアドレス下位ビットのみを
デコードしている。また、このこのようにアドレスを使
用しているシステムでは、ＲＡＭの容量は、２の累乗で
表すことができる。
のように、ＲＡＭの容量は可変とされている。そして、
このシステムでは、ＲＡＭの容量にあわせて、そのＲＡ
Ｍへのアクセスに必要な分のアドレス下位ビットのみを
デコードしている。また、このこのようにアドレスを使
用しているシステムでは、ＲＡＭの容量は、２の累乗で
表すことができる。
【００１８】図２は、本発明のメモリの実装状態および
実装テストを説明するための図である。図２において、
ＲＡＭはたとえば１６バイト（２の４乗（２4 ））分が
実装されていることを示している。このとき、アドレス
は、下位４ビット分がメモリ・チップに直接接続されて
おり、他の上位１６ビットは用いられていない。
実装テストを説明するための図である。図２において、
ＲＡＭはたとえば１６バイト（２の４乗（２4 ））分が
実装されていることを示している。このとき、アドレス
は、下位４ビット分がメモリ・チップに直接接続されて
おり、他の上位１６ビットは用いられていない。
【００１９】本実施形態では、上記のように、メモリ
（ＲＡＭ）は２の累乗で表される容量分実装されている
ので、チェックするメモリのアドレスは、２の累乗毎に
行えば、実装しているメモリの容量が判明する。図２で
は、星印でチェックすべきアドレスを示している。
（ＲＡＭ）は２の累乗で表される容量分実装されている
ので、チェックするメモリのアドレスは、２の累乗毎に
行えば、実装しているメモリの容量が判明する。図２で
は、星印でチェックすべきアドレスを示している。
【００２０】このように実装されているメモリに対し
て、図３のフローチャートに示されているメモリ実装テ
スト方法を適用する。
て、図３のフローチャートに示されているメモリ実装テ
スト方法を適用する。
【００２１】図３において、まず、メモリ容量値をイニ
シャライズする（Ｓ３０１）。このときセットされる値
は１６進表記でＦＦである。次にチェック・アドレスを
イニシャライズする（Ｓ３０２）。この場合、最初のア
ドレスとして１６進表記で００００１をセットする。
シャライズする（Ｓ３０１）。このときセットされる値
は１６進表記でＦＦである。次にチェック・アドレスを
イニシャライズする（Ｓ３０２）。この場合、最初のア
ドレスとして１６進表記で００００１をセットする。
【００２２】そして、アドレス０をチェックする（Ｓ３
０３，Ｓ３０４）。このために、まず、アドレス・ビッ
トをオール０として、そのアドレス（０番地）に対応す
るメモリの値をレジスタにセーブする（Ｓ３０３）。そ
して、そのアドレスに対してデータ（たとえば１６進表
記で５Ａ）を書き込んで、正しく読み出すことができる
かをチェックする（Ｓ３０４）。このとき、正しく読み
出すことができなかった場合、メモリ容量値は１６進表
記でＦＦとして、特定のレジスタにセットされる（Ｓ３
１６）。このＦＦの値は、外部メモリ無しを意味する。
０３，Ｓ３０４）。このために、まず、アドレス・ビッ
トをオール０として、そのアドレス（０番地）に対応す
るメモリの値をレジスタにセーブする（Ｓ３０３）。そ
して、そのアドレスに対してデータ（たとえば１６進表
記で５Ａ）を書き込んで、正しく読み出すことができる
かをチェックする（Ｓ３０４）。このとき、正しく読み
出すことができなかった場合、メモリ容量値は１６進表
記でＦＦとして、特定のレジスタにセットされる（Ｓ３
１６）。このＦＦの値は、外部メモリ無しを意味する。
【００２３】さて、０番地の値が正しく読み出された場
合は、外部メモリが実装されているので、その容量のチ
ェックを行う（Ｓ３０５〜Ｓ３１２）。この容量チェッ
クは、図２において、星印のアドレスのチェックと０番
地のメモリのチェックを行うことで実行されている。こ
の０番地のチェックを行うことで、図４で説明したイメ
ージ・メモリへの書き込みをチェックしているのであ
る。これを図２も参照して詳しく説明する。
合は、外部メモリが実装されているので、その容量のチ
ェックを行う（Ｓ３０５〜Ｓ３１２）。この容量チェッ
クは、図２において、星印のアドレスのチェックと０番
地のメモリのチェックを行うことで実行されている。こ
の０番地のチェックを行うことで、図４で説明したイメ
ージ・メモリへの書き込みをチェックしているのであ
る。これを図２も参照して詳しく説明する。
【００２４】まず、チェック・アドレス（今は、イニシ
ャライズされた００００１）に対するメモリのデータを
セーブする（Ｓ３０５）。そして、そのチェック・アド
レスのメモリにたとえば５Ａを書き込む（Ｓ３０６）。
次に０番地のメモリにチェック・アドレスに書き込んだ
データとは異なるデータ（たとえばＡ５）を書き込む
（Ｓ３０７）。そして、チェック・アドレスに対するメ
モリの値を読み出す（Ｓ３０８）。このときは実装され
ているメモリから５Ａが読み出される。セーブしていた
チェック・アドレスに対応するメモリの値を、再びその
アドレスのメモリに書き込む（Ｓ３０９）。そして、メ
モリの容量値をインクリメント（１を加算）する（Ｓ３
１０）。この場合、容量値は、イニシャライズにおいて
ＦＦであったので、インクリメントすることにより１６
進表記で００となる。そして、チェック・アドレスから
読み出した値が５Ａであるかチェックする（Ｓ３１
１）。この場合は、メモリから５Ａが読み出されている
ので、チェック・アドレスを更新する（Ｓ３１２）。こ
の更新は、チェック・アドレスを左シフトすることによ
り行われる。そして、チェック・アドレスは、１６進表
記で００００２となる。
ャライズされた００００１）に対するメモリのデータを
セーブする（Ｓ３０５）。そして、そのチェック・アド
レスのメモリにたとえば５Ａを書き込む（Ｓ３０６）。
次に０番地のメモリにチェック・アドレスに書き込んだ
データとは異なるデータ（たとえばＡ５）を書き込む
（Ｓ３０７）。そして、チェック・アドレスに対するメ
モリの値を読み出す（Ｓ３０８）。このときは実装され
ているメモリから５Ａが読み出される。セーブしていた
チェック・アドレスに対応するメモリの値を、再びその
アドレスのメモリに書き込む（Ｓ３０９）。そして、メ
モリの容量値をインクリメント（１を加算）する（Ｓ３
１０）。この場合、容量値は、イニシャライズにおいて
ＦＦであったので、インクリメントすることにより１６
進表記で００となる。そして、チェック・アドレスから
読み出した値が５Ａであるかチェックする（Ｓ３１
１）。この場合は、メモリから５Ａが読み出されている
ので、チェック・アドレスを更新する（Ｓ３１２）。こ
の更新は、チェック・アドレスを左シフトすることによ
り行われる。そして、チェック・アドレスは、１６進表
記で００００２となる。
【００２５】この動作を順次繰り返すことで、容量のチ
ェックを進める。そして、４回チェックを行い、５回目
にＳ３０５に戻ると、チェック・アドレスは１６進表記
で０００１０（１６番地）となり、容量としては３が設
定されている。
ェックを進める。そして、４回チェックを行い、５回目
にＳ３０５に戻ると、チェック・アドレスは１６進表記
で０００１０（１６番地）となり、容量としては３が設
定されている。
【００２６】この状態で、また上記の動作を行う。チェ
ック・アドレス（１６進表記で０００１０）に対するメ
モリのデータをセーブする（Ｓ３０５）。そして、その
チェック・アドレスのメモリに５Ａを書き込む（Ｓ３０
６）。次に０番地のメモリにチェック・アドレスに書き
込んだデータとは異なるＡ５を書き込む（Ｓ３０７）。
そして、チェック・アドレスに対するメモリの値を読み
出す（Ｓ３０８）。このとき、この番地にはメモリが実
装されていないので、０番地に書き込んだＡ５が読み出
される。セーブしていたチェック・アドレスに対応する
メモリの値を、再びそのアドレスのメモリに書き込む
（Ｓ３０９）。そして、メモリの容量値をインクリメン
ト（１を加算）する（Ｓ３１０）。この場合、容量値は
３であったので、インクリメントすることにより１６進
表記で０４となる。そして、チェック・アドレスから読
み出した値が５Ａであるかチェックする（Ｓ３１１）。
読み出された値はＡ５であるので、Ｓ３１１ではＮＯと
なる。
ック・アドレス（１６進表記で０００１０）に対するメ
モリのデータをセーブする（Ｓ３０５）。そして、その
チェック・アドレスのメモリに５Ａを書き込む（Ｓ３０
６）。次に０番地のメモリにチェック・アドレスに書き
込んだデータとは異なるＡ５を書き込む（Ｓ３０７）。
そして、チェック・アドレスに対するメモリの値を読み
出す（Ｓ３０８）。このとき、この番地にはメモリが実
装されていないので、０番地に書き込んだＡ５が読み出
される。セーブしていたチェック・アドレスに対応する
メモリの値を、再びそのアドレスのメモリに書き込む
（Ｓ３０９）。そして、メモリの容量値をインクリメン
ト（１を加算）する（Ｓ３１０）。この場合、容量値は
３であったので、インクリメントすることにより１６進
表記で０４となる。そして、チェック・アドレスから読
み出した値が５Ａであるかチェックする（Ｓ３１１）。
読み出された値はＡ５であるので、Ｓ３１１ではＮＯと
なる。
【００２７】さて、Ｓ３１３とＳ３１４の処理は、図２
で説明したアドレス上位ビットを無視する場合は必要が
ないので、この場合はないものとして説明する。このＳ
３１３とＳ３１４の処理については、後で説明する。Ｓ
３１１を抜けたときのメモリ容量の値は０４となってお
り、０番地のデータを戻した後（Ｓ３１５）、この値は
Ｓ３１６で特定レジスタにセットされる。
で説明したアドレス上位ビットを無視する場合は必要が
ないので、この場合はないものとして説明する。このＳ
３１３とＳ３１４の処理については、後で説明する。Ｓ
３１１を抜けたときのメモリ容量の値は０４となってお
り、０番地のデータを戻した後（Ｓ３１５）、この値は
Ｓ３１６で特定レジスタにセットされる。
【００２８】このように、１６番地以上のアドレスに
は、ＲＡＭは実装されておらず、アドレスの上位ビット
が無視されていることにより、１６番地と０番地とはお
なじメモリを指すことになる。このため、１６番地のメ
モリを読み出すと後で０番地のメモリに書き込んだデー
タが読み出されている。
は、ＲＡＭは実装されておらず、アドレスの上位ビット
が無視されていることにより、１６番地と０番地とはお
なじメモリを指すことになる。このため、１６番地のメ
モリを読み出すと後で０番地のメモリに書き込んだデー
タが読み出されている。
【００２９】先にないものとしたＳ３１３およびＳ３１
４の処理について説明する。この処理が必要となるの
は、アドレスは上位ビットまでデコードされているが、
ＲＡＭがその部分に実装されていない場合に、そのこと
を検出する必要がある場合である。この場合は、アドレ
スの上位ビットは無視されていないので、０番地と他の
番地が同じメモリを指すことはない。
４の処理について説明する。この処理が必要となるの
は、アドレスは上位ビットまでデコードされているが、
ＲＡＭがその部分に実装されていない場合に、そのこと
を検出する必要がある場合である。この場合は、アドレ
スの上位ビットは無視されていないので、０番地と他の
番地が同じメモリを指すことはない。
【００３０】この場合の処理において、実装されていな
い番地に書き込まれたデータは正しく読み出すことはで
きないので、Ｓ３１１においては、実装されていない部
分になれば、Ｓ３１１は、ＮＯとなる。次に、Ｓ３１３
において、チェック・アドレスのデータは、０番地に書
き込まれたＡ５ではないのでＮＯとなり、Ｓ３１４で、
アドレスはデコードされているが、そのアドレスには実
装されていないことを示すたとえばメモリ容量値の最上
位ビット（ＭＳＢ）をセットする（３１４）。この場合
も、必要に応じて実装されているメモリの容量は調べる
ことができる。
い番地に書き込まれたデータは正しく読み出すことはで
きないので、Ｓ３１１においては、実装されていない部
分になれば、Ｓ３１１は、ＮＯとなる。次に、Ｓ３１３
において、チェック・アドレスのデータは、０番地に書
き込まれたＡ５ではないのでＮＯとなり、Ｓ３１４で、
アドレスはデコードされているが、そのアドレスには実
装されていないことを示すたとえばメモリ容量値の最上
位ビット（ＭＳＢ）をセットする（３１４）。この場合
も、必要に応じて実装されているメモリの容量は調べる
ことができる。
【００３１】このように、本発明では、メモリの実装さ
れている容量を、上位アドレスが無視されているような
システムにおいても調べることができる。
れている容量を、上位アドレスが無視されているような
システムにおいても調べることができる。
【００３２】また、上記の実装テスト方法は、図１のメ
モリ・カード７および８の容量を調べることに対しても
適用することができる。
モリ・カード７および８の容量を調べることに対しても
適用することができる。
【００３３】この場合、メモリ・カードのバスに対する
接続方法は、２通り考えられる。その１つは、図１のメ
モリ・カード７がＩ／Ｏインターフェース６を介して間
接的に接続されている場合である。他方は、メモリ・カ
ード８が直接バスに接続されている場合である。
接続方法は、２通り考えられる。その１つは、図１のメ
モリ・カード７がＩ／Ｏインターフェース６を介して間
接的に接続されている場合である。他方は、メモリ・カ
ード８が直接バスに接続されている場合である。
【００３４】上記のＩ／Ｏインターフェース６を介して
接続されている場合は、メモリ・カード７のアドレスも
Ｉ／Ｏインターフェース６内のレジスタに設定してアク
セスすることになり、ＣＰＵ１のメモリ空間とは無関係
となる。この場合は、メモリ・カード内のアドレスは０
番地から始まるので、上記図３の方法でメモリ・カード
のメモリ容量も認識できる。
接続されている場合は、メモリ・カード７のアドレスも
Ｉ／Ｏインターフェース６内のレジスタに設定してアク
セスすることになり、ＣＰＵ１のメモリ空間とは無関係
となる。この場合は、メモリ・カード内のアドレスは０
番地から始まるので、上記図３の方法でメモリ・カード
のメモリ容量も認識できる。
【００３５】また、バスに直接接続されているメモリ・
カードの場合は、ＣＰＵ１のメモリ空間内に、メモリ・
カードのメモリも組み込まれることになる。この場合
は、このシステムで、メモリ・カードに割り当てられて
いるメモリ空間内のアドレス部分の最初のアドレスを図
３における０番地として、上記方法を適用することによ
り、メモリ・カードの容量を認識することができる。
カードの場合は、ＣＰＵ１のメモリ空間内に、メモリ・
カードのメモリも組み込まれることになる。この場合
は、このシステムで、メモリ・カードに割り当てられて
いるメモリ空間内のアドレス部分の最初のアドレスを図
３における０番地として、上記方法を適用することによ
り、メモリ・カードの容量を認識することができる。
【００３６】
【発明の効果】上記に述べたように、本発明の構成によ
り、メモリ（ＲＡＭ）が実装されている部分のアドレス
が有効にデコードされているようなシステムにおいて
も、実装されていているメモリ（ＲＡＭ）の容量を認識
することができる。
り、メモリ（ＲＡＭ）が実装されている部分のアドレス
が有効にデコードされているようなシステムにおいて
も、実装されていているメモリ（ＲＡＭ）の容量を認識
することができる。
【００３７】また、２の累乗のアドレスのみをチェック
しているので、容量を多く実装しても速くチェックが終
了する。また、チェック・アドレスの発生もシフトでで
きるので簡単で速い。
しているので、容量を多く実装しても速くチェックが終
了する。また、チェック・アドレスの発生もシフトでで
きるので簡単で速い。
【図１】本発明が適用されるマイコン・システムの構成
を示す図である。
を示す図である。
【図２】本発明のメモリの実装状態および実装テストを
説明するための図である。
説明するための図である。
【図３】本発明のメモリ実装テスト方法を示すフローチ
ャートである。
ャートである。
【図４】メモリ空間の１部にメモリが実装された場合の
メモリ・アクセスを説明する図である。
メモリ・アクセスを説明する図である。
１ ＣＰＵ ２ アドレス・バス ３ データ・バス ４ ＲＯＭ ５ ＲＡＭ ６ Ｉ／Ｏインターフェース ７，８ メモリ・カード
Claims (5)
- 【請求項１】 メモリの実装部分のみのアドレスがデコ
ードされているメモリ・システムにおけるメモリ容量テ
スト方法において、 チェック・アドレスを順次設定し、 チェック・アドレスのメモリに第１のデータを書き込
み、 次に、実装部分の先頭アドレスに第２のデータを書き込
み、 チェック・アドレスからデータを読み出して、そのデー
タがチェック・アドレスに書き込んだ第１のデータであ
るか調べ、 第１のデータではない場合は、そのチェック・アドレス
にはメモリが実装されていないとすることを特徴とする
メモリ容量テスト方法。 - 【請求項２】 メモリ・システムにおけるメモリ容量テ
スト方法において、 チェック・アドレスを順次設定し、 チェック・アドレスのメモリに第１のデータを書き込
み、 次に、実装部分の先頭アドレスに第２のデータを書き込
み、 チェック・アドレスからデータを読み出して、そのデー
タがチェック・アドレスに書き込んだ第１のデータであ
るか、第２のデータであるかを調べ、 第１のデータではない場合は、そのチェック・アドレス
にはメモリが実装されていないとし、第２のデータでも
ないときは、そのアドレスはデコードされているが実装
されていないとし、 第１のデータである場合は、そのチェック・アドレスに
はメモリが実装されているとすることを特徴とするメモ
リ容量テスト方法。 - 【請求項３】 請求項１または２に記載のメモリ容量テ
スト方法において、実装部分先頭のアドレスのメモリ
に、データを書き込み、それが正しく読み出されないと
きは、メモリが実装されていないとすることを特徴とす
るメモリ容量テスト方法。 - 【請求項４】 請求項１ないし３いずれか記載のメモリ
容量テスト方法において、順次設定されているチェック
・アドレスを２の累乗のアドレスとすることを特徴とす
るメモリ容量テスト方法。 - 【請求項５】 請求項１ないし４のいずれか記載のメモ
リ容量テスト方法をプログラムとして組み込んだコンピ
ュータ・システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8029726A JPH09223065A (ja) | 1996-02-16 | 1996-02-16 | メモリ容量テスト方法およびコンピュータ・システム |
| US08/801,919 US5854795A (en) | 1996-02-16 | 1997-02-14 | Memory capacity test method and computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8029726A JPH09223065A (ja) | 1996-02-16 | 1996-02-16 | メモリ容量テスト方法およびコンピュータ・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09223065A true JPH09223065A (ja) | 1997-08-26 |
Family
ID=12284117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8029726A Pending JPH09223065A (ja) | 1996-02-16 | 1996-02-16 | メモリ容量テスト方法およびコンピュータ・システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5854795A (ja) |
| JP (1) | JPH09223065A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959914A (en) * | 1998-03-27 | 1999-09-28 | Lsi Logic Corporation | Memory controller with error correction memory test application |
| US6223271B1 (en) * | 1998-07-15 | 2001-04-24 | Compaq Computer Corp. | System and method for detecting system memory size using ROM based paging tables |
| US10248530B2 (en) | 2015-07-09 | 2019-04-02 | Comcast Cable Communications, Llc | Methods and systems for determining capacity |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4479214A (en) * | 1982-06-16 | 1984-10-23 | International Business Machines Corporation | System for updating error map of fault tolerant memory |
| US4535455A (en) * | 1983-03-11 | 1985-08-13 | At&T Bell Laboratories | Correction and monitoring of transient errors in a memory system |
| US4943910A (en) * | 1987-04-14 | 1990-07-24 | Kabushiki Kaisha Toshiba | Memory system compatible with a conventional expanded memory |
| JPH0770240B2 (ja) * | 1990-12-27 | 1995-07-31 | 株式会社東芝 | 半導体集積回路 |
-
1996
- 1996-02-16 JP JP8029726A patent/JPH09223065A/ja active Pending
-
1997
- 1997-02-14 US US08/801,919 patent/US5854795A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5854795A (en) | 1998-12-29 |
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