JPH09223740A

JPH09223740A - 層間絶縁膜の平坦化方法

Info

Publication number: JPH09223740A
Application number: JP8052599A
Authority: JP
Inventors: Yuji Komatsu; 裕司小松; Motoaki Nakamura; 元昭中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-02-16
Filing date: 1996-02-16
Publication date: 1997-08-26

Abstract

(57)【要約】【課題】２層ストッパによるＣＭＰ法を用いた層間絶
縁膜の平坦化プロセスにおける急峻な段差をなくし、配
線形成の信頼性を十分に確保することができる層間絶縁
膜の平坦化方法を提供する。【解決手段】ＳＯＩ層１５−１，１５−２上に形成さ
れたゲート電極１３−１〜１３−３の段差パターンを覆
うようにして研磨速度の遅いＮＳＧ膜２１を形成した
後、この上に、研磨速度の速いＢＰＳＧ膜２２を形成
し、さらにその上に研磨速度の遅いＮＳＧ膜２３を形成
する。このとき密集パターン領域１２におけるＮＳＧ膜
２１の最高位面がＮＳＧ膜２３の最低位面とほぼ同一の
高さになるようにＮＳＧ膜２１，ＢＰＳＧ膜２２および
ＮＳＧ膜２３の膜厚を設定する。次に、ＣＭＰ研磨によ
り全体を平坦化する。これによりＣＭＰ工程後において
密集パターン領域１２に急峻な段差が残存することがな
くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、下地の段差パター
ン上に形成した層間絶縁膜を平坦化する方法に係り、特
に、所謂２層ストッパによるＣＭＰ（Chemical and Mec
hanical Polishing : 化学的機械研磨）法を用いた層間
絶縁膜の平坦化方法に関する。

【０００２】

【従来の技術】半導体装置の微細化および高集積化に伴
い、益々ＬＳＩ（Large Scale Integrated circuit) チ
ップ製造工程での加工技術に対する要求も厳しくなって
いる。特に、近年では、リソグラフィ工程によるパター
ンの形成やドライエッチングによるパターン加工におい
て、集積度の向上と共に、限界に近い領域でのより一層
のマージン向上が求められている。

【０００３】その一方、デバイスの高集積化が進むと、
配線層数が増大し、これに伴ってデバイスの段差も増大
してくる。そのため、リソグラフィ工程におけるＤＯＦ
（焦点深度）マージンの低下や、ドライエッチング工程
における段差部分のステップカバレージ（段差被覆性）
の悪化によって生ずる金属層のストリンガー状の残渣等
の問題が顕在化してくる。

【０００４】このうち、前者の問題（リソグラフィ工程
におけるＤＯＦマージンの低下の問題）は、デバイス表
面の段差が大きくなると、これらの段差を含む全体にレ
ジストマスクを塗布形成してステッパ露光装置によって
露光を行う場合に、ステッパ装置の光学系の焦点の合う
範囲が狭い範囲に限られてしまって鮮明な露光パターン
が得られないというものである。

【０００５】また、後者の問題（ストリンガー状の金属
層残渣の問題）は、次のようなものである。例えば図９
に示したように、層間絶縁膜あるいはシリコン基板等の
下層１００の上に形成された金属配線またはゲート電極
等のパターン１０１を覆うようにして絶縁膜１０２を形
成した場合において、パターン１０１の段差部分におけ
る絶縁膜１０２の膜厚をＡ、段差から離れた部分での絶
縁膜１０２の膜厚をＢとすると、ステップカバレージは
膜厚Ａの膜厚Ｂに対する比Ａ／Ｂとして表される。この
値は“１”であるのが望ましいが、配線パターンの段差
が大きくなると、この値も低下してしまう。このような
状態において、コンタクト孔を埋めるためのＢｌｋ−Ｗ
（ブランケット−タングステン）層等を形成してエッチ
ングを行うと、パターン１０１の段差部分１０３〜１０
５（特に、密集したパターン間スペース１０４）にＢｌ
ｋ−Ｗ層のストリンガー状の残渣が残ってしまう。この
ため、このストリンガー状の金属層残渣の存在により、
その後に形成される金属配線パターン同士がショートし
てしまう。

【０００６】このような問題に関し、近年、層間絶縁膜
や配線の平坦化プロセスが盛んに研究され、改善策が提
案されている。特に、グローバルな平坦化形状を達成す
ることによってリソグラフィ工程におけるＤＯＦマージ
ンの向上を図るべく、ＣＭＰ法を用いた層間絶縁膜の平
坦化技術が脚光を浴びている。この技術によって層間絶
縁膜が完全に平坦化されれば、単にＤＯＦマージンの向
上を図ることができるだけでなく、ドライエッチングに
おいて必要なオーバエッチ量が少なくて済み、また、上
記したような金属成膜時におけるステップカバレージの
低下に起因する配線の信頼性低下の問題も回避すること
ができる。

【０００７】このようなＣＭＰ平坦化技術として、例え
ば本出願人による出願明細書（特願平０６−２８７３４
１号）に記載したように、いわゆる２層ストッパによる
ＣＭＰ平坦化法がある。この方法は、例えばＢＰＳＧ
（ボロン・リン・シリケート・ガラス）等の研磨速度の
速い膜をＮＳＧ（ノン・ドープト・ガラス）等の研磨速
度の遅い膜で挟み込んだサンドイッチ構造の層間絶縁膜
を全面に形成したのちＣＭＰ研磨を行うことによってゲ
ート電極等の段差を除去するものであり、２種類のシリ
コン酸化膜の研磨速度の違いを利用することにより、研
磨速度の面内分布を吸収したり、研磨の終点検出のマー
ジンを大きくすることが可能である。この技術によれ
ば、ウェハ径が大きくなるにつれて研磨に起因して生ず
る不均一性部分を本質的に回避することができるため、
今後益々重要な技術になることが予想される。

【０００８】以下、図１０および図１１を参照して、上
記の２層ストッパによるＣＭＰ平坦化法について説明す
る。

【０００９】図１０に示したように、このＣＭＰ平坦化
技術の対象となる半導体装置は、ゲート電極のパターン
が密集していない孤立パターン領域２１１と、ゲート電
極のパターンが密集した密集パターン領域２１２とを含
んでいるとする。この半導体装置の基体は、シリコン酸
化層等の絶縁層基板２１４の表面近傍に単結晶シリコン
であるＳＯＩ(Silicon-On-Insulator)層２１５−１，２
１５−２を形成して構成したものである。このうち孤立
パターン領域２１１のＳＯＩ層２１５−１上には、シリ
コン酸化膜からなるゲート絶縁膜２２０を介して単独の
ゲート電極２１３−１が形成され、密集パターン領域２
１２のＳＯＩ層２１５−２上には、ゲート絶縁膜２２０
を介し小間隔をもって配置された２つのゲート電極２１
３−２，２１３−３が形成されている。これらのゲート
電極２１３−１〜２１３−３は、下層側の多結晶シリコ
ン層２１６と上層側のタングステンシリコン（ＷＳｉ）
等のシリサイド層２１７によって構成され、その上には
シリコン酸化膜等の絶縁膜からなるオフセット層２１８
が形成され、また、両側面にはシリコン酸化膜等の絶縁
膜からなるサイドウォール２１９が形成されている。そ
して、図示しないが、ＳＯＩ２１５−１，２１５−２の
各表面近傍の浅い領域には、各ゲート電極２１３−１〜
２１３−３のサイドウォール２１９と自己整合的に不純
物拡散領域が選択的に形成され、ソース・ドレイン領域
を構成している。

【００１０】このようなゲート電極パターンをもった基
板に対し、まず、基板全体を覆うようにして、第１の絶
縁膜として不純物を含まないＮＳＧ膜２２１を形成し、
その上に第２の絶縁膜としてのＢＰＳＧ膜２２２を形成
し、さらにその上に第３の絶縁膜としてのＮＳＧ膜２２
３を形成する。これらのうち、ＢＰＳＧ膜２２２は、Ｎ
ＳＧ膜２２１，２２３に比べて容易に研磨される（研磨
速度が速い）という性質を有する。通常の生産ラインに
おいては、スループットの向上の観点から、これらの絶
縁膜は常圧ＣＶＤ法によって形成される。

【００１１】ここで、孤立パターン領域２１１における
第１の絶縁膜（ＮＳＧ膜２２１）の最高位面を第１スト
ッパ面、孤立パターン領域２１１におけるゲート電極２
１３−１以外の部分に形成された最上の絶縁膜（ＮＳＧ
膜２２３）の最低位面を第２ストッパ面と呼ぶことにす
ると、ＮＳＧ膜２２１，ＢＰＳＧ膜２２２およびＮＳＧ
膜２２３それぞれの膜厚を、第１ストッパ面の高さと第
２ストッパ面の高さとが一致するように設定する。この
とき、常圧ＣＶＤ法による絶縁膜のステップカバレージ
は良好でないため、密集パターン領域２１２において
は、最上の絶縁膜（ＮＳＧ膜２２３）の最低位面は、最
下の絶縁膜（ＮＳＧ膜２２１）の最高位面の高さより低
い位置となり、２つのストッパ面は一致しない。

【００１２】次に、図１１に示したように、孤立パター
ン領域２１１における第１ストッパ面の高さに合わせて
ＣＭＰ研磨を行う。これにより、孤立パターン領域２１
１においてはほぼ完全に平坦化がなされる。一方、密集
パターン領域２１２においては、ゲート電極２１３−
２，２１３−３以外の領域が研磨面（第１ストッパ面）
より低い状態で残り、段差が生ずる。これらの段差は、
常圧ＣＶＤ法による絶縁膜のステップカバレージの悪さ
を反映して、かなり急峻なものである。特に、２つのゲ
ート電極２１３−２，２１３−３間の領域には、急峻か
つ比較的大きな段差が残存することとなる。

【００１３】この後、コンタクト孔の埋め込みのために
Ｂｌｋ−Ｗ等の金属層を形成しエッチングした後、アル
ミニウム等からなる金属配線層を形成し、これをパター
ニングする。

【００１４】

【発明が解決しようとする課題】このように、ＣＭＰ平
坦化技術によれば、グローバルな平坦化によりリソグラ
フィ工程におけるＤＯＦマージンの向上を図ることがで
きると共に、２種類のシリコン酸化膜の研磨速度の違い
を利用することにより、研磨速度の面内分布を吸収した
り、研磨の終点検出のマージンを大きくすることが可能
である。

【００１５】しかしながら、上記のように、従来の方法
では、サンドイッチ構造で形成する３つの絶縁膜の各膜
厚は、孤立パターン領域１１における段差を基準とし
て、第１ストッパ面の高さと第２ストッパ面の高さとを
揃えるようにしていたので、密集パターン領域１２では
２つのストッパ面が揃わず、図１１に示したように、Ｃ
ＭＰ研磨後においても急峻な段差が残る。このような急
峻な段差部分が残ったまま、コンタクト孔埋め込み用金
属膜を形成しスパッタエッチングを行うと、たとえ段差
の大きさが僅かであっても、段差のコーナー部分での見
込み角が小さいことから、その部分への入射イオンの数
が極端に減少してスパッタレートが低下する。このた
め、図１１に示したように、これらの段差部分にコンタ
クト孔埋め込み用金属膜のストリンガー状のエッチ残渣
２５〜２７が残存することとなり、配線同士のショート
不良を引き起こしてしまうという問題があった。

【００１６】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、２層ストッパによるＣＭＰ法を用い
た層間絶縁膜の平坦化プロセスにおける急峻な段差をな
くし、配線形成の信頼性を十分に確保することができる
層間絶縁膜の平坦化方法を提供することにある。

【００１７】

【課題を解決するための手段】本発明の層間絶縁膜の平
坦化方法は、半導体基板上に形成された段差を有するパ
ターンを覆うようにして相対的に研磨速度の遅い第１の
絶縁膜を形成する工程と、第１の絶縁膜上に相対的に研
磨速度の速い第２の絶縁膜を形成する工程と、第２の絶
縁膜上に相対的に研磨速度の遅い第３の絶縁膜を形成す
る工程と、第３の絶縁膜を形成した後における半導体基
板表面の段差を化学的機械研磨により平坦化する工程と
を含み、半導体基板の密集パターン領域における第１の
絶縁膜の最高位面が第３の絶縁膜の最低位面と実質的に
同一の高さになるように第１ないし第３の絶縁膜の膜厚
を設定するようにしたものである。

【００１８】この層間絶縁膜の平坦化方法では、半導体
基板上の段差パターン上に、研磨速度の速い第２の絶縁
膜を研磨速度の遅い第１の絶縁膜と第３の絶縁膜によっ
て挟んだサンドイッチ構造の層間絶縁膜が形成されると
共に、第３の絶縁膜形成後における半導体基板表面の段
差が化学的機械研磨法により平坦化される。このとき、
各絶縁膜の膜厚は、密集パターン領域を基準として、第
１の絶縁膜の最高位面と第３の絶縁膜の最低位面とがほ
ぼ同一の高さになるように設定される。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２０】図１は本発明の一実施の形態に係る層間絶
縁膜の平坦化方法を説明するための断面図である。

【００２１】図１に示したように、本方法の対象となる
半導体装置は、図１０におけるものと同様に、ゲート電
極のパターンが密集していない孤立パターン領域２１１
と、ゲート電極のパターンが密集した密集パターン領域
２１２とを含んでいる。この半導体装置の基体は、シリ
コン酸化層等の絶縁層基板１４の表面近傍に単結晶シリ
コンからなるＳＯＩ層１３−１，１３−２を形成して構
成したもので、このうち、孤立パターン領域１１のＳＯ
Ｉ層１３−１上には、シリコン酸化膜からなるゲート絶
縁膜２０を介して単独のゲート電極１３−１が形成さ
れ、密集パターン領域１２のＳＯＩ層１３−２上にはゲ
ート絶縁膜２０を介し小間隔をもって配置された２つの
ゲート電極１３−２，１３−３１が形成されている。こ
れらのゲート電極１３−１〜１３−３は、下層側の多結
晶シリコン層１６と上層側のタングステンシリコン等か
らなるシリサイド層１７とによって構成されている。各
ゲート電極１３−１〜１３−３の上には、シリコン酸化
膜等の絶縁膜からなるオフセット層１８が形成され、ま
た、各ゲート電極１３−１〜１３−３の両側面にはシリ
コン酸化膜等の絶縁膜からなるサイドウォール１９が形
成されている。そして、図示はしないが、ＳＯＩ１５−
１，１５−２の各表面近傍の浅い領域には、各ゲート電
極１３−１〜１３−３のサイドウォール１９と自己整合
的に不純物拡散領域が選択的に形成され、ソース・ドレ
イン領域を構成している。なお、オフセット層１８は、
デュアルゲート型の半導体装置（一の半導体装置中に形
成されたＭＯＳトランジスタのゲートが異なる導電型で
あるもの）を形成する場合に、ソース・ドレイン形成の
ためのイオン注入時に不純物がゲートに入り込むのを防
ぐこと、およびＬＤＤ構造のスペーサとしてのサイドウ
ォール１９の厚みを確保して自己整合コンタクト形成時
におけるゲートとコンタクトとの間のショートを防止す
ること等を目的として形成されるものである。

【００２２】このようなゲート電極パターンをもった基
板に対し、基板全体を覆うようにして、まず第１の絶縁
膜であるＮＳＧ膜２１を形成し、その上に第２の絶縁膜
であるＢＰＳＧ膜２２を形成し、さらにその上に第３の
絶縁膜であるＮＳＧ膜２３を形成する。このうち、ＢＰ
ＳＧ膜２２は、ＮＳＧ膜２１，２３に比べてＣＭＰ法に
よる研磨速度が速く、相対的に研磨され易いという性質
を有する。これらの絶縁膜は、スループットの向上の観
点から、堆積速度が速い常圧ＣＶＤ（ChemicalVapor De
position:化学的気相成長 )法を用いて形成する。

【００２３】本実施の形態では、ＮＳＧ膜２１，ＢＰＳ
Ｇ膜２２およびＮＳＧ膜２３の各膜厚は、図１に示した
ように、密集パターン領域１２におけるＮＳＧ膜２１の
最高位面がＮＳＧ膜２３の最低位面とほぼ同じ高さにな
るように設定し、この面をＣＭＰ研磨におけるストッパ
面とする。この場合、孤立パターン領域１１では、ＮＳ
Ｇ膜２１の最高位面（第１ストッパ面）はＮＳＧ膜２３
の最低位面（第２ストッパ面）よりも低い位置に形成さ
れ、２つのストッパ面は一致していない。

【００２４】次に、図２に示したように、密集パターン
領域１２におけるストッパ面の高さに合わせてＣＭＰ研
磨を行う。これにより、密集パターン領域１２において
はほぼ完全に平坦化がなされ、従来のように急峻な段差
が生ずることはない。一方、孤立パターン領域１１にお
いては、図２に示したように、高い部分がより速く研磨
除去されやすいことから、孤立パターン（ゲート電極１
３−１）およびその近傍領域において、第１ストッパ面
であるＮＳＧ膜２１の最高位面が露出するところまでＢ
ＰＳＧ膜２２が研磨されるが、それ以外の領域では、研
磨速度の遅いＮＳＧ膜２３の存在によって研磨が進ま
ず、結局、ＮＳＧ膜２３の最低位面（第２ストッパ面）
が残存する。このとき、高い部分のコーナー部分の研磨
速度が速いというＣＭＰ研磨の特性から、急峻な段差は
生じにくく、第１ストッパ面と第２ストッパ面との段差
部は比較的緩やかとなる。

【００２５】この後、コンタクト孔の埋め込みのために
Ｂｌｋ−Ｗ等の金属層を形成しエッチングし、アルミニ
ウム等からなる金属配線層を形成し、これをパターニン
グする。このとき、密集パターン領域１２には急峻な段
差が形成されていないため、従来のように、段差部分に
コンタクト孔埋め込み用金属膜のストリンガー状のエッ
チ残渣が残存することがない。また、孤立パターン領域
１１には多少の段差は生ずるものの、上記したようにそ
れは急峻なものではないため、段差部分にコンタクト孔
埋め込み用金属膜のストリンガー状のエッチ残渣が残存
することはほとんどない。仮に、そのようなエッチ残渣
が多少残存したとしても、孤立パターン領域１１におい
ては配線パターンが疎らであることから、密集パターン
領域１２では必ずといっていい程生ずる配線間のショー
トはほとんど生じることがなく、配線工程における歩留
りを低下させるものとはならない。

【００２６】このように、本実施の形態に係る層間絶縁
膜の平坦化方法によれば、グローバルな平坦化によりリ
ソグラフィ工程におけるＤＯＦマージンの向上、２種類
のシリコン酸化膜の研磨速度の違いを利用することによ
る研磨速度の面内分布の吸収、および研磨の終点検出の
マージンの拡大等が可能であるほか、密集パターン領域
１２における急峻な段差の形成を防止することができ
る。このため従来の２層ストッパによるＣＭＰ法で問題
となっていたコンタクト孔埋め込み用金属膜のストリン
ガー状のエッチ残渣による配線間のショートを効果的に
防止することができ、配線形成の信頼性を確保すること
ができる。

【００２７】次に、本発明に係る層間絶縁膜の平坦化方
法を用いた半導体製造方法をより詳細に説明する。な
お、ここでは、説明の簡略化のため、密集パターン領域
１２のみを図示して説明するものとする。

【００２８】まず、図３（ａ）に示したように、シリコ
ン酸化層（ＳｉＯ₂）等からなる絶縁層基板１４の表面
近傍に例えばＰ型不純物を含んだ単結晶シリコンからな
るＳＯＩ層１５−２を選択的に形成してＳＯＩ基板を構
成する。このＳＯＩ基板の形成は、例えばウェハ貼り合
わせ法により行う。

【００２９】次に、図３（ｂ）に示したように、シリコ
ン酸化膜等のゲート絶縁膜２０を９ｎｍ程度の厚さに形
成した後、７０ｎｍ程度の膜厚の多結晶シリコン層１６
と、７０ｎｍ程度の膜厚のタングステンシリコン等のシ
リサイド層１７とを形成し、さらにその上に、１２０ｎ
ｍ程度の膜厚のオフセット層１８を形成する。そして、
ＲＩＥ（反応性イオンエッチング) 法等を用いた選択的
エッチングにより、オフセット層１８、シリサイド層１
７および多結晶シリコン層１６をパターニングして、Ｓ
ＯＩ層１５−２上にゲート電極１３−２，１３−３を形
成する。勿論、図示はしないが、これと同時に孤立パタ
ーン領域１１のＳＯＩ層１５−１上にもゲート電極１３
−１を形成する。なお、以下の説明では、孤立パターン
領域１１についての説明を省略する。

【００３０】次に、図３（ｃ）に示したように、ＳＯＩ
層１５−２の表面近傍の浅い領域に、ゲート電極１３−
２，１３−３と自己整合的にＮ型不純物を選択的にイオ
ン注入し、ＬＤＤ(Lightly Doped Drain) 領域となるＮ
^-型拡散層２５を形成した後、全面にシリコン酸化膜を
形成し、これを異方性エッチングすることにより、ゲー
ト電極１３−２，１３−３およびオフセット層１８の側
面にサイドウォール１９を形成する。このとき、Ｎ^-型
拡散層２５上の大部分のゲート絶縁膜２０も除去する。
そして、さらに、サイドウォール１９と自己整合的に、
ＳＯＩ層１５−２の表面近傍の浅い領域にＮ型不純物を
イオン注入して、ソース・ドレイン領域となる高濃度の
Ｎ⁺型拡散層２６を形成する。これにより、密集パター
ン領域１２に、ＬＤＤ構造の２つのＮＭＯＳトランジス
タが形成される。

【００３１】次に、図４（ａ）に示したように、常圧Ｃ
ＶＤ法により、全面に２００ｎｍ程度の膜厚のＮＳＧ膜
２１を形成した後、同図（ｂ）に示したように、全面に
３００ｎｍ程度の膜厚のＢＰＳＧ膜２２を形成し、さら
に同図（ｃ）に示したように、全面に５０ｎｍ程度の膜
厚のＮＳＧ膜２３を形成する。このときの各絶縁膜の形
成条件は、例えば次の通りである。まず、ＮＳＧ膜２１
については、大気圧下、基板温度を４３０°Ｃに設定
し、ガス流量として、モノシラン（ＳｉＨ₄），酸素
（Ｏ₂）および窒素（Ｎ₂）をそれぞれ３０，５４０，
２３０００ｃｃ／分とする。ＢＰＳＧ膜２２について
は、大気圧下、基板温度を３８０°Ｃに設定し、ガス流
量として、モノシラン（ＳｉＨ₄），シボラン（Ｂ₂Ｈ
₆），フォスフィン（ＰＨ₃），酸素（Ｏ₂）および窒
素（Ｎ₂）をそれぞれ４０，２．０，５．９，３６０
０，１９０００ｃｃ／分とする。ＮＳＧ膜２３について
は、ＮＳＧ膜２１の形成条件と同様とする。

【００３２】従来は、ＢＰＳＧ膜２２の膜厚を２１０ｎ
ｍ程度として、孤立パターン領域１１における２つのス
トッパ面が揃うようにしていたが、本実施の形態では、
密集パターン領域１２におけるＢＰＳＧ膜２２のステッ
プカバレージの低下を考慮して、平坦化部分でのＢＰＳ
Ｇ膜２２の膜厚を３００ｎｍ程度と、従来よりもやや厚
めに設定している。このように、やや厚めで足りるとし
たのは、ゲート電極のようにアスペクト比がさほど高く
ない場合には、ＢＰＳＧ膜２２のステップカバレージの
低下も僅かだからである。

【００３３】次に、図５（ａ）に示したように、全面に
対してＣＭＰ法による研磨を行い、主にＮＳＧ膜２３お
よびＢＰＳＧ膜２２の高い部分を除去して全体を平坦化
する。このＣＭＰ法は、研磨材を溶媒（水等）に懸濁さ
せると共に、溶媒自身に研磨対象物を化学的にエッチン
グする能力をもたせ、研磨布等を用いて研磨処理を行う
もので、従来より主としてシリコンウェハの鏡面研磨に
用いられていたほか、近年ではＶＬＳＩ（超高集積回
路）の平坦化手法としても用いられているものである。
本実施の形態では、次のような条件下で研磨を行う。例
えば、研磨パッドとしては、湿式発砲体からなる不織布
タイプクロスで２次樹脂処理がされた硬質タイプ（例え
ば、商品名Ｓｕｂａ８００として市販されている。）を
用い、シリカ系のスラリー（研磨液）（例えば、商品名
Ｇ３２５０として市販されている。）を３０ｃｃ／分の
割合で供給する。また、例えば、圧力は１６０ｇ／ｃｍ
²とし、定盤回転数は３８ｒｐｍとする。但し、ここで
示した条件に限定されることはなく、必要に応じ適切な
条件を選択することが可能である。

【００３４】このＣＭＰ工程により、図５（ａ）に示し
たように、密集パターン領域１２には急峻な段差は僅か
ながらも形成されず、ほぼ完全な平坦化が達成される。
もちろん、図２で説明したように、孤立パターン領域１
１にも急峻な段差は形成されず、僅かに緩やかな段差が
形成されるのみである。

【００３５】そして、図５（ｂ）に示したように、平坦
化された層間絶縁膜上に、最終的デバイスとして要求さ
れる層間膜厚となるように２００ｎｍ程度の膜厚のＰＳ
Ｇ（リン・シリケート・ガラス）膜２８を形成する。こ
のＰＳＧ膜２８の形成条件は、例えば、大気圧下、基板
温度を３９０°Ｃに設定し、ガス流量として、モノシラ
ン，フォスフィン，酸素および窒素をそれぞれ３５，
２．８，６７０，２２０００ｃｃ／分とする。これ以降
の工程では、通常のプロセスに従ってコンタクトホール
を形成した後、Ｂｌｋ−Ｗ等の金属層によりコンタクト
ホールの埋め込みを行い、上層にアルミニウム等の金属
配線層を形成する。

【００３６】次に、図６ないし図８を参照して、本発明
の他の実施の形態に係る層間絶縁膜の平坦化方法を説明
する。本実施の形態は、層間絶縁膜上のアルミニウム等
の金属配線パターンを対象とし、この金属配線パターン
を覆うように形成された層間絶縁膜をＣＭＰ法によって
平坦化するものである。なお、本実施の形態において
も、配線の孤立パターン領域については図示を省略し、
配線の密集パターン領域についてのみ図示して説明する
こととする。

【００３７】まず、図６（ａ）に示したように、半導体
基板３１上にシリコン酸化膜等の層間絶縁膜３２を形成
する。なお、ここで半導体基板３１は、例えば上記実施
の形態で示した平坦化方法によりゲート部分の層間絶縁
膜表面段差が平坦化された基板を想定したものである。

【００３８】次に、図６（ｂ）に示したように、この層
間絶縁膜３２上に、アルミニウム系合金からなる金属配
線層を堆積形成した後、これをパターニングして、微小
間隔をもって配置された配線層３３−１，３３−２を形
成する。この配線層は、下層側から順に例えば、Ｔｉ
（チタン）／ＴｉＮ（チタンナイトライド）／Ｔｉ／Ａ
ｌ−Ｃｕ／Ｔｉ／ＴｉＮ／Ｔｉという７層構造を有し、
各層の膜厚は、例えば下から順に２０ｎｍ／２０ｎｍ／
５ｎｍ／５００ｎｍ／５ｎｍ／２００ｎｍ／５ｎｍとす
る。従って、配線層３３−１，３３−２の全段差量は約
６５０ｎｍである。

【００３９】次に、図６（ｃ）に示したように、上記実
施の形態の場合と同様に、常圧ＣＶＤ法を用い、全面に
２００ｎｍ程度の膜厚のＮＳＧ膜３４を形成した後、図
７（ａ）に示したように、全面に９００ｎｍ程度の膜厚
のＢＰＳＧ膜３５を形成し、さらに図７（ｂ）に示した
ように、全面に１００ｎｍ程度の膜厚のＮＳＧ膜３６を
形成する。このときの各絶縁膜の形成条件は、上記の実
施の形態と同様である。

【００４０】従来は、ＢＰＳＧ膜３５の膜厚を５５０ｎ
ｍ程度として、孤立パターン領域１１における２つのス
トッパ面が揃うようにしていたが、本実施の形態では、
密集パターン領域におけるＢＰＳＧ膜３５のステップカ
バレージの低下を考慮して、平坦化部分でのＢＰＳＧ膜
３５の膜厚を９００ｎｍ程度と、従来よりもかなり厚め
に設定している。このように、かなり厚めにしたのは、
配線層３３−１，３３−２間のスペースは通常１μｍ以
下であり、両配線間の段差領域のアスペクト比がかなり
高くなることから、この領域において２つのストッパ面
を揃えるためには、この程度の厚さが好適だからであ
る。

【００４１】次に、図７（ｃ）に示したように、全面に
対してＣＭＰ法による研磨を行い、ＮＳＧ膜３６および
ＢＰＳＧ膜３５の高い部分を除去して全体を平坦化す
る。この場合の研磨条件は、上記実施の形態と同様とす
るが、それに限定されることはなく、必要に応じ適切な
条件を選択することが可能である。

【００４２】このＣＭＰ工程により、図７（ｃ）に示し
たように、密集パターン領域には急峻な段差は僅かなが
らも形成されず、ほぼ完全な平坦化が達成される。もち
ろん、孤立パターン領域（図示せず）にも急峻な段差は
形成されず、僅かに緩やかな段差が形成されるのみであ
る。

【００４３】そして、図８に示したように、平坦化され
た層間絶縁膜上に、最終的デバイスとして要求される層
間膜厚となるように３００ｎｍ程度の膜厚のＮＳＧ膜３
７を形成する。これ以降の工程では、通常のプロセスに
従ってコンタクトホールを形成した後、Ｂｌｋ−Ｗ等の
金属層によりコンタクトホールの埋め込みを行い、上層
にアルミニウム等の金属配線層を形成する。

【００４４】以上、いくつかの実施の形態を挙げて本発
明を説明したが、本発明はこれらの実施の形態に限定さ
れるものではなく、その均等の範囲で種々変形可能であ
る。例えば、以上の各実施の形態では、ゲート段差およ
びアルミニウム系合金配線段差を対象としたが、本発明
はこれに限定されることはなく、例えばキャパシタ等が
密集した段差パターン等も対象となる。

【００４５】また、上記実施の形態（図１，図２および
図３〜図５）では、ＳＯＩ基板上にゲート段差が形成さ
れた場合について説明したが、通常のバルクシリコン基
板の場合でも同様である。さらに、各層間絶縁膜の膜厚
は、あくまで一実施例を説明したに過ぎず、パターンの
密集度とＣＶＤ膜のステップカバレージの程度等に応じ
て適宜変更されるのはもちろんである。

【００４６】また、第１および第３の絶縁層として、Ｃ
ＶＤ法により堆積されたＮＳＧ膜を用いることとして説
明したが、本発明はこれに限定されることはなく、第２
の絶縁膜より研磨速度の遅い膜であればよく、例えばシ
リコン窒化膜（Ｓｉ₃Ｎ₄）を用いることもできる。ま
た、第２の絶縁膜として、ＣＶＤ法により堆積されたＢ
ＰＳＧ膜を用いることとして説明したが、本発明はこれ
に限定されることはなく、第１および第３の絶縁膜より
研磨速度の速い膜であればよく、例えばＰＳＧ（リン・
シリケート・ガラス）やＢＳＧ（ボロン・シリケート・
ガラス）等であってもよい。

【００４７】

【発明の効果】以上説明したように本発明の層間絶縁膜
の平坦化方法によれば、半導体基板上の段差パターン上
に、研磨速度の速い第２の絶縁膜を研磨速度の遅い第１
の絶縁膜および第３の絶縁膜によって挟んだサンドイッ
チ構造の層間絶縁膜を形成する際に、密集パターン領域
を基準として第１の絶縁膜の最高位面と第３の絶縁膜の
最低位面とが実質的に同一の高さになるように各絶縁膜
の膜厚を設定するようにしたので、第３の絶縁膜形成後
における半導体基板表面の段差を化学的機械研磨により
平坦化した後において密集パターン領域に急峻な段差が
残存するという不都合がなくなる。このため、その上層
の配線加工時におけるオーバーエッチ時間は最小限で済
むこととなり、加工マージンが増大するという効果があ
る。また、その後にコンタクトホールの埋め込みのため
に金属層を形成しコンタクト部分以外をエッチング除去
するという工程を行った場合、その金属層が段差部分に
ストリンガー状の残渣として残存することがなくなり、
上層の配線間でのショート不良や配線の段切れ等の不都
合がなく、配線形成の信頼性を確保することができると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る層間絶縁膜の平坦
化方法を説明するための素子断面図である。

【図２】本発明の一実施の形態に係る層間絶縁膜の平坦
化方法を説明するための他の素子断面図である。

【図３】本発明の一実施の形態に係る層間絶縁膜の平坦
化方法を適用した半導体の製造方法の一工程を表す断面
図である。

【図４】図３に続く工程を表す断面図である。

【図５】図４に続く工程を表す断面図である。

【図６】本配置の他の実施の形態に係る層間絶縁膜の平
坦化方法を適用した半導体の製造方法の一工程を表す断
面図である。

【図７】図６に続く工程を表す断面図である。

【図８】図７に続く工程を表す断面図である。

【図９】密集パターン領域におけるステップカバレージ
の低下を説明するための断面図である。

【図１０】従来の層間絶縁膜の平坦化方法を説明するた
めの素子断面図である。

【図１１】従来の層間絶縁膜の平坦化方法を説明するた
めの他の素子断面図である。

【符号の説明】

１１…孤立パターン領域、１２…密集パターン領域、１
３−１〜１３−３…ゲート電極、１４…絶縁層基板、１
５−１，１５−２…ＳＯＩ層、２１，３４…ＮＳＧ膜
（第１の絶縁膜）、２２，３５…ＢＰＳＧ膜（第２の絶
縁膜）、２３，３６…ＮＳＧ膜（第３の絶縁膜）

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された段差を有する
パターンを覆うようにして相対的に研磨速度の遅い第１
の絶縁膜を形成する工程と、第１の絶縁膜上に相対的に研磨速度の速い第２の絶縁膜
を形成する工程と、第２の絶縁膜上に相対的に研磨速度の遅い第３の絶縁膜
を形成する工程と、第３の絶縁膜を形成した後における半導体基板表面の段
差を化学的機械研磨により平坦化する工程とを含み、前記半導体基板の密集パターン領域における第１の絶縁
膜の最高位面が第３の絶縁膜の最低位面と実質的に同一
の高さになるように第１ないし第３の絶縁膜の膜厚を設
定することを特徴とする層間絶縁膜の平坦化方法。
【請求項２】第１の絶縁膜および第３の絶縁膜はそれ
ぞれ不純物を含まないシリコン酸化膜またはシリコン窒
化膜で構成されることを特徴とする請求項１記載の層間
絶縁膜の平坦化方法。
【請求項３】第２の絶縁膜はボロン・リン・シリケー
ト・ガラスまたはリン・シリケート・ガラスまたはボロ
ン・シリケート・ガラスで構成されることを特徴とする
請求項１記載の層間絶縁膜の平坦化方法。
【請求項４】前記パターンは、ゲート電極または金属
配線によって形成されたものであることを特徴とする請
求項１記載の層間絶縁膜の平坦化方法。