JPH09223778A - 薄膜キャパシタおよびその製造方法 - Google Patents
薄膜キャパシタおよびその製造方法Info
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- JPH09223778A JPH09223778A JP8028929A JP2892996A JPH09223778A JP H09223778 A JPH09223778 A JP H09223778A JP 8028929 A JP8028929 A JP 8028929A JP 2892996 A JP2892996 A JP 2892996A JP H09223778 A JPH09223778 A JP H09223778A
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- capacitor
- insulating film
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Abstract
(57)【要約】
【課題】誘電体の第二の下部電極４を、第一の下部電極
３上に選択的に形成し、第二の下部電極４の加工余裕を
省略し、メモリの高集積化を図る。 【解決手段】層間絶縁膜２上で第一の下部電極３を加工
後、第二の下部電極４を反応律速条件下の赤外線輻射加
熱方式化学的気相成長法で形成する。赤外線輻射加熱方
式では、メタルと絶縁膜では赤外線吸収係数が異なるた
め、基板温度に数十度の差が生じる。そのため、第一の
下部電極３上に選択的に第二の下部電極４を形成でき
る。
３上に選択的に形成し、第二の下部電極４の加工余裕を
省略し、メモリの高集積化を図る。 【解決手段】層間絶縁膜２上で第一の下部電極３を加工
後、第二の下部電極４を反応律速条件下の赤外線輻射加
熱方式化学的気相成長法で形成する。赤外線輻射加熱方
式では、メタルと絶縁膜では赤外線吸収係数が異なるた
め、基板温度に数十度の差が生じる。そのため、第一の
下部電極３上に選択的に第二の下部電極４を形成でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路、特
にＤＲＡＭまたは強誘電体不揮発性メモリに用いられる
キャパシタ構造およびその製造方法に関する。
にＤＲＡＭまたは強誘電体不揮発性メモリに用いられる
キャパシタ構造およびその製造方法に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）はおよそ３年で４倍の高集積化が行わ
れている。セル面積が縮小化しても必要な蓄積電荷量を
確保するために、キャパシタ絶縁膜の薄膜化や立体構造
電極によるキャパシタ面積の増大等が行われてきた。現
在までに量産化されたＤＲＡＭのキャパシタ絶縁膜は比
誘電率３.８２のシリコン酸化膜（ＳｉＯ2）や比誘電率
７〜８のシリコン窒化膜（Ｓｉ3Ｎ4）が用いられてき
た。
モリ（ＤＲＡＭ）はおよそ３年で４倍の高集積化が行わ
れている。セル面積が縮小化しても必要な蓄積電荷量を
確保するために、キャパシタ絶縁膜の薄膜化や立体構造
電極によるキャパシタ面積の増大等が行われてきた。現
在までに量産化されたＤＲＡＭのキャパシタ絶縁膜は比
誘電率３.８２のシリコン酸化膜（ＳｉＯ2）や比誘電率
７〜８のシリコン窒化膜（Ｓｉ3Ｎ4）が用いられてき
た。
【０００３】しかし、６４メガビット以降のＤＲＡＭを
考えると、厚膜型，フィン型，円筒型等の立体構造電極
を採用してもキャパシタ絶縁膜を実効膜厚４ｎｍ以下に
薄膜化する必要があり、薄膜化に伴って増大するリーク
電流が許容限界を越える。そこで、比誘電率２２〜２５
のタンタル酸化膜（Ｔａ2Ｏ5）の採用が検討されている
が、それでも実効膜厚１.５ｎｍ が限界である。
考えると、厚膜型，フィン型，円筒型等の立体構造電極
を採用してもキャパシタ絶縁膜を実効膜厚４ｎｍ以下に
薄膜化する必要があり、薄膜化に伴って増大するリーク
電流が許容限界を越える。そこで、比誘電率２２〜２５
のタンタル酸化膜（Ｔａ2Ｏ5）の採用が検討されている
が、それでも実効膜厚１.５ｎｍ が限界である。
【０００４】２５６メガビットおよびギガビットスケー
ルのＤＲＡＭを実現するためには、比誘電率が１００を
越える高誘電体材料であるＳｒＴｉＯ3,(Ｂａ,Ｓｒ)Ｔ
ｉＯ3，ＰｂＴｉＯ3，Ｐｂ(Ｔｉ,Ｚｒ)Ｏ3 ，Ｂｉ系層
状強誘電体に代表されるようなペロブスカイト系絶縁膜
の採用が必要である。その場合、下部電極はＰｔ，Ru
O2，ＩｒＯ2，ＰｂＯ2等が用いられる。また、ＤＲＡＭ
だけではなく、自発分極を利用した強誘電体不揮発性メ
モリのための強誘電体絶縁膜として採用する場合も同様
である。
ルのＤＲＡＭを実現するためには、比誘電率が１００を
越える高誘電体材料であるＳｒＴｉＯ3,(Ｂａ,Ｓｒ)Ｔ
ｉＯ3，ＰｂＴｉＯ3，Ｐｂ(Ｔｉ,Ｚｒ)Ｏ3 ，Ｂｉ系層
状強誘電体に代表されるようなペロブスカイト系絶縁膜
の採用が必要である。その場合、下部電極はＰｔ，Ru
O2，ＩｒＯ2，ＰｂＯ2等が用いられる。また、ＤＲＡＭ
だけではなく、自発分極を利用した強誘電体不揮発性メ
モリのための強誘電体絶縁膜として採用する場合も同様
である。
【０００５】
【発明が解決しようとする課題】上記の下部電極材料
は、蒸気圧の高いハロゲン化合物が不安定であるため、
化学反応を利用したドライエッチング加工が困難であ
る。物理的なエッチングでは垂直加工ができないため、
キャパシタ間余裕を大きく取らざるを得ない。しかし、
次世代のＤＲＡＭ，強誘電体不揮発性メモリでは、キャ
パシタ間隔は０.５μm以下、特にギガスケールでは０.
１μｍ 程度にまで小さくなる。そのため、下部電極の
加工の余裕がなく、上記の下部電極材料を用いると高集
積化は困難とされている。そのため、下部電極材料の加
工を行わずに、選択的に形成できるプロセスが求められ
ていた。
は、蒸気圧の高いハロゲン化合物が不安定であるため、
化学反応を利用したドライエッチング加工が困難であ
る。物理的なエッチングでは垂直加工ができないため、
キャパシタ間余裕を大きく取らざるを得ない。しかし、
次世代のＤＲＡＭ，強誘電体不揮発性メモリでは、キャ
パシタ間隔は０.５μm以下、特にギガスケールでは０.
１μｍ 程度にまで小さくなる。そのため、下部電極の
加工の余裕がなく、上記の下部電極材料を用いると高集
積化は困難とされている。そのため、下部電極材料の加
工を行わずに、選択的に形成できるプロセスが求められ
ていた。
【０００６】
【課題を解決するための手段】上記の課題を解決するた
めには、下部電極を所望の材料上に選択的に形成する必
要がある。それによって、加工の余裕をとる必要がなく
なるため、微細化，高集積化が可能になる。さらに、工
程数の削減によるコスト低減も実現できる。
めには、下部電極を所望の材料上に選択的に形成する必
要がある。それによって、加工の余裕をとる必要がなく
なるため、微細化，高集積化が可能になる。さらに、工
程数の削減によるコスト低減も実現できる。
【０００７】一般的に、メタル材料（例えばＴｉＮや
Ｗ、以下第一の下部電極）は絶縁膜材料（例えばＳｉＯ
2 、以下層間絶縁膜）に比べて赤外線吸収係数が大きい
ため、赤外線輻射加熱を行うとウェハ内の第一の下部電
極部分と層間絶縁膜部分で温度差が生じる。ここで第二
の下部電極として、例えば、Ｐｔを反応律速条件下の化
学的気相成長法（ＣＶＤ）で形成すれば、第一の下部電
極部分と層間絶縁膜部分で膜厚差を生じさせることがで
きる。これをエッチバックによって層間絶縁膜部分に形
成された第二の下部電極を除去すれば、自己整合的に第
一の下部電極部分上面および側面のみに第二の下部電極
を形成することができる。このプロセスならば、加工の
余裕をとる必要がない。また、成長速度は遅くなるが、
層間絶縁膜部分の温度をＣＶＤ原料の分解温度以下に設
定すれば、第一の下部電極部分に選択的に第二の下部電
極を形成することも可能である。この場合、エッチバッ
ク工程も省略できる。
Ｗ、以下第一の下部電極）は絶縁膜材料（例えばＳｉＯ
2 、以下層間絶縁膜）に比べて赤外線吸収係数が大きい
ため、赤外線輻射加熱を行うとウェハ内の第一の下部電
極部分と層間絶縁膜部分で温度差が生じる。ここで第二
の下部電極として、例えば、Ｐｔを反応律速条件下の化
学的気相成長法（ＣＶＤ）で形成すれば、第一の下部電
極部分と層間絶縁膜部分で膜厚差を生じさせることがで
きる。これをエッチバックによって層間絶縁膜部分に形
成された第二の下部電極を除去すれば、自己整合的に第
一の下部電極部分上面および側面のみに第二の下部電極
を形成することができる。このプロセスならば、加工の
余裕をとる必要がない。また、成長速度は遅くなるが、
層間絶縁膜部分の温度をＣＶＤ原料の分解温度以下に設
定すれば、第一の下部電極部分に選択的に第二の下部電
極を形成することも可能である。この場合、エッチバッ
ク工程も省略できる。
【０００８】
【発明の実施の形態】図１に本発明を用いたキャパシタ
製造方法の実施例を示す。層間絶縁膜であるＳｉＯ2 膜
２に２００ｎｍ角のコンタクト孔１を開口し、リンドー
プ多結晶シリコンをＣＶＤ法によって形成してコンタク
ト孔１を埋め、エッチバックによってコンタクトプラグ
を形成する。次に第一の下部電極３としてＴｉＮ膜をス
パッタ法によって約４００ｎｍ形成し、層間絶縁膜上
で、幅４００ｎｍ，長さ８００ｎｍ，高さ４００ｎｍの
直方体に加工した。そのウェハをＣＶＤ装置に搬入し、
超高真空に排気し、赤外線ランプ加熱によってシリコン
基板の裏面温度が３５０℃になるように昇温した。その
後、恒温槽内で１２５℃に昇温されたＰｔのＭＯＣＶＤ
原料であるＰｔ(ＰＦ3)4を１００sccmのＡｒでバブリン
グすることによって成膜室に輸送し、第二の下部電極４
としてＰｔを第一の下部電極３上で１００ｎｍになるよ
うに形成した。ここで、成膜室の圧力は０.２Torr ，形
成時間は１０分とした。
製造方法の実施例を示す。層間絶縁膜であるＳｉＯ2 膜
２に２００ｎｍ角のコンタクト孔１を開口し、リンドー
プ多結晶シリコンをＣＶＤ法によって形成してコンタク
ト孔１を埋め、エッチバックによってコンタクトプラグ
を形成する。次に第一の下部電極３としてＴｉＮ膜をス
パッタ法によって約４００ｎｍ形成し、層間絶縁膜上
で、幅４００ｎｍ，長さ８００ｎｍ，高さ４００ｎｍの
直方体に加工した。そのウェハをＣＶＤ装置に搬入し、
超高真空に排気し、赤外線ランプ加熱によってシリコン
基板の裏面温度が３５０℃になるように昇温した。その
後、恒温槽内で１２５℃に昇温されたＰｔのＭＯＣＶＤ
原料であるＰｔ(ＰＦ3)4を１００sccmのＡｒでバブリン
グすることによって成膜室に輸送し、第二の下部電極４
としてＰｔを第一の下部電極３上で１００ｎｍになるよ
うに形成した。ここで、成膜室の圧力は０.２Torr ，形
成時間は１０分とした。
【０００９】ＳｉＯ2 膜上とＴｉＮ膜上のＰｔの成長速
度の基板温度依存性を図２に示す。基板温度は、シリコ
ン基板の裏面を放射温度計で測定した値を示している。
層間絶縁膜上に比べて、ＴｉＮ上のＣＶＤ−Ｐｔの成長
速度は約４０倍早くなる。成長速度が基板温度に依存し
なくなる部分が供給律速条件下，依存している部分が反
応律速条件下である。ただし、その閾値となる基板温度
は一定ではなく、ＭＯＣＶＤ原料の供給量によって変化
する。また、赤外線輻射加熱を行う方法としては、赤外
線ランプ加熱に限らず、例えば基板やサセプタヒータを
接触させずに、抵抗加熱からの赤外線輻射で基板加熱を
行う非接触抵抗加熱方式でも同様の効果が確認できる。
度の基板温度依存性を図２に示す。基板温度は、シリコ
ン基板の裏面を放射温度計で測定した値を示している。
層間絶縁膜上に比べて、ＴｉＮ上のＣＶＤ−Ｐｔの成長
速度は約４０倍早くなる。成長速度が基板温度に依存し
なくなる部分が供給律速条件下，依存している部分が反
応律速条件下である。ただし、その閾値となる基板温度
は一定ではなく、ＭＯＣＶＤ原料の供給量によって変化
する。また、赤外線輻射加熱を行う方法としては、赤外
線ランプ加熱に限らず、例えば基板やサセプタヒータを
接触させずに、抵抗加熱からの赤外線輻射で基板加熱を
行う非接触抵抗加熱方式でも同様の効果が確認できる。
【００１０】このように、Ｐｔを反応律速条件下の赤外
線輻射加熱方式化学的気相成長法で形成すれば、ＴｉＮ
上にＰｔ膜を選択的に形成することができる。ＴｉＮ上
に比べて１／４０の膜厚になっている層間絶縁膜上のＰ
ｔ（実施例では膜厚約２.５ｎｍ）はエッチバックによ
って除去すればよい。１００％オーバーのエッチバック
をかけても、ＴｉＮ上のＰｔは約５ｎｍ程度しか除去さ
れないため問題とならない。
線輻射加熱方式化学的気相成長法で形成すれば、ＴｉＮ
上にＰｔ膜を選択的に形成することができる。ＴｉＮ上
に比べて１／４０の膜厚になっている層間絶縁膜上のＰ
ｔ（実施例では膜厚約２.５ｎｍ）はエッチバックによ
って除去すればよい。１００％オーバーのエッチバック
をかけても、ＴｉＮ上のＰｔは約５ｎｍ程度しか除去さ
れないため問題とならない。
【００１１】また、Ｐｔの成長速度は遅くなるが、層間
絶縁膜２上の基板温度をＰｔ原料の分解温度以下になる
ように基板温度を設定すれば、層間絶縁膜２上にＰｔ膜
４が形成されることなく、ＴｉＮ膜３上に選択的にＰｔ
を形成できる。この実施例を図３に示す。この場合、エ
ッチバック工程も省略できる。ＰｔのＣＶＤ原料として
Ｐｔ（ＰＦ3）4を用いる場合、基板温度を２５０℃以下
にすれば選択成長が実現できる。
絶縁膜２上の基板温度をＰｔ原料の分解温度以下になる
ように基板温度を設定すれば、層間絶縁膜２上にＰｔ膜
４が形成されることなく、ＴｉＮ膜３上に選択的にＰｔ
を形成できる。この実施例を図３に示す。この場合、エ
ッチバック工程も省略できる。ＰｔのＣＶＤ原料として
Ｐｔ（ＰＦ3）4を用いる場合、基板温度を２５０℃以下
にすれば選択成長が実現できる。
【００１２】ここで、比較のために従来方法によるキャ
パシタ形成プロセスを図４に示す。コンタクトプラグお
よび第一の下部電極３の形成方法は図１で説明した方法
と同様である。第二の下部電極４としてＰｔをサセプタ
がヒータに接触している抵抗加熱によるＭＯＣＶＤ法に
よって形成する。この場合、第一の下部電極３部分およ
び層間絶縁膜上で基板温度差が生じないため、第二の下
部電極４の膜厚差が生じない。そのため、公知のリソグ
ラフィ法によって、層間絶縁膜上のＰｔを除去する必要
がある。その際、通常リソグラフィの合わせ余裕とし
て、最小加工寸法の０.５倍から１倍程度の余裕をおか
なければならないため、セル面積が１.６倍から２.３
倍程度に増大してしまう。さらにＰｔは蒸気圧の高いハ
ロゲン化合物が不安定のため、化学的なドライエッチン
グが困難であり、特に微細化が進むと合わせ余裕を大き
く取らざるを得ない。そのため、ＤＲＡＭまたは強誘電
体不揮発性メモリの高集積化は困難であった。
パシタ形成プロセスを図４に示す。コンタクトプラグお
よび第一の下部電極３の形成方法は図１で説明した方法
と同様である。第二の下部電極４としてＰｔをサセプタ
がヒータに接触している抵抗加熱によるＭＯＣＶＤ法に
よって形成する。この場合、第一の下部電極３部分およ
び層間絶縁膜上で基板温度差が生じないため、第二の下
部電極４の膜厚差が生じない。そのため、公知のリソグ
ラフィ法によって、層間絶縁膜上のＰｔを除去する必要
がある。その際、通常リソグラフィの合わせ余裕とし
て、最小加工寸法の０.５倍から１倍程度の余裕をおか
なければならないため、セル面積が１.６倍から２.３
倍程度に増大してしまう。さらにＰｔは蒸気圧の高いハ
ロゲン化合物が不安定のため、化学的なドライエッチン
グが困難であり、特に微細化が進むと合わせ余裕を大き
く取らざるを得ない。そのため、ＤＲＡＭまたは強誘電
体不揮発性メモリの高集積化は困難であった。
【００１３】第一の下部電極３として、ここではＴｉＮ
を用いたが、他のメタル材料例えばＷ，Ｔｉ，ＷＮ，Ｔ
ａ，ＴａＮを用いても同様の効果が確認された。ただ
し、Ｐｔとの密着性や耐酸化性を考えると、特にＴｉ
Ｎ，Ｗ，ＷＮを用いるのが望ましい。もちろん上記のメ
タル材料の積層膜でも同様の効果が得られる。
を用いたが、他のメタル材料例えばＷ，Ｔｉ，ＷＮ，Ｔ
ａ，ＴａＮを用いても同様の効果が確認された。ただ
し、Ｐｔとの密着性や耐酸化性を考えると、特にＴｉ
Ｎ，Ｗ，ＷＮを用いるのが望ましい。もちろん上記のメ
タル材料の積層膜でも同様の効果が得られる。
【００１４】第二の下部電極４の材料として、ここでは
Ｐｔを用いたが、他にＲｕ，Ｉｒ，Ｐｄ、およびその酸
化物を用いても、反応律速条件下の赤外線輻射加熱方式
によるＣＶＤ法によって形成すれば、同様の効果が確認
できる。また、原料としてはＰｔ(ＰＦ3)4に限らず、Ｐ
ｔおよびＲｕ，Ｉｒ，Ｐｄのハロゲン化物や塩化物，有
機金属原料を用いても同様の効果が期待できる。
Ｐｔを用いたが、他にＲｕ，Ｉｒ，Ｐｄ、およびその酸
化物を用いても、反応律速条件下の赤外線輻射加熱方式
によるＣＶＤ法によって形成すれば、同様の効果が確認
できる。また、原料としてはＰｔ(ＰＦ3)4に限らず、Ｐ
ｔおよびＲｕ，Ｉｒ，Ｐｄのハロゲン化物や塩化物，有
機金属原料を用いても同様の効果が期待できる。
【００１５】第二の下部電極４の形成後、容量絶縁膜と
してＭＯＣＶＤによってＰｂＴiＯ3を１００ｎｍ形成し
た。ＰｂＴｉＯ3 は、アルゴンをキャリアガスとして、
140℃に加熱したＰｂ(ＤＰＭ)2 および３０℃に加熱し
たＴｉ(ｉ−ＯＣ3Ｈ7)4 を反応容器内に導入するととも
に、酸素を１０００cc／分の流量で供給し、原料を酸化
した。基板温度は５５０℃とした。その後、上部電極と
してＰｔをＭＯＣＶＤ法によって１００ｎｍ形成して、
図１（ｃ）および図３（ｂ）に示す半導体装置を形成し
た。このＰｂＴｉＯ3 の比誘電率は１５０程度であり、
容量の電圧依存性は、非線形特性とヒステリシス特性を
示した。
してＭＯＣＶＤによってＰｂＴiＯ3を１００ｎｍ形成し
た。ＰｂＴｉＯ3 は、アルゴンをキャリアガスとして、
140℃に加熱したＰｂ(ＤＰＭ)2 および３０℃に加熱し
たＴｉ(ｉ−ＯＣ3Ｈ7)4 を反応容器内に導入するととも
に、酸素を１０００cc／分の流量で供給し、原料を酸化
した。基板温度は５５０℃とした。その後、上部電極と
してＰｔをＭＯＣＶＤ法によって１００ｎｍ形成して、
図１（ｃ）および図３（ｂ）に示す半導体装置を形成し
た。このＰｂＴｉＯ3 の比誘電率は１５０程度であり、
容量の電圧依存性は、非線形特性とヒステリシス特性を
示した。
【００１６】誘電体として、ここではＰｂＴｉＯ3 を用
いたが、他にＳｒＴｉＯ3，（Ｂａ,Ｓｒ)ＴｉＯ3，Ｐｂ
(Ｔｉ，Ｚｒ)Ｏ3 ，Ｂｉ系層状強誘電体を用いることが
できる。
いたが、他にＳｒＴｉＯ3，（Ｂａ,Ｓｒ)ＴｉＯ3，Ｐｂ
(Ｔｉ，Ｚｒ)Ｏ3 ，Ｂｉ系層状強誘電体を用いることが
できる。
【００１７】さらにＤＲＡＭおよび強誘電体不揮発性メ
モリに本発明を用いたキャパシタ形成プロセスを適用
し、それぞれのメモリ動作が確認された。
モリに本発明を用いたキャパシタ形成プロセスを適用
し、それぞれのメモリ動作が確認された。
【００１８】
【発明の効果】本発明によれば、Ｐｔ等の電極を選択的
に形成することができ、キャパシタの微細化と工程数の
削減を同時に実現できる。さらに、ＤＲＡＭや不揮発性
強誘電体メモリの高集積化が可能となった。
に形成することができ、キャパシタの微細化と工程数の
削減を同時に実現できる。さらに、ＤＲＡＭや不揮発性
強誘電体メモリの高集積化が可能となった。
【図１】本発明の一実施例の工程の説明図。
【図２】本発明の効果を示すＰｔ成長速度の基板温度依
存性の特性図。
存性の特性図。
【図３】本発明の第二実施例の工程の説明図。
【図４】従来方法を示す工程の説明図。
１…コンタクト、２…層間絶縁膜、３…第一の下部電
極、４…第二の下部電極、５…誘電体膜、６…上部電
極。
極、４…第二の下部電極、５…誘電体膜、６…上部電
極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 櫛田 恵子 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 茂庭 昌弘 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (6)
- 【請求項１】層間絶縁膜およびコンタクト上に第一およ
び第二の下部電極，誘電体膜，上部電極が順次積層され
たキャパシタにおいて、所望の大きさに加工された前記
第一の下部電極の上面および側面のみに前記第二の下部
電極が形成されており、さらに前記第二の下部電極が高
誘電体膜および前記上部電極で覆われていることを特徴
とする薄膜キャパシタ。 - 【請求項２】前記層間絶縁膜および前記コンタクト上に
所望の大きさに前記第一の下部電極を形成する工程と、
反応律速条件下の赤外線輻射加熱方式化学的気相成長法
によって前記第一の下部電極の上面および側面部に形成
される第二の下部電極の膜厚が前記第一の下部電極が存
在しない部分の膜厚よりも厚くなるように形成する工程
と、その後のエッチバックによって前記第一の下部電極
の上面および側面上以外の前記第二の下部電極を除去す
る工程からなる請求項１に記載の薄膜キャパシタの製造
方法。 - 【請求項３】前記層間絶縁膜および前記コンタクト上に
所望の大きさに前記第一の下部電極を形成する工程と、
前記第二の下部電極を反応律速条件下の赤外線輻射加熱
方式化学的気相成長法によって前記第一の下部電極の上
面および側面部のみに選択的に形成する工程からなる請
求項１に記載の薄膜キャパシタの製造方法。 - 【請求項４】請求項２または３に記載の前記赤外線輻射
加熱方式化学的気相成長法は、赤外線ランプ加熱また
は、非接触抵抗加熱によって行われる薄膜キャパシタの
製造方法。 - 【請求項５】請求項２または３に記載の前記第一の下部
電極はＴｉＮまたはＷであり、前記第二の下部電極はＰ
ｔ，Ｒｕ，Ｒｕ酸化物、Ｉｒ，Ｉｒ酸化物、Ｐｄ，Ｐｄ
酸化物のうち少なくとも１種以上からなる薄膜キャパシ
タの製造方法。 - 【請求項６】請求項２または３に記載のキャパシタ形成
方法を用いて形成された請求項１に記載のキャパシタ構
造を有する強誘電体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8028929A JPH09223778A (ja) | 1996-02-16 | 1996-02-16 | 薄膜キャパシタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8028929A JPH09223778A (ja) | 1996-02-16 | 1996-02-16 | 薄膜キャパシタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09223778A true JPH09223778A (ja) | 1997-08-26 |
Family
ID=12262100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8028929A Pending JPH09223778A (ja) | 1996-02-16 | 1996-02-16 | 薄膜キャパシタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09223778A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1056146A (ja) * | 1996-08-08 | 1998-02-24 | Mitsubishi Electric Corp | 高誘電率材料キャパシタを有する半導体装置 |
| JP2000183301A (ja) * | 1998-12-08 | 2000-06-30 | Hyundai Microelectronics Co Ltd | 半導体素子のキャパシタ製造方法 |
| WO2000075992A1 (en) * | 1999-06-04 | 2000-12-14 | Seiko Epson Corporation | Ferroelectric memory device and method of manufacturing the same |
| KR20010017211A (ko) * | 1999-08-09 | 2001-03-05 | 박종섭 | 반도체 소자의 캐패시터 제조 방법 |
-
1996
- 1996-02-16 JP JP8028929A patent/JPH09223778A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1056146A (ja) * | 1996-08-08 | 1998-02-24 | Mitsubishi Electric Corp | 高誘電率材料キャパシタを有する半導体装置 |
| JP2000183301A (ja) * | 1998-12-08 | 2000-06-30 | Hyundai Microelectronics Co Ltd | 半導体素子のキャパシタ製造方法 |
| WO2000075992A1 (en) * | 1999-06-04 | 2000-12-14 | Seiko Epson Corporation | Ferroelectric memory device and method of manufacturing the same |
| US6420190B1 (en) | 1999-06-04 | 2002-07-16 | Seiko Epson Corporation | Method of manufacturing ferroelectric memory device |
| KR100457121B1 (ko) * | 1999-06-04 | 2004-11-16 | 세이코 엡슨 가부시키가이샤 | 강유전체 메모리 소자 및 그 제조 방법 |
| US6885050B2 (en) | 1999-06-04 | 2005-04-26 | Seiko Epson Corporation | Ferroelectric memory device and method of manufacturing the same |
| CN100431137C (zh) * | 1999-06-04 | 2008-11-05 | 精工爱普生株式会社 | 强电介质存储元件及其制造方法 |
| KR20010017211A (ko) * | 1999-08-09 | 2001-03-05 | 박종섭 | 반도체 소자의 캐패시터 제조 방법 |
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