JPH09223936A

JPH09223936A - 差動増幅回路

Info

Publication number: JPH09223936A
Application number: JP8052384A
Authority: JP
Inventors: Manabu Okamoto; 学岡本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-02-15
Filing date: 1996-02-15
Publication date: 1997-08-26

Abstract

(57)【要約】【課題】差動増幅回路で次段の信号処理回路に制限を
与えることなしにオフセット電圧を低減する。【解決手段】電流供給手段である差動回路Ａ１と信号
の増幅処理を行なう差動増幅回路Ａ２を備える。また、
信号の増幅処理を行なう差動回路Ａ２は、差動回路Ａ２
Ａ１から出力をとり出すトランジスタＱ１０とそのベー
ス電流分を補正するトランジスタＱ９を備える。これに
より、電流供給手段である差動回路Ａ１より信号の増幅
処理を行なう差動増幅回路Ａ２の差動接続されたトラン
ジスタに精度のよいコレクタ電流を供給することによっ
てオフセット電圧を低減することができる。また、出力
トランジスタＱ１０のベース電流分を補正するトランジ
スタＱ９を備える事により、さらにオフセット電圧を低
減するようにしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は差動増幅回路に関
し、特にオフセット電圧を低減させる差動増幅回路に関
する。

【０００２】

【従来の技術】従来の差動増幅回路は、図２に示すよう
な回路構成をしている。回路の接続は、トランジスタＱ
１１のエミッタとトランジスタＱ１２のエミッタが定電
流源Ｉ５に接続され、トランジスタＱ１１のコレクタと
トランジスタＱ１３のコレクタ、ベースが、トランジス
タＱ１３のベースに接続される。また、トランジスタＱ
１２のコレクタとトランジスタＱ１４のコレクタがトラ
ンジスタＱ１５のベースに接続される。トランジスタＱ
１５のコレクタは定電流源Ｉ６に接続される。トランジ
スタＱ１１のベースは、信号入力端子６、トランジスタ
Ｑ１２のベースは、リファレンス入力端子７に接続され
る。トランジスタＱ１５のエミッタは、抵抗Ｒ３と出力
端子８に接続される。定電流源Ｉ５、Ｉ６は、プラス電
源端子９に接続され、トランジスタＱ１３のエミッタと
トランジスタＱ１４のエミッタと抵抗Ｒ３がマイナス電
源端子１０に接続される。

【０００３】また、この回路では、トランジスタＱ１
３、トランジスタＱ１４で差動増幅回路のアクティブ負
荷を構成している。これを抵抗負荷にしてしまうと差動
増幅回路のゲインが著しく減少してしまう。ここでＡｖ
＝ｇｍ・ＲＬアクティブ負荷の場合、ｇｍ＝１／ｒ_ｅおよびＲＬ
は大きい。抵抗負荷の場合、ｇｍ＝１／２ｒ_ｅおよび
ＲＬは小さい。Ａｖ：ゲイン、ｇｍ：相互コンダク
タンス、ＲＬ：負荷抵抗、ｒ_ｅ：エミッタ抵抗

【０００４】次に、この回路構成でオフセット電圧を低
減する方法について説明する。差動増幅回路では、差動
入力部の２つのトランジスタのコレクタ電流の差が、オ
フセット電圧となる。よって、本回路でオフセット電圧
を低減するためには、図２のトランジスタＱ１１のコレ
クタ電流Ｉ_ＣＱ１１とトランジスタＱ１２のコレクタ電
流Ｉ_ＣＱ１２を同じ値にする。

【０００５】ここで、トランジスタＱ１３のコレクタ電
流をＩ_ＣＱ１３、トランジスタＱ１４のコレクタ電流を
Ｉ_ＣＱ１４、トランジスタＱ１３のベース電流をＩ
_ＢＱ１３、トランジスタＱ１４のベース電流をＩ
_ＢＱ１４、トランジスタＱ１５のベース電流をＩ
_ＢＱ１５とする。Ｉ_ＣＱ１１＝Ｉ_ＣＱ１３＋Ｉ_ＢＱ１３＋Ｉ_ＢＱ１４Ｉ_ＣＱ１２＝Ｉ_ＣＱ１４＋Ｉ_ＢＱ１５さらにここで、Ｉ_ＣＱ１３＝Ｉ_ＣＱ１４、Ｉ_ＢＱ１３＝
Ｉ_ＢＱ１４とするとＩ_ＣＱ１１＝Ｉ_ＣＱ１３＋２Ｉ_ＢＱ１３Ｉ_ＣＱ１２＝Ｉ_ＣＱ１３＋Ｉ_ＢＱ１５従って、Ｉ_ＣＱ１１＝Ｉ_ＣＱ１２とするには、２Ｉ
_ＢＱ１３＝Ｉ_ＢＱ１５とする必要がある。２Ｉ_ＢＱ１３
＝Ｉ_ＢＱ１５とすると、トランジスタＱ１５のコレクタ
電流ＩＣＱ１５も決まる。

【０００６】次に、図３に差動増幅回路を使用して演算
増幅器を構成する時のブロック図を示す。この構成は、
差動増幅回路Ｂ１と２段目の増幅回路Ｂ２と出力段回路
Ｂ３からなる。信号入力端子１１からＢ１に入力された
入力信号は、差動増幅されてＢ２に入力される。ここで
リファレンス端子１２にはリファレンス電圧が入力され
る。そしてＢ２でさらに増幅された後にＢ３の出力端子
１３から出力される。ここで、上記の図２は、差動増幅
回路Ｂ１にあたる。

【０００７】図４は、従来の差動増幅回路を用いて単電
源動作（正電源とグランドで動作する）をさせて、零
（グランド）の入力を必要とする演算増幅器を構成した
回路図である。まず、回路接続を説明する。トランジス
タＱ１６のエミッタとトランジスタＱ１７のエミッタが
定電流源Ｉ７に接続され、トランジスタＱ１６のコレク
タとトランジスタＱ２０のコレクタ、ベースがトランジ
スタＱ２１のベースに接続される。トランジスタＱ１７
のコレクタとトランジスタＱ２１のコレクタとコンデン
サＣ１がトランジスタＱ２２のベースに接続される。

【０００８】また、トランジスタＱ１６のベースと、ト
ランジスタＱ１８のエミッタが定電流源Ｉ８に接続さ
れ、トランジスタＱ１７のベースとトランジスタＱ１９
のエミッタが定電流源Ｉ９に接続される。トランジスタ
Ｑ２２のエミッタは定電流源Ｉ１０とトランジスタＱ２
３のベース、コレクタに接続される。トランジスタＱ２
３のエミッタは、トランジスタＱ２４のベースに接続さ
れる。トランジスタＱ２４のコレクタは、トランジスタ
Ｑ２５のベースとトランジスタＱ２９のベースとコンデ
ンサＣ１と定電流源Ｉ１１に接続される。トランジスタ
Ｑ２５のエミッタは、トランジスタＱ２６のベースに接
続され、トランジスタＱ２６のエミッタとトランジスタ
Ｑ２８のコレクタとトランジスタＱ２９のエミッタは、
出力端子１６に接続される。トランジスタＱ２８のベー
スは、トランジスタＱ２７のコレクタ、ベースと定電流
源Ｉ１２に接続される。

【０００９】トランジスタＱ１８のベースは、信号入力
端子１４に接続され、トランジスタＱ１９のベースは、
リファレンス入力端子１５に接続される。定電流源Ｉ
７、Ｉ８、Ｉ９、Ｉ１０、Ｉ１１、Ｉ１２とトランジス
タＱ２５のコレクタ、トランジスタＱ２６のコレクタ
は、それぞれプラス電源端子１７に接続され、トランジ
スタＱ１８のコレクタ、トランジスタＱ１９のコレク
タ、トランジスタＱ２０のエミッタ、トランジスタＱ２
１のエミッタ、トランジスタＱ２２のコレクタ、トラン
ジスタＱ２４のエミッタ、トランジスタＱ２７のエミッ
タ、トランジスタＱ２８のエミッタ、トランジスタＱ２
９のコレクタは、それぞれグランド端子１８に接続され
る。

【００１０】次に構成について説明する。図４では、ト
ランジスタＱ１６、Ｑ１７、Ｑ１８、Ｑ１９で差動入力
段を構成している。また、トランジスタＱ２０、Ｑ２１
で差動増幅回路のアクティブ負荷を構成している。トラ
ンジスタＱ２２は、差動増幅回路から出力をとり出すト
ランジスタで、差動増幅回路Ａ３と２段目増幅回路Ａ４
をつないでいる。また、トランジスタＱ２３、Ｑ２４と
位相補正用コンデンサＣ１と定電流源Ｉ１１は、２段目
増幅回路Ａ４を構成している。さらに、トランジスタＱ
２５、Ｑ２６、Ｑ２７、Ｑ２８、Ｑ２９定電流源Ｉ１２
は、出力段回路Ａ５を構成している。

【００１１】次に単電源動作時に、零入力を可能にする
方法を説明する。トランジスタＱ２２のベースの電位
は、トランジスタＱ２１を正常に動作させるために最低
でもトランジスタのＶ_ＢＥを１個分（約０．８Ｖ）零よ
り高い電位にする必要がある。また、トランジスタＱ１
７を正常動作させるために、トランジスタＱ１７のエミ
ッタの電位をトランジスタＱ２２のベースより、Ｖ_ＢＥ
を１個分高い値にする必要がある。この時、トランジス
タＱ１７のエミッタの電位をあまり高くすると、入力電
圧範囲のプラス側が小さくなる。これにより、トランジ
スタＱ２２のベース電位は、Ｖ_ＢＥを１個分、零より高
い値、トランジスタＱ１７のエミッタの電位は、Ｖ_ＢＥ
を２個分、零より高くした値が最適であることがわか
る。よって、トランジスタＱ１７のエミッタの電位をＶ
_ＢＥ２個分、零より高くするために、差動入力段を構成
するトランジスタＱ１６、Ｑ１７、Ｑ１８、Ｑ１９は、
ダーリントン構成をとる必要がある。そして、トランジ
スタＱ２２のベース電位をＶ_ＢＥ１個分、零より高くす
るためにトランジスタＱ２２をＰＮＰトランジスタにし
て、２段目増幅回路トランジスタＱ２３、Ｑ２４につな
いでいる。

【００１２】次に、図４の構成でオフセット電圧を低減
する方法について説明する。上記図２の構成で説明した
ものと同じように、オフセット電圧を低減するには、ト
ランジスタＱ１６のコレクタ電流Ｉ_ＣＱ１６とトランジ
スタＱ１７のコレクタ電流Ｉ_ＣＱ１７を同じ値にする。
ここでトランジスタＱ２０のコレクタ電流を
Ｉ_ＣＱ２０、トランジスタＱ２１のコレクタ電流をＩ
_ＣＱ２１、トランジスタＱ２０のベース電流をＩ
_ＢＱ２０、トランジスタＱ２１のベース電流をＩ
_ＢＱ２１、トランジスタＱ２２のベース電流をＩ
_ＢＱ２２とする。

【００１３】Ｉ_ＣＱ１６＝Ｉ_ＣＱ２０＋Ｉ_ＢＱ２０＋Ｉ_ＢＱ２１Ｉ_ＣＱ１７＝Ｉ_ＣＱ２１−Ｉ_ＢＱ２２さらにここでＩ_ＣＱ２０＝Ｉ_ＣＱ２１Ｉ_ＢＱ２０＝Ｉ_ＢＱ２１とするとＩ_ＣＱ１６＝Ｉ_ＣＱ２０＋２Ｉ_ＢＱ２０Ｉ_ＣＱ１７＝Ｉ_ＣＱ２０−Ｉ_ＢＱ２２従って、Ｉ_ＣＱ１６＝Ｉ_ＣＱ１７とするには、２Ｉ
_ＢＱ２０＝−Ｉ_ＢＱ２２としなければならない。しか
し、これは不可能である。

【００１４】

【発明が解決しようとする課題】以上説明したとおり、
従来の回路構成でオフセット電圧を低減するには、図２
の構成では、２Ｉ_ＢＱ１３＝Ｉ_ＢＱ１５とする必要があ
り、これをすると、Ｉ_ＣＱ１５の値が決まってしまう。
この結果、図３の差動増幅回路Ｂ１の次段の２段目増幅
回路Ｂ２に流れる電流を決めてしまう事となり、次段の
信号処理回路に制限を与えてしまうという問題があっ
た。また、図４の構成では、２Ｉ_ＢＱ２０＝−Ｉ
_ＢＱ２２とする必要があるが、これは、不可能である。
従って図４の構成では、オフセット電圧を低減する事が
できない。

【００１５】

【課題を解決するための手段】本発明の差動増幅回路
は、電流供給手段である差動回路と、信号の増幅処理を
行なう差動回路とを備えることを特徴とするものであ
る。また、本発明の差動増幅回路は、差動入力部とアク
ティブ負荷回路で構成される電流供給手段である差動回
路と、差動入力部とアクティブ負荷回路と出力のＮＰＮ
トランジスタとベース電流分を補正するＮＰＮトランジ
スタおよび抵抗で構成される信号の増幅処理を行なう差
動回路とを備えることを特徴とするものである。

【００１６】また、本発明の差動増幅回路は、差動入力
部とアクティブ負荷で構成される電流供給手段である差
動回路と、差動入力部とアクティブ負荷と出力ＰＮＰト
ランジスタと出力ＰＮＰトランジスタのベース電流を補
正するＰＮＰトランジスタで構成される信号の増幅処理
を行なう差動回路と、バイアスを与えるトランジスタと
定電流源で構成されるバイアス回路と、トランジスタと
コンデンサ、定電流源で構成される２段目増幅回路と、
トランジスタと定電流源で構成される出力段回路、とを
備えることを特徴とするものである。

【００１７】

【作用】本発明は、差動増幅回路の次段の信号処理回路
に制限を与えないで、オフセット電圧を低減する事が目
的であり、これを達成するために差動増幅回路を改良し
た。つまり、電流供給手段である差動回路と信号の増幅
処理を行なう差動増幅回路とを備えている。また、信号
の増幅処理を行なう差動増幅回路は、差動回路から出力
をとり出すトランジスタとそのベース電流分を補正する
トランジスタを備えている。本発明において、電流供給
手段である差動回路より信号の増幅処理を行なう差動増
幅回路の差動接続されたトランジスタに精度のよいコレ
クタ電流を供給することによって、オフセット電圧を低
減することができる。また、出力のトランジスタのベー
ス電流分を補正するトランジスタを備える事により、さ
らにオフセット電圧を低減するようにしている。さら
に、出力トランジスタがＰＮＰトランジスタの場合でも
ＮＰＮトランジスタの時と同じ効果を得る。

【００１８】

【発明の実施の形態】本発明の実施例について図面を参
照して説明する。

【００１９】

【実施例１】図１は、本発明の１実施例の差動増幅回路
である。まず、回路構成について説明する。図１の差動
増幅回路は、電流供給手段である差動回路Ａ１と信号の
増幅処理を行なう差動回路Ａ２で構成される。差動回路
Ａ１は差動入力部Ａ１Ａ１とアクティブ負荷回路Ａ１Ａ
２で構成される。差動入力部Ａ１Ａ１はトランジスタＱ
１とトランジスタＱ２と定電流源Ｉ１で構成される。ア
クティブ負荷回路Ａ１Ａ２はトランジスタＱ５とトラン
ジスタＱ６で構成される。差動回路Ａ２は、差動入力部
Ａ２Ａ１とアクティブ負荷回路Ａ２Ａ２と出力のＮＰＮ
トランジスタＱ１０とＱ１０のベース電流分を補正する
ＮＰＮトランジスタＱ９および抵抗Ｒ１、Ｒ２で構成さ
れる。差動入力部Ａ２Ａ１は、トランジスタＱ３とトラ
ンジスタＱ４と定電流源Ｉ２で構成される。アクティブ
負荷回路Ａ２Ａ２はトランジスタＱ７とトランジスタＱ
８で構成される。

【００２０】回路接続を説明する。トランジスタＱ１の
エミッタとトランジスタＱ２のエミッタが定電流源Ｉ１
に接続され、トランジスタＱ１のコレクタとトランジス
タＱ５のコレクタ、ベースとトランジスタＱ７のベース
がトランジスタＱ８のベースに接続される。また、トラ
ンジスタＱ２のコレクタは、トランジスタＱ６のコレク
タ、ベースに接続され、トランジスタＱ３のエミッタと
トランジスタＱ４のエミッタが定電流源Ｉ２に接続され
る。さらに、トランジスタＱ３のコレクタとトランジス
タＱ７のコレクタがトランジスタＱ９のベースに接続さ
れ、トランジスタＱ４のコレクタとトランジスタＱ８の
コレクタがトランジスタＱ１０のベースに接続される。
トランジスタＱ９のコレクタは、定電流源Ｉ３に接続さ
れ、トランジスタＱ１０のコレクタは、定電流源Ｉ４に
接続される。

【００２１】トランジスタＱ１のベースとトランジスタ
Ｑ３のベースは、信号入力端子１に接続され、トランジ
スタＱ２のベースとトランジスタＱ４のベースはリファ
レンス入力端子２に接続される。トランジスタＱ１０の
エミッタは、抵抗Ｒ２と出力端子３に接続され、トラン
ジスタＱ９のエミッタは抵抗Ｒ１に接続される。定電流
源Ｉ１、Ｉ２、Ｉ３、Ｉ４はそれぞれプラス電源端子４
に接続される。トランジスタＱ５のエミッタ、トランジ
スタＱ６のエミッタ、トランジスタＱ７のエミッタ、ト
ランジスタＱ８のエミッタ、抵抗Ｒ１、抵抗Ｒ２は、そ
れぞれマイナス電源端子５に接続される。

【００２２】回路動作を説明する。信号入力端子１から
入力された信号は、差動回路Ａ１のトランジスタＱ１と
差動回路Ａ２のトランジスタＱ３に供給される。信号入
力端子１にリファレンス入力端子２より低い電圧が入力
されるとトランジスタＱ１がＯＮし、トランジスタＱ５
がＯＮする。トランジスタＱ５がＯＮするとカレントミ
ラー構成になっているトランジスタＱ７とＱ８にＱ５の
コレクタ電流と同じ電流を流す。次に信号入力端子１に
リファレンス入力端子２より高い電圧が入力されると、
トランジスタＱ１がＯＦＦし、トランジスタＱ２がＯＮ
する。するとトランジスタＱ５がＯＦＦしトランジスタ
Ｑ７、Ｑ８にも電流が流れない。

【００２３】差動回路Ａ２の動作に注目すると、従来の
図２に示す差動増幅回路の動作と全く同じ動作である。
従って本発明の差動増幅回路の特性は、従来の差動増幅
回路の特性と同等である。次に差動回路Ａ２の入力トラ
ンジスタＱ３とＱ４に流れるコレクタ電流Ｉ_ＣＱ３、Ｉ
_ＣＱ４に注目する。差動回路Ａ２が完全につり合ってい
る時、Ｉ_ＣＱ３とＩ_ＣＱ４はトランジスタＱ５、Ｑ７、
Ｑ８のカレントミラー回路により電流を供給されるので
Ｉ_ＣＱ５＝Ｉ_ＣＱ７＝Ｉ_ＣＱ８となる。また、定電流源
Ｉ３とＩ４は同じ電流を流すとすると出力トランジスタ
Ｑ１０のベース電流Ｉ_ＢＱ１０は、トランジスタＱ９の
ベース電流Ｉ_ＢＱ９と同じになる。従ってＩ_ＣＱ３＝Ｉ
_ＢＱ９＋Ｉ_ＣＱ７＝Ｉ_ＢＱ１０＋Ｉ_ＣＱ８＝Ｉ_ＣＱ４と
なる。また、図１を使用して演算増幅器を構成する場合
は、図３のブロック図となり、図１は、図３のブロック
図中の差動増幅回路Ｂ１にあたる。

【００２４】

【実施例２】図５は第２の実施例の差動増幅回路を使用
した演算増幅器である。まず、回路構成について説明す
る。図５の演算増幅回路は、電流供給手段である差動回
路Ａ６と信号の増幅処理を行なう差動回路Ａ７とバイア
ス回路Ａ８と２段目増幅回路Ａ９と出力段回路Ａ１０で
構成される。差動回路Ａ６は、差動入力部Ａ６Ａ１とア
クティブ負荷Ａ６Ａ２で構成される。差動入力部Ａ６Ａ
１はダーリントン接続のトランジスタＱ３０とＱ３１と
Ｑ３２とＱ３３と定電流源Ｉ１３、Ｉ１５、Ｉ１６で構
成される。アクティブ負荷回路Ａ６Ａ２は、トランジス
タＱ３８とＱ３９で構成される。

【００２５】差動回路Ａ７は、差動入力部Ａ７Ａ１とア
クティブ負荷Ａ７Ａ２と出力ＰＮＰトランジスタＱ４３
と出力ＰＮＰトランジスタＱ４３のベース電流を補正す
るＰＮＰトランジスタＱ４２で構成される。差動入力部
Ａ７Ａ１は、ダーリントン接続のトランジスタＱ３４と
Ｑ３５、Ｑ３６、Ｑ３７と定電流源Ｉ１４、Ｉ１７、Ｉ
１８で構成される。アクティブ負荷Ａ７Ａ２はトランジ
スタＱ４０とＱ４１で構成される。また、バイアス回路
Ａ８は、バイアスを与えるトランジスタＱ４４、Ｑ４５
と定電流源Ｉ２１で構成され、２段目増幅回路Ａ９は、
トランジスタＱ４６、Ｑ４７とコンデンサＣ２定電流源
Ｉ２２で構成される。出力段回路Ａ１０は、トランジス
タＱ４８、Ｑ４９、Ｑ５０、Ｑ５１、Ｑ５２と定電流源
Ｉ２３で構成される。

【００２６】回路接続を説明する。トランジスタＱ３０
のエミッタとトランジスタＱ３１のエミッタが定電流源
Ｉ１３に接続され、トランジスタＱ３０のコレクタとト
ランジスタＱ３８のコレクタ、ベースとトランジスタＱ
４０のベースがトランジスタＱ４１のベースに接続され
る。トランジスタＱ３１のコレクタは、トランジスタＱ
３９のコレクタ、ベースに接続される。トランジスタＱ
３０のベースとトランジスタＱ３２のエミッタが定電流
源１５に接続され、トランジスタＱ３１のベースとトラ
ンジスタＱ３３のエミッタが定電流源１６に接続され
る。

【００２７】また、トランジスタＱ３４のエミッタとト
ランジスタＱ３５のエミッタが定電流源Ｉ１４に接続さ
れ、トランジスタＱ３４のコレクタとトランジスタＱ４
０のコレクタがトランジスタＱ４２のベースに接続され
る。トランジスタＱ３５のコレクタとトランジスタＱ４
１のコレクタとコンデンサＣ２がトランジスタＱ４３の
ベースに接続される。トランジスタＱ３４のベースとト
ランジスタＱ３６のエミッタが定電流源Ｉ１７に接続さ
れ、トランジスタＱ３５のベースとトランジスタＱ３７
のエミッタが定電流源Ｉ１８に接続される。さらに、ト
ランジスタＱ４２のエミッタは、定電流源Ｉ１９とトラ
ンジスタＱ４４のコレクタ、ベースに接続され、トラン
ジスタ４５のコレクタは定電流源Ｉ２１に接続される。

【００２８】トランジスタＱ４３のエミッタは定電流源
Ｉ２０とトランジスタＱ４６のコレクタ、ベースに接続
される。トランジスタＱ４４のエミッタは、トランジス
タＱ４５のベースに接続される。トランジスタＱ４６の
エミッタは、トランジスタＱ４７のベースに接続され、
トランジスタＱ４７のコレクタは、トランジスタＱ５２
のベースと定電流源Ｉ２２とトランジスタＱ４８のベー
スと、コンデンサＣ２に接続される。また、トランジス
タＱ４８のエミッタは、トランジスタＱ４９のベースに
接続され、トランジスタＱ４９のエミッタは、トランジ
スタＱ５１のコレクタとトランジスタＱ５２のエミッタ
に接続される。トランジスタＱ５０のコレクタ、ベース
は、トランジスタＱ５１のベースと定電流源Ｉ２３に接
続される。

【００２９】定電流源Ｉ１３、Ｉ１４、Ｉ１５、Ｉ１
６、Ｉ１７、Ｉ１８、Ｉ１９、Ｉ２０、Ｉ２１、Ｉ２
２、Ｉ２３のそれぞれとトランジスタＱ４８のコレクタ
とトランジスタＱ４９のコレクタが、プラス電源端子２
２に接続される。トランジスタＱ３２のベースとトラン
ジスタＱ３６のベースが信号入力端子１９に接続され、
トランジスタＱ３３のベースとトランジスタＱ３７のベ
ースがリファレンス入力端子２０に接続される。

【００３０】トランジスタＱ３２のコレクタ、トランジ
スタＱ３３のコレクタ、トランジスタＱ３６のコレク
タ、トランジスタＱ３７のコレクタ、トランジスタＱ３
８のエミッタ、トランジスタＱ４０のエミッタ、トラン
ジスタＱ４１のエミッタ、トランジスタＱ４２のコレク
タ、トランジスタＱ４３のコレクタ、トランジスタＱ３
９のエミッタ、トランジスタＱ４５のエミッタ、トラン
ジスタＱ４７のエミッタ、トランジスタＱ５０のエミッ
タ、トランジスタＱ５１のエミッタ、トランジスタＱ５
２のコレクタのそれぞれがグランド端子２３に接続され
る。

【００３１】回路動作について説明する。信号入力端子
１９から入力された信号は、差動回路Ａ６のトランジス
タＱ３２と差動回路Ａ７のトランジスタＱ３６に供給さ
れる。信号入力端子１９にリファレンス入力端子２０よ
り低い電圧が入力されるとトランジスタＱ３２とトラン
ジスタＱ３０が動作し、トランジスタＱ３８が動作して
電流を流す。トランジスタＱ３８が動作すると、カレン
トミラー構成になっているトランジスタＱ４０とトラン
ジスタＱ４１が動作する。

【００３２】次に、信号入力端子１９にリファレンス入
力端子２０より高い電圧が入力されると、トランジスタ
Ｑ３２とトランジスタＱ３０の動作が停止し、トランジ
スタＱ３３とトランジスタＱ３１が動作する。トランジ
スタＱ３０の動作が停止すると、トランジスタＱ３８の
動作も停止し、トランジスタＱ４０とトランジスタＱ４
１の動作が停止する。ここで差動回路Ａ７の動作に注目
すると、通常の差動増幅回路の動作と全く同じ動作であ
る。従って実施例２においても本発明の差動増幅回路の
特性は、通常の差動増幅回路の特性と同等である。ま
た、図５の２段目増幅回路Ａ９と出力段回路Ａ１０は、
図４の２段増幅回路Ａ４と、出力段Ａ５と全く同じ構成
であり、動作も同じである。

【００３３】次に、差動回路Ａ７の入力トランジスタＱ
３４とＱ３５に流れるコレクタ電流Ｉ_ＣＱ３４、Ｉ
_ＣＱ３５に注目する。Ｉ_ＣＱ３４、Ｉ_ＣＱ３５はそれぞ
れ、Ｉ_ＣＱ３４＝Ｉ_ＣＱ４０−Ｉ_ＢＱ４２、Ｉ_ＣＱ３５
＝Ｉ_ＣＱ４１−Ｉ_ＢＱ４３である。差動回路Ａ７が完全
につり合っている時Ｉ_ＣＱ３４とＩ_ＣＱ３５はトランジ
スタＱ３８、Ｑ４０、Ｑ４１のカレントミラー回路によ
り電流を供給されるので、Ｉ_ＣＱ３８＝Ｉ_ＣＱ４０＝Ｉ
_ＣＱ４１となる。

【００３４】また、トランジスタＱ４２のエミッタの電
位は、バイアス回路Ａ８によりＶ_ＢＥ２個分零よりあが
った値になっており、トランジスタＱ４３のエミッタ電
位もまた、トランジスタＱ４６、Ｑ４７のＶ_ＢＥ分（Ｖ
_ＢＥ２個分）零よりあがった値になっている。これよ
り、トランジスタＱ４２とトランジスタＱ４３のコレク
タ、エミッタ間電圧は、同じ値となり、それぞれのコレ
クタ電流は、アーリー電圧の影響がなくなる。従ってＩ
_ＣＱ４２＝Ｉ_ＣＱ４３となり、Ｉ_ＢＱ４２＝Ｉ_ＢＱ４３
となる。これにより、Ｉ_ＣＱ３４＝Ｉ_ＣＱ４０−Ｉ
_ＢＱ４２＝Ｉ_ＣＱ４１−Ｉ_ＣＱ４３＝Ｉ_ＣＱ３５とな
る。

【００３５】

【発明の効果】以上説明したように本発明は、電流供給
手段である差動回路から信号の増幅処理を行なう差動回
路の入力トランジスタのコレクタ電流を供給するので、
差動増幅回路の次段の信号処理回路に制限を与えること
なく、オフセット電圧を低減するという効果を有する。
参考までに具体的シュミレーション値をあげると、図２
の差動増幅回路を用いて図３のような演算増幅器を構成
した時の入力オフセット電圧Ｖ_ＩＯは１．３１４ｍＶで
あった。それに比べ、本発明の実施例である図１の差動
増幅回路を用いて図３の演算増幅器を構成した時の入力
オフセット電圧Ｖ_ＩＯは、１９６．５８μＶであり（両
方とも電源電圧は、±６Ｖである）、オフセット電圧を
低減するという効果を奏するものである。

【図面の簡単な説明】

【図１】本発明の一実施例の差動増幅回路

【図２】従来の差動増幅回路

【図３】差動増幅回路を使用して演算増幅器を構成した
時のブロック図

【図４】従来の差動増幅回路を用いて単電源動作をさせ
て零入力を必要とする演算増幅器を構成した回路図

【図５】本発明の第２の実施例の差動増幅回路を使用し
た演算増幅器

【符号の説明】Ａ１：電流供給手段である差動回路Ａ１Ａ１：Ａ１内の差動入力部Ａ１Ａ２：Ａ１内のアクティブ負荷回路Ａ２：信号の増幅処理を行なう差動回路Ａ２Ａ１：Ａ２内の差動入力部Ａ２Ａ２：Ａ２内のアクティブ負荷回路Ａ３：差動増幅回路Ａ４：２段目増幅回路Ａ５：出力段回路Ａ６：電流供給手段である差動回路Ａ６Ａ１：Ａ６内の差動入力部Ａ６Ａ２：Ａ６内のアクティブ負荷回路Ａ７：信号の増幅処理を行なう差動回路Ａ７Ａ１：Ａ７内の差動入力部Ａ７Ａ２：Ａ７内のアクティブ負荷回路Ａ８：バイアス回路Ａ９：２段目増幅回路Ａ１０：出力段回路Ｂ１：差動増幅回路Ｂ２：２段目増幅回路Ｂ３：出力段回路Ｑ１〜Ｑ５２：トランジスタＲ１〜Ｒ３：抵抗Ｃ１、Ｃ２：位相補正用コンデンサＩ１〜Ｉ２３：定電流源１：信号入力端子２：リファレンス入力端子３：差動出力端子４：プラス電源端子５：マイナス電源端子６：信号入力端子７：リファレンス入力端子８：差動出力端子９：プラス電源端子１０：マイナス電源端子１１：信号入力端子１２：リファレンス入力端子１３：演算増幅器１４：信号入力端子１５：リファレンス入力端子１６：演算増幅器出力端子１７：プラス電源端子１８：グランド端子１９：信号入力端子２０：リファレンス入力端子２１：演算増幅器出力端子２２：プラス電源端子２３：グランド端子

Claims

【特許請求の範囲】

【請求項１】電流供給手段である差動回路と、信号の
増幅処理を行なう差動回路とを備えることを特徴とする
差動増幅回路。
【請求項２】差動入力部とアクティブ負荷回路で構成
される電流供給手段である差動回路と、差動入力部とア
クティブ負荷回路と出力のＮＰＮトランジスタとベース
電流分を補正するＮＰＮトランジスタおよび抵抗で構成
される信号の増幅処理を行なう差動回路とを備えること
を特徴とする差動増幅回路。
【請求項３】差動入力部とアクティブ負荷で構成され
る電流供給手段である差動回路と、差動入力部とアクテ
ィブ負荷と出力ＰＮＰトランジスタと出力ＰＮＰトラン
ジスタのベース電流を補正するＰＮＰトランジスタで構
成される信号の増幅処理を行なう差動回路と、バイアス
を与えるトランジスタと定電流源で構成されるバイアス
回路と、トランジスタとコンデンサ、定電流源で構成さ
れる２段目増幅回路と、トランジスタと定電流源で構成
される出力段回路、とを備えることを特徴とする差動増
幅回路。