JPH0922597A - 半導体メモリ装置の読出し回路 - Google Patents
半導体メモリ装置の読出し回路Info
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- JPH0922597A JPH0922597A JP19426395A JP19426395A JPH0922597A JP H0922597 A JPH0922597 A JP H0922597A JP 19426395 A JP19426395 A JP 19426395A JP 19426395 A JP19426395 A JP 19426395A JP H0922597 A JPH0922597 A JP H0922597A
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Abstract
(57)【要約】
【目的】 電源電圧が変動しても高速で読み出すことが
できるようにする。 【構成】 電源電圧に対して読出し速度の異なる２つの
カレントミラー型センスアンプＳＡ３とＳＡ４のそれぞ
れの出力端子はＮＯＲ回路９６のそれぞれの入力端子に
接続され、ＮＯＲ回路９６の出力がインバータ９８を経
て出力Ｄｏとして取り出される。
できるようにする。 【構成】 電源電圧に対して読出し速度の異なる２つの
カレントミラー型センスアンプＳＡ３とＳＡ４のそれぞ
れの出力端子はＮＯＲ回路９６のそれぞれの入力端子に
接続され、ＮＯＲ回路９６の出力がインバータ９８を経
て出力Ｄｏとして取り出される。
Description
【０００１】
【発明の属する技術分野】本発明はＲＯＭ（リード・オ
ンリー・メモリ）やＲＡＭ（ランダム・アクセス・メモ
リ）においてメモリセルからの出力信号を読み出す読出
し回路に関するものである。
ンリー・メモリ）やＲＡＭ（ランダム・アクセス・メモ
リ）においてメモリセルからの出力信号を読み出す読出
し回路に関するものである。
【０００２】
【従来の技術】近年は携帯機器市場が拡大している。携
帯機器は電池により駆動され、軽量化のためにはより少
ない本数の電池で駆動できることが望ましい。したがっ
て、このような分野で用いられる半導体製品に対して
は、より低電力化と低消費電力化が望まれている。一
方、そのような環境で使用されても特性が劣化しないこ
とも必要である。つまり、低電圧化、高電圧化ともに特
性を満足させる回路を提供することが必要である。
帯機器は電池により駆動され、軽量化のためにはより少
ない本数の電池で駆動できることが望ましい。したがっ
て、このような分野で用いられる半導体製品に対して
は、より低電力化と低消費電力化が望まれている。一
方、そのような環境で使用されても特性が劣化しないこ
とも必要である。つまり、低電圧化、高電圧化ともに特
性を満足させる回路を提供することが必要である。
【０００３】マスクＲＯＭにおける読出し回路の一例を
図１に示す。複数のワードライン２と複数のビットライ
ン４とのそれぞれの交差部にＲＯＭメモリセル６が配置
されている。各メモリセル６に情報を書き込むために、
メモリセル６のソース電位をメモリセル６ａのように電
源電位Ｖｃｃに固定するか、メモリセル６ｂのようにＧ
ＮＤ電位に固定している。右側の２つのメモリセル６は
プログラムする前の状態を表わしており、いずれの状態
にも固定されていない。ビットライン４は列選択回路８
でのＭＯＳトランジスタを介してデータライン１０に接
続されており、列選択回路８のＭＯＳトランジスタのゲ
ート電極には列選択線１２によって選択信号が印加され
る。データライン１０にはＣＭＯＳインバータからなる
読出し回路１４が設けられており、そのインバータの出
力信号が読出し信号ＳOUTとして取り出される。
図１に示す。複数のワードライン２と複数のビットライ
ン４とのそれぞれの交差部にＲＯＭメモリセル６が配置
されている。各メモリセル６に情報を書き込むために、
メモリセル６のソース電位をメモリセル６ａのように電
源電位Ｖｃｃに固定するか、メモリセル６ｂのようにＧ
ＮＤ電位に固定している。右側の２つのメモリセル６は
プログラムする前の状態を表わしており、いずれの状態
にも固定されていない。ビットライン４は列選択回路８
でのＭＯＳトランジスタを介してデータライン１０に接
続されており、列選択回路８のＭＯＳトランジスタのゲ
ート電極には列選択線１２によって選択信号が印加され
る。データライン１０にはＣＭＯＳインバータからなる
読出し回路１４が設けられており、そのインバータの出
力信号が読出し信号ＳOUTとして取り出される。
【０００４】図１の読出し回路で所定のメモリセルを読
み出す場合は、外部からの入力信号に従って所定のワー
ドライン２と、列選択回路８による所定のビットライン
４とが選択され、選択されたメモリセル６のデータはビ
ットライン４からデータライン１０へと伝搬し、読出し
回路１４に入力される。このとき、メモリセルのソース
がメモリセル６ａのようにＶｃｃ固定であればデータラ
イン１０はハイレベル（以下、Ｈレベルと称す）であ
り、読出し回路１４はＨレベルを感知し、ローレベル
（以下、Ｌレベルと称す）を出力する。また、メモリセ
ルのソースがメモリセル６ｂのようにＧＮＤ固定であれ
ば、データライン１０はＬレベルであり、読出し回路１
４はＬレベルを感知しＨレベルを出力する。
み出す場合は、外部からの入力信号に従って所定のワー
ドライン２と、列選択回路８による所定のビットライン
４とが選択され、選択されたメモリセル６のデータはビ
ットライン４からデータライン１０へと伝搬し、読出し
回路１４に入力される。このとき、メモリセルのソース
がメモリセル６ａのようにＶｃｃ固定であればデータラ
イン１０はハイレベル（以下、Ｈレベルと称す）であ
り、読出し回路１４はＨレベルを感知し、ローレベル
（以下、Ｌレベルと称す）を出力する。また、メモリセ
ルのソースがメモリセル６ｂのようにＧＮＤ固定であれ
ば、データライン１０はＬレベルであり、読出し回路１
４はＬレベルを感知しＨレベルを出力する。
【０００５】メモリセル６のソースがＶｃｃに固定され
ていた場合、ビットライン４及びデータライン１０に伝
搬されるＨレベルは（Ｖｃｃ−Ｖｔｃ）となる。Ｖｔｃ
はメモリセル６のしきい値電圧である。したがって、読
出し回路１４の初段、すなわちこの例ではインバータ、
において貫通電流を生じてしまう。
ていた場合、ビットライン４及びデータライン１０に伝
搬されるＨレベルは（Ｖｃｃ−Ｖｔｃ）となる。Ｖｔｃ
はメモリセル６のしきい値電圧である。したがって、読
出し回路１４の初段、すなわちこの例ではインバータ、
において貫通電流を生じてしまう。
【０００６】その対策として図１に示されるように、読
出し回路１４の入力側とＶｃｃ端子との間にＰＭＯＳト
ランジスタ１６を設け、そのゲート電極を読出し回路１
４の出力側と接続している。これにより、ソースがＶｃ
ｃに固定されたメモリセル６ａを読み出す場合、データ
ライン１０の電位をＰＭＯＳトランジスタ１６によって
Ｖｃｃ電位に引き上げ、貫通電流を防いでいる。
出し回路１４の入力側とＶｃｃ端子との間にＰＭＯＳト
ランジスタ１６を設け、そのゲート電極を読出し回路１
４の出力側と接続している。これにより、ソースがＶｃ
ｃに固定されたメモリセル６ａを読み出す場合、データ
ライン１０の電位をＰＭＯＳトランジスタ１６によって
Ｖｃｃ電位に引き上げ、貫通電流を防いでいる。
【０００７】しかし、今度はデータライン１０がＨレベ
ルを読み出した後、Ｌレベルを読み出す場合、ＰＭＯＳ
トランジスタ１６がオン状態になっているため、Ｌレベ
ルの読出しが遅くなるという問題が生じる。さらに、こ
のプルアップ用ＰＭＯＳトランジスタ１６を設けた場合
も設けない場合も、いずれも判定レベル（読出し回路１
４の論理しきい値）は１つの値しかもっていないので、
Ｈレベルの読出しとＬレベルの読出しのそれぞれに最適
化することはできない。
ルを読み出した後、Ｌレベルを読み出す場合、ＰＭＯＳ
トランジスタ１６がオン状態になっているため、Ｌレベ
ルの読出しが遅くなるという問題が生じる。さらに、こ
のプルアップ用ＰＭＯＳトランジスタ１６を設けた場合
も設けない場合も、いずれも判定レベル（読出し回路１
４の論理しきい値）は１つの値しかもっていないので、
Ｈレベルの読出しとＬレベルの読出しのそれぞれに最適
化することはできない。
【０００８】ＲＡＭメモリ装置のカレントミラー型セン
スアンプの一例を図３（Ｂ）に示す。ＲＡＭメモリセル
のビットライン信号ＢＬとその反転信号ＢＬＢ（記号の
後に付けられたＢは反転信号であることを示す）との一
対の信号がそれぞれＮＭＯＳトランジスタ２０，２２の
ゲート電極に入力される。ＮＭＯＳトランジスタ２０と
２２のドレインとＶｃｃ電源端子との間にはそれぞれＰ
ＭＯＳトランジスタ２４，２６が接続され、ＭＯＳトラ
ンジスタ２０と２４の接続点が両ＰＭＯＳトランジスタ
２４，２６のゲート電極に接続されている。ＮＭＯＳト
ランジスタ２０と２２のソースはＮＭＯＳトランジスタ
２８を介してＧＮＤ端子に接続されている。出力はＭＯ
Ｓトランジスタ２２と２６の接続点から取り出され、そ
の出力端子にはプリチャージ用のＰＭＯＳトランジスタ
２９がＶｃｃ端子との間に接続され、プリチャージ時に
出力がＨレベルとなる。ＭＯＳトランジスタ２８と３０
のゲート電極には制御信号ＳＩＮ１が入力される。この
読出し回路では、制御信号ＳＩＮ１をＨレベルにして読
出しを行なっていると、ビットライン信号ＢＬがＨレベ
ルの信号を読み出すときにＭＯＳトランジスタ２４から
２０及び２８を経てスタティック電流が流れ続ける。
スアンプの一例を図３（Ｂ）に示す。ＲＡＭメモリセル
のビットライン信号ＢＬとその反転信号ＢＬＢ（記号の
後に付けられたＢは反転信号であることを示す）との一
対の信号がそれぞれＮＭＯＳトランジスタ２０，２２の
ゲート電極に入力される。ＮＭＯＳトランジスタ２０と
２２のドレインとＶｃｃ電源端子との間にはそれぞれＰ
ＭＯＳトランジスタ２４，２６が接続され、ＭＯＳトラ
ンジスタ２０と２４の接続点が両ＰＭＯＳトランジスタ
２４，２６のゲート電極に接続されている。ＮＭＯＳト
ランジスタ２０と２２のソースはＮＭＯＳトランジスタ
２８を介してＧＮＤ端子に接続されている。出力はＭＯ
Ｓトランジスタ２２と２６の接続点から取り出され、そ
の出力端子にはプリチャージ用のＰＭＯＳトランジスタ
２９がＶｃｃ端子との間に接続され、プリチャージ時に
出力がＨレベルとなる。ＭＯＳトランジスタ２８と３０
のゲート電極には制御信号ＳＩＮ１が入力される。この
読出し回路では、制御信号ＳＩＮ１をＨレベルにして読
出しを行なっていると、ビットライン信号ＢＬがＨレベ
ルの信号を読み出すときにＭＯＳトランジスタ２４から
２０及び２８を経てスタティック電流が流れ続ける。
【０００９】ＲＡＭメモリ装置のカレントミラー型セン
スアンプの他の例を図４（Ｂ），（Ｃ）に示す。いずれ
もプリチャージ時に出力がＬレベルとなるセンスアンプ
を示したものである。（Ｂ）では一対のビットライン信
号ＢＬとＢＬＢがそれぞれのＮＭＯＳトランジスタ３
０，３２に入力される。ＮＭＯＳトランジスタ３０と３
２のドレインにそれぞれ接続されたＰＭＯＳトランジス
タ３４と３６のソースがＰＭＯＳトランジスタ３８を介
してＶｃｃ端子に接続され、ＰＭＯＳトランジスタ３４
と３６のゲート電極がＭＯＳトランジスタ３０と３４の
接点に接続されてカレントミラー回路を構成している。
ＭＯＳトランジスタ３２と３６の接点が出力端子とな
り、出力端子はＮＭＯＳトランジスタ３９を介してＧＮ
Ｄ端子に接続され、ＭＯＳトランジスタ３９と３８のゲ
ート電極には制御信号ＳＩＮ３が入力される。
スアンプの他の例を図４（Ｂ），（Ｃ）に示す。いずれ
もプリチャージ時に出力がＬレベルとなるセンスアンプ
を示したものである。（Ｂ）では一対のビットライン信
号ＢＬとＢＬＢがそれぞれのＮＭＯＳトランジスタ３
０，３２に入力される。ＮＭＯＳトランジスタ３０と３
２のドレインにそれぞれ接続されたＰＭＯＳトランジス
タ３４と３６のソースがＰＭＯＳトランジスタ３８を介
してＶｃｃ端子に接続され、ＰＭＯＳトランジスタ３４
と３６のゲート電極がＭＯＳトランジスタ３０と３４の
接点に接続されてカレントミラー回路を構成している。
ＭＯＳトランジスタ３２と３６の接点が出力端子とな
り、出力端子はＮＭＯＳトランジスタ３９を介してＧＮ
Ｄ端子に接続され、ＭＯＳトランジスタ３９と３８のゲ
ート電極には制御信号ＳＩＮ３が入力される。
【００１０】一方、（Ｃ）では一対のビットライン信号
ＢＬとＢＬＢがＰＭＯＳトランジスタ４０と４２のゲー
ト電極にそれぞれ入力され、ＰＭＯＳトランジスタ４０
と４２のドレインがそれぞれＮＭＯＳトランジスタ４
４，４６を介してＧＮＤ端子に接続され、ＮＭＯＳトラ
ンジスタ４４と４６のゲート電極がＭＯＳトランジスタ
４０と４４の接点に接続されてカレントミラー回路を構
成している。ＰＭＯＳトランジスタ４０と４２のドレイ
ンはＰＭＯＳトランジスタ４８を介してＶｃｃ端子に接
続されている。ＭＯＳトランジスタ４２と４６の接点が
出力端子となり、出力端子はＮＭＯＳトランジスタ５０
を介してＧＮＤ端子に接続され、ＭＯＳトランジスタ５
０と４８のゲート電極には制御信号ＳＩＮ４が入力され
る。
ＢＬとＢＬＢがＰＭＯＳトランジスタ４０と４２のゲー
ト電極にそれぞれ入力され、ＰＭＯＳトランジスタ４０
と４２のドレインがそれぞれＮＭＯＳトランジスタ４
４，４６を介してＧＮＤ端子に接続され、ＮＭＯＳトラ
ンジスタ４４と４６のゲート電極がＭＯＳトランジスタ
４０と４４の接点に接続されてカレントミラー回路を構
成している。ＰＭＯＳトランジスタ４０と４２のドレイ
ンはＰＭＯＳトランジスタ４８を介してＶｃｃ端子に接
続されている。ＭＯＳトランジスタ４２と４６の接点が
出力端子となり、出力端子はＮＭＯＳトランジスタ５０
を介してＧＮＤ端子に接続され、ＭＯＳトランジスタ５
０と４８のゲート電極には制御信号ＳＩＮ４が入力され
る。
【００１１】メモリセルからのビットライン信号が入力
されるＭＯＳトランジスタがＮチャネルであるかＰチャ
ネルであるかによって、図４（Ｄ）に示されるように電
源電圧Ｖｃｃに対する読出し時間の挙動が異なる。図４
（Ｂ）のセンスアンプＳＡ３では、電源電圧が低下して
２×Ｖｔｎ（ＶｔｎはＮＭＯＳトランジスタのしきい値
電圧）近くになると急に読出し速度が遅くなる。これ
は、センスアンプＳＡ３の動作点がＮＭＯＳトランジス
タの飽和領域にあるためには、Ｖｃｃ≧２Ｖtｎでなけ
ればならないからである。一方、図４（Ｃ）に示される
センスアンプＳＡ４にはこのような欠点はないが、電源
電圧Ｖｃｃが高くなってもそれほど読出し速度は向上せ
ず、却ってセンスアンプＳＡ３よりも読出し速度が遅く
なってしまう。
されるＭＯＳトランジスタがＮチャネルであるかＰチャ
ネルであるかによって、図４（Ｄ）に示されるように電
源電圧Ｖｃｃに対する読出し時間の挙動が異なる。図４
（Ｂ）のセンスアンプＳＡ３では、電源電圧が低下して
２×Ｖｔｎ（ＶｔｎはＮＭＯＳトランジスタのしきい値
電圧）近くになると急に読出し速度が遅くなる。これ
は、センスアンプＳＡ３の動作点がＮＭＯＳトランジス
タの飽和領域にあるためには、Ｖｃｃ≧２Ｖtｎでなけ
ればならないからである。一方、図４（Ｃ）に示される
センスアンプＳＡ４にはこのような欠点はないが、電源
電圧Ｖｃｃが高くなってもそれほど読出し速度は向上せ
ず、却ってセンスアンプＳＡ３よりも読出し速度が遅く
なってしまう。
【００１２】
【発明が解決しようとする課題】本発明の第１の目的
は、ＲＯＭメモリセルのＨレベル読出しとＬレベル読出
しをそれぞれ最適化することである。本発明の第２の目
的は、読出し回路におけるスタティック電流を抑えて低
消費電流化を図ることである。本発明の第３の目的は、
電源電圧が変動しても高速で読み出すことができるよう
にすることである。
は、ＲＯＭメモリセルのＨレベル読出しとＬレベル読出
しをそれぞれ最適化することである。本発明の第２の目
的は、読出し回路におけるスタティック電流を抑えて低
消費電流化を図ることである。本発明の第３の目的は、
電源電圧が変動しても高速で読み出すことができるよう
にすることである。
【００１３】
【課題を解決するための手段】ＲＯＭメモリセルのＨレ
ベル読出しとＬレベル読出しをそれぞれ最適化するため
に、本発明の読出し回路は、メモリセルからの出力信号
を並列に入力する互いに論理しきい値電圧の異なるイン
バータを備えた一対のセンスアンプと、両センスアンプ
の出力側に設けられ、両センスアンプへ供給された前回
のデータがローレベルであれば論理しきい値電圧の低い
側のセンスアンプの出力を選択し、両センスアンプへ供
給された前回のデータがハイレベルであれば論理しきい
値電圧の高い側のセンスアンプの出力を選択する出力選
択回路とを備えている。さらに、両センスアンプのイン
バータがＣＭＯＳインバータである場合に貫通電流を抑
えるためには、両センスアンプの入力側に電源端子との
間に接続されたＰＭＯＳトランジスタを設け、そのＰＭ
ＯＳトランジスタのゲート電極をいずれかのセンスアン
プの出力端子に接続した構成とすることが好ましい。
ベル読出しとＬレベル読出しをそれぞれ最適化するため
に、本発明の読出し回路は、メモリセルからの出力信号
を並列に入力する互いに論理しきい値電圧の異なるイン
バータを備えた一対のセンスアンプと、両センスアンプ
の出力側に設けられ、両センスアンプへ供給された前回
のデータがローレベルであれば論理しきい値電圧の低い
側のセンスアンプの出力を選択し、両センスアンプへ供
給された前回のデータがハイレベルであれば論理しきい
値電圧の高い側のセンスアンプの出力を選択する出力選
択回路とを備えている。さらに、両センスアンプのイン
バータがＣＭＯＳインバータである場合に貫通電流を抑
えるためには、両センスアンプの入力側に電源端子との
間に接続されたＰＭＯＳトランジスタを設け、そのＰＭ
ＯＳトランジスタのゲート電極をいずれかのセンスアン
プの出力端子に接続した構成とすることが好ましい。
【００１４】ＲＡＭメモリ装置のセンスアンプでスタテ
ィック電流を抑えるために、本発明の読出し回路は、カ
レントミラー型センスアンプと、そのセンスアンプの出
力側に設けられ、そのセンスアンプがスタティック電流
を流す方の入力信号を検出したときのそのセンスアンプ
の出力信号をラッチするラッチ回路と、そのセンスアン
プと同じ一対の入力信号を入力し、そのセンスアンプが
スタティック電流を流す方の入力信号を検出したときに
そのセンスアンプを非活性化する信号を出力するセンス
回路とを備えている。
ィック電流を抑えるために、本発明の読出し回路は、カ
レントミラー型センスアンプと、そのセンスアンプの出
力側に設けられ、そのセンスアンプがスタティック電流
を流す方の入力信号を検出したときのそのセンスアンプ
の出力信号をラッチするラッチ回路と、そのセンスアン
プと同じ一対の入力信号を入力し、そのセンスアンプが
スタティック電流を流す方の入力信号を検出したときに
そのセンスアンプを非活性化する信号を出力するセンス
回路とを備えている。
【００１５】電源電圧が変動してもＲＡＭメモリを高速
で読み出すことができるようにするために、本発明の読
出し回路は、一対の入力信号をそれぞれＮＭＯＳトラン
ジスタのゲート電極への入力とするカレントミラー型の
第１のセンスアンプと、第１のセンスアンプと同じ一対
の入力信号をそれぞれＰＭＯＳトランジスタのゲート電
極への入力とするカレントミラー型の第２のセンスアン
プと、両センスアンプの出力を取り出す論理和回路とを
備えている。この場合に、さらに貫通電流を抑えるため
に、論理和回路の出力側に設けられ、両センスアンプが
貫通電流を流す方の入力信号に基づく論理和回路の出力
によりその出力信号をラッチするラッチ回路と、両セン
スアンプが貫通電流を流す方の入力信号に基づく論理和
回路の出力により両センスアンプを非活性化する制御信
号を出力する制御信号発生回路とをさらに備えている。
で読み出すことができるようにするために、本発明の読
出し回路は、一対の入力信号をそれぞれＮＭＯＳトラン
ジスタのゲート電極への入力とするカレントミラー型の
第１のセンスアンプと、第１のセンスアンプと同じ一対
の入力信号をそれぞれＰＭＯＳトランジスタのゲート電
極への入力とするカレントミラー型の第２のセンスアン
プと、両センスアンプの出力を取り出す論理和回路とを
備えている。この場合に、さらに貫通電流を抑えるため
に、論理和回路の出力側に設けられ、両センスアンプが
貫通電流を流す方の入力信号に基づく論理和回路の出力
によりその出力信号をラッチするラッチ回路と、両セン
スアンプが貫通電流を流す方の入力信号に基づく論理和
回路の出力により両センスアンプを非活性化する制御信
号を出力する制御信号発生回路とをさらに備えている。
【００１６】
【実施例】図２はＲＯＭの読出し回路で、Ｈレベル読出
しとＬレベル読出しを最適化した実施例を示したもので
ある。図２（Ａ）では、互いに論理しきい値電圧の異な
るインバータを備えた一対のセンスアンプ５２と５４が
設けられ、それぞれにメモリセルからの出力信号がデー
タライン１０を経て並列に入力される。センスアンプ５
２のしきい値電圧はセンスアンプ５４のしきい値電圧よ
りも高く設定されている。センスアンプ５２と５４の出
力側にはそれぞれ伝送ゲート５６，５８が設けられてお
り、伝送ゲート５６と５８の出力信号がインバータ６０
を経て出力信号Ｓoutとして取り出される。伝送ゲート
５６の反転ゲート端子と伝送ゲート５８の非反転ゲート
端子には伝送ゲート５６，５８の出力電位が印加され、
伝送ゲート５６の非反転ゲート端子と伝送ゲート５８の
反転ゲート端子にはインバータ６０の出力電位が印加さ
れる。センスアンプ５２と５４の出力レベルがＨレベル
のときは伝送ゲート５８がオン、５６がオフとなり、逆
にセンスアンプ５２と５４の出力レベルがＬレベルのと
きは伝送ゲート５６がオン、５８がオフとなる。
しとＬレベル読出しを最適化した実施例を示したもので
ある。図２（Ａ）では、互いに論理しきい値電圧の異な
るインバータを備えた一対のセンスアンプ５２と５４が
設けられ、それぞれにメモリセルからの出力信号がデー
タライン１０を経て並列に入力される。センスアンプ５
２のしきい値電圧はセンスアンプ５４のしきい値電圧よ
りも高く設定されている。センスアンプ５２と５４の出
力側にはそれぞれ伝送ゲート５６，５８が設けられてお
り、伝送ゲート５６と５８の出力信号がインバータ６０
を経て出力信号Ｓoutとして取り出される。伝送ゲート
５６の反転ゲート端子と伝送ゲート５８の非反転ゲート
端子には伝送ゲート５６，５８の出力電位が印加され、
伝送ゲート５６の非反転ゲート端子と伝送ゲート５８の
反転ゲート端子にはインバータ６０の出力電位が印加さ
れる。センスアンプ５２と５４の出力レベルがＨレベル
のときは伝送ゲート５８がオン、５６がオフとなり、逆
にセンスアンプ５２と５４の出力レベルがＬレベルのと
きは伝送ゲート５６がオン、５８がオフとなる。
【００１７】図２（Ａ）の実施例の動作を図２（Ｂ）を
参照して説明する。センスアンプ５２の論理しきい値電
圧をＶth１、センスアンプ５４の論理しきい値電圧をＶ
th２（Ｖth１＞Ｖth２）とする。データライン１０の信
号レベルがＬレベルからＨレベルへ遷移する際には、論
理しきい値電圧の低いセンスアンプ５４が先に反転し、
逆に、データライン１０の信号レベルがＨレベルからＬ
レベルへ遷移する際には、論理しきい値電圧の高いセン
スアンプ５２が先に反転する。したがって、Ｌレベルか
らＨレベルを読みだす場合と、ＨレベルからＬレベルを
読みだす場合とでそれぞれ最適化が行われたことにな
る。選択回路を構成する伝送ゲート５６と５８では、デ
ータライン１０から供給される前のデータがＬレベルで
あれば伝送ゲート５８がオン、５６がオフとなって論理
しきい値電圧の低いセンスアンプ５４の出力が選択さ
れ、逆に前のデータがＨレベルであれば伝送ゲート５６
がオン、５８がオフとなって論理しきい値電圧の高いセ
ンスアンプ５２の出力が選択される。
参照して説明する。センスアンプ５２の論理しきい値電
圧をＶth１、センスアンプ５４の論理しきい値電圧をＶ
th２（Ｖth１＞Ｖth２）とする。データライン１０の信
号レベルがＬレベルからＨレベルへ遷移する際には、論
理しきい値電圧の低いセンスアンプ５４が先に反転し、
逆に、データライン１０の信号レベルがＨレベルからＬ
レベルへ遷移する際には、論理しきい値電圧の高いセン
スアンプ５２が先に反転する。したがって、Ｌレベルか
らＨレベルを読みだす場合と、ＨレベルからＬレベルを
読みだす場合とでそれぞれ最適化が行われたことにな
る。選択回路を構成する伝送ゲート５６と５８では、デ
ータライン１０から供給される前のデータがＬレベルで
あれば伝送ゲート５８がオン、５６がオフとなって論理
しきい値電圧の低いセンスアンプ５４の出力が選択さ
れ、逆に前のデータがＨレベルであれば伝送ゲート５６
がオン、５８がオフとなって論理しきい値電圧の高いセ
ンスアンプ５２の出力が選択される。
【００１８】図２（Ｃ）ば図２（Ａ）のセンスアンプ５
２，５４での貫通電流を防ぐために、プルアップ用のＰ
ＭＯＳトランジスタ６２をセンスアンプ５２，５４の入
力側とＶｃｃ端子の間に接続し、ＰＭＯＳトランジスタ
６２のゲート電極をセンスアンプ５２又は５４のいずれ
かの出力端子と接続したものである。なお、図２（Ｃ）
では出力側にさらに２段のインバータ６４，６６を接続
している。出力選択回路５６，５８は図２（Ａ）と同じ
である。
２，５４での貫通電流を防ぐために、プルアップ用のＰ
ＭＯＳトランジスタ６２をセンスアンプ５２，５４の入
力側とＶｃｃ端子の間に接続し、ＰＭＯＳトランジスタ
６２のゲート電極をセンスアンプ５２又は５４のいずれ
かの出力端子と接続したものである。なお、図２（Ｃ）
では出力側にさらに２段のインバータ６４，６６を接続
している。出力選択回路５６，５８は図２（Ａ）と同じ
である。
【００１９】図２（Ｃ）の例では、プルアップ用ＰＭＯ
Ｓトランジスタ６２を付加しているので、センスアンプ
５２，５４での貫通電流を防ぐことができる。そして図
１の従来の読出し回路１４と比較すると、Ｈレベル読出
し後のＬレベル読出しの場合に、論理しきい値電圧の高
いセンスアンプ５２によって出力が決定されるので、読
出しが遅くなることもない。
Ｓトランジスタ６２を付加しているので、センスアンプ
５２，５４での貫通電流を防ぐことができる。そして図
１の従来の読出し回路１４と比較すると、Ｈレベル読出
し後のＬレベル読出しの場合に、論理しきい値電圧の高
いセンスアンプ５２によって出力が決定されるので、読
出しが遅くなることもない。
【００２０】図３（Ａ）はＲＡＭメモリ装置の読出し回
路の第１の実施例を示したものである。カレントミラー
型センスアンプＳＡ１は図３（Ｂ）に示されたもの、Ｓ
Ａ２はそのビットライン信号ＢＬとＢＬＢを入れ換えた
ものである。センスアンプＳＡ１とＳＡ２の読出し時の
出力信号とスタティック電流の有無の関係を図３（Ｃ）
の表に示す。センスアンプＳＡ１ではビットライン信号
ＢＬがＨレベルを読み出すときにスタティック電流が流
れ、センスアンプＳＡ２ではビットライン信号ＢＬがＬ
レベルを読み出すときにスタティック電流が流れる。
路の第１の実施例を示したものである。カレントミラー
型センスアンプＳＡ１は図３（Ｂ）に示されたもの、Ｓ
Ａ２はそのビットライン信号ＢＬとＢＬＢを入れ換えた
ものである。センスアンプＳＡ１とＳＡ２の読出し時の
出力信号とスタティック電流の有無の関係を図３（Ｃ）
の表に示す。センスアンプＳＡ１ではビットライン信号
ＢＬがＨレベルを読み出すときにスタティック電流が流
れ、センスアンプＳＡ２ではビットライン信号ＢＬがＬ
レベルを読み出すときにスタティック電流が流れる。
【００２１】図３（Ａ）に戻って説明すると、センスア
ンプＳＡ１の出力側には伝送ゲート７０を経てラッチ回
路７１が接続されており、ラッチ回路７１は２段のイン
バータ７２，７４と、そのインバータ７２，７４の回路
に並列に接続された伝送ゲート７６とから構成されてい
る。ラッチ回路７１の出力がこの読出し回路の出力とし
て取り出される。
ンプＳＡ１の出力側には伝送ゲート７０を経てラッチ回
路７１が接続されており、ラッチ回路７１は２段のイン
バータ７２，７４と、そのインバータ７２，７４の回路
に並列に接続された伝送ゲート７６とから構成されてい
る。ラッチ回路７１の出力がこの読出し回路の出力とし
て取り出される。
【００２２】一方、センスアンプＳＡ２の出力側にも同
様に伝送ゲート７８を経てラッチ回路７９が接続されて
おり、ラッチ回路７９は２段のインバータ８０，８２
と、そのインバータ８０，８２の回路に並列に接続され
た伝送ゲート８４とから構成されている。ラッチ回路７
９の出力端子はＮＡＮＤ回路８６の一方の入力端子に接
続され、ＮＡＮＤ回路８６の他方の入力端子には制御用
入力信号が入力される。ＮＡＮＤ回路８６の出力はイン
バータ９０を介して制御信号ＳＩＮ１としセンスアンプ
ＳＡ１に入力される。またラッチ回路７９の出力端子は
伝送ゲート７０の非反転ゲート端子と伝送ゲート７６の
反転ゲート端子に接続され、インバータ９２を介して伝
送ゲート７０の反転ゲート端子と伝送ゲート７６の非反
転ゲート端子に接続されている。ラッチ回路７１の出力
端子はまた、ＮＡＮＤ回路７６の一方の入力端子に接続
されるとともに、伝送ゲート７８の非反転ゲート端子と
伝送ゲート８４の反転ゲート端子に接続され、インバー
タ９４を介して伝送ゲート７８の反転ゲート端子と伝送
ゲート８４の非反転ゲート端子に接続されている。ま
た、ＮＡＮＤ回路７６の他方の入力端子には制御用入力
信号が入力され、ＮＡＮＤ回路７６の出力信号はインバ
ータ９４を介してセンスアンプＳＡ２の制御信号ＳＩＮ
２として供給される。センスアンプＳＡ２とラッチ回路
７９は、センスアンプＳＡ１がスタティック電流を流す
方の入力信号を検出したときにそのセンスアンプＳＡ１
を非活性化する信号を出力するセンス回路となってい
る。
様に伝送ゲート７８を経てラッチ回路７９が接続されて
おり、ラッチ回路７９は２段のインバータ８０，８２
と、そのインバータ８０，８２の回路に並列に接続され
た伝送ゲート８４とから構成されている。ラッチ回路７
９の出力端子はＮＡＮＤ回路８６の一方の入力端子に接
続され、ＮＡＮＤ回路８６の他方の入力端子には制御用
入力信号が入力される。ＮＡＮＤ回路８６の出力はイン
バータ９０を介して制御信号ＳＩＮ１としセンスアンプ
ＳＡ１に入力される。またラッチ回路７９の出力端子は
伝送ゲート７０の非反転ゲート端子と伝送ゲート７６の
反転ゲート端子に接続され、インバータ９２を介して伝
送ゲート７０の反転ゲート端子と伝送ゲート７６の非反
転ゲート端子に接続されている。ラッチ回路７１の出力
端子はまた、ＮＡＮＤ回路７６の一方の入力端子に接続
されるとともに、伝送ゲート７８の非反転ゲート端子と
伝送ゲート８４の反転ゲート端子に接続され、インバー
タ９４を介して伝送ゲート７８の反転ゲート端子と伝送
ゲート８４の非反転ゲート端子に接続されている。ま
た、ＮＡＮＤ回路７６の他方の入力端子には制御用入力
信号が入力され、ＮＡＮＤ回路７６の出力信号はインバ
ータ９４を介してセンスアンプＳＡ２の制御信号ＳＩＮ
２として供給される。センスアンプＳＡ２とラッチ回路
７９は、センスアンプＳＡ１がスタティック電流を流す
方の入力信号を検出したときにそのセンスアンプＳＡ１
を非活性化する信号を出力するセンス回路となってい
る。
【００２３】図３（Ａ）の実施例では、動作時には制御
用入力信号がＨレベルとなり、センスアンプＳＡ１とＳ
Ａ２は読出し前のプリチャージ時はともにそれらの出力
ＳOUT１とＳOUT２がＨレベルとなる。データ”１”（ビ
ットライン信号ＢＬがＨレベル）を読み出すときは、セ
ンスアンプＳＡ１からの出力ＳOUT１はＨレベル→Ｈレ
ベル、センスアンプＳＡ２からの出力ＳOUT２はＨレベ
ル→Ｌレベルとなる。このとき、センスアンプＳＡ２に
はスタティック電流は流れないが、センスアンプＳＡ１
にはスタティック電流が流れる状態になっているが、セ
ンスアンプＳＡ２からの出力ＳOUT２によってＳＩＮ１
がＬレベルとなり、センスアンプＳＡ１が非活性化され
てスタティック電流が阻止されるとともに、伝送ゲート
７６がオン、伝送ゲート７０がオフとなって、センスア
ンプＳＡ１の出力ＳOUT１がラッチ回路７１によりラッ
チされる。
用入力信号がＨレベルとなり、センスアンプＳＡ１とＳ
Ａ２は読出し前のプリチャージ時はともにそれらの出力
ＳOUT１とＳOUT２がＨレベルとなる。データ”１”（ビ
ットライン信号ＢＬがＨレベル）を読み出すときは、セ
ンスアンプＳＡ１からの出力ＳOUT１はＨレベル→Ｈレ
ベル、センスアンプＳＡ２からの出力ＳOUT２はＨレベ
ル→Ｌレベルとなる。このとき、センスアンプＳＡ２に
はスタティック電流は流れないが、センスアンプＳＡ１
にはスタティック電流が流れる状態になっているが、セ
ンスアンプＳＡ２からの出力ＳOUT２によってＳＩＮ１
がＬレベルとなり、センスアンプＳＡ１が非活性化され
てスタティック電流が阻止されるとともに、伝送ゲート
７６がオン、伝送ゲート７０がオフとなって、センスア
ンプＳＡ１の出力ＳOUT１がラッチ回路７１によりラッ
チされる。
【００２４】データ”０”（ビットライン信号ＢＬがＬ
レベル）を読み出すときは、センスアンプＳＡ１からの
出力ＳOUT１はＨレベル→Ｌレベル、センスアンプＳＡ
２からの出力ＳOUT２はＨレベル→Ｈレベルとなる。こ
のとき、センスアンプＳＡ２からの出力ＳOUT２はセン
スアンプＳＡ１を非活性化せず、センスアンプＳＡ１か
らの出力データＳOUT１もラッチされない。このとき
は、センスアンプＳＡ１にはスタティック電流が流れな
い状態になっているが、センスアンプＳＡ２はスタティ
ック電流が流れる状態になっている。しかし、センスア
ンプＳＡ１からの出力ＳOUT１によってＳＩＮ２がＬレ
ベルとなり、センスアンプＳＡ２は非活性化されるとと
もに、センスアンプＳＡ２の出力データＳOUT２がラッ
チ回路７９によりラッチされる。このように、センスア
ンプＳＡ１とＳＡ２は、スタティック電流が流れる場合
の読出し時に非活性化され、その出力データがラッチさ
れることにより低消費電流化が図られている。
レベル）を読み出すときは、センスアンプＳＡ１からの
出力ＳOUT１はＨレベル→Ｌレベル、センスアンプＳＡ
２からの出力ＳOUT２はＨレベル→Ｈレベルとなる。こ
のとき、センスアンプＳＡ２からの出力ＳOUT２はセン
スアンプＳＡ１を非活性化せず、センスアンプＳＡ１か
らの出力データＳOUT１もラッチされない。このとき
は、センスアンプＳＡ１にはスタティック電流が流れな
い状態になっているが、センスアンプＳＡ２はスタティ
ック電流が流れる状態になっている。しかし、センスア
ンプＳＡ１からの出力ＳOUT１によってＳＩＮ２がＬレ
ベルとなり、センスアンプＳＡ２は非活性化されるとと
もに、センスアンプＳＡ２の出力データＳOUT２がラッ
チ回路７９によりラッチされる。このように、センスア
ンプＳＡ１とＳＡ２は、スタティック電流が流れる場合
の読出し時に非活性化され、その出力データがラッチさ
れることにより低消費電流化が図られている。
【００２５】図４（Ａ）はＲＡＭメモリ装置の読出し回
路の第２の実施例を示したものであり、電源電圧に対し
て読出し速度の異なる２つのセンスアンプＳＡ３とＳＡ
４を用いて電源電圧の変動によっても読出し速度が低下
しない実施例を表わしたものである。センスアンプＳＡ
３とＳＡ４はそれぞれ図４（Ｂ）と（Ｃ）に示されたカ
レントミラー型センスアンプであり、それぞれの電源電
圧Ｖｃｃに対する読出し時間特性は図４（Ｄ）に示され
るようになっている。センスアンプＳＡ３とＳＡ４のそ
れぞれの出力端子はＮＯＲ回路９６のそれぞれの入力端
子に接続され、ＮＯＲ回路９６の出力がインバータ９８
を経て出力Ｄｏとして取り出される。
路の第２の実施例を示したものであり、電源電圧に対し
て読出し速度の異なる２つのセンスアンプＳＡ３とＳＡ
４を用いて電源電圧の変動によっても読出し速度が低下
しない実施例を表わしたものである。センスアンプＳＡ
３とＳＡ４はそれぞれ図４（Ｂ）と（Ｃ）に示されたカ
レントミラー型センスアンプであり、それぞれの電源電
圧Ｖｃｃに対する読出し時間特性は図４（Ｄ）に示され
るようになっている。センスアンプＳＡ３とＳＡ４のそ
れぞれの出力端子はＮＯＲ回路９６のそれぞれの入力端
子に接続され、ＮＯＲ回路９６の出力がインバータ９８
を経て出力Ｄｏとして取り出される。
【００２６】図４（Ａ）の実施例では、データ”１”
（ビットライン信号ＢＬがＨレベル）を読み出すとき、
センスアンプＳＡ３とＳＡ４のうちのいずれか速い方が
Ｈレベルを出力すれば出力信号Ｄｏが得られる。つま
り、電源電圧によってセンスアンプＳＡ３とＳＡ４のう
ち速くデータが読み出された方から出力信号が出力され
るので、広い範囲の電源電圧Ｖｃｃにおいて高速にデー
タを読み出すことができる。
（ビットライン信号ＢＬがＨレベル）を読み出すとき、
センスアンプＳＡ３とＳＡ４のうちのいずれか速い方が
Ｈレベルを出力すれば出力信号Ｄｏが得られる。つま
り、電源電圧によってセンスアンプＳＡ３とＳＡ４のう
ち速くデータが読み出された方から出力信号が出力され
るので、広い範囲の電源電圧Ｖｃｃにおいて高速にデー
タを読み出すことができる。
【００２７】図５はＲＡＭメモリ装置の読出し回路の第
３の実施例を示したものである。図５（Ａ）におけるセ
ンスアンプＳＡ５は図５（Ｂ）に示されたものであり、
これは図４（Ｂ）に示されたものと同じであり、ビット
ライン信号ＢＬとＢＬＢがそれぞれのＮＭＯＳトランジ
スタに入力され、プリチャージ時に出力がＬレベルとな
るセンスアンプである。センスアンプＳＡ６は図５
（Ｃ）に示されるカレントミラー型センスアンプであ
り、これは図５（Ｂ）のＮＭＯＳトランジスタをＰＭＯ
Ｓトランジスタに置き換えたものであり、プリチャージ
時に出力がＨレベルとなるセンスアンプである。
３の実施例を示したものである。図５（Ａ）におけるセ
ンスアンプＳＡ５は図５（Ｂ）に示されたものであり、
これは図４（Ｂ）に示されたものと同じであり、ビット
ライン信号ＢＬとＢＬＢがそれぞれのＮＭＯＳトランジ
スタに入力され、プリチャージ時に出力がＬレベルとな
るセンスアンプである。センスアンプＳＡ６は図５
（Ｃ）に示されるカレントミラー型センスアンプであ
り、これは図５（Ｂ）のＮＭＯＳトランジスタをＰＭＯ
Ｓトランジスタに置き換えたものであり、プリチャージ
時に出力がＨレベルとなるセンスアンプである。
【００２８】図５（Ｂ），（Ｃ）のそれぞれの読出し特
性を図５（Ｄ）の表に示す。いずれもデータ”１”（ビ
ットライン信号ＢＬがＨレベル）の読出し時に電流が流
れ続ける特性をもっている。また、読出し速度は、電源
電圧Ｖｃｃが低ければセンスアンプＳＡ６の方がセンス
アンプＳＡ５よりも速く、逆に電源電圧Ｖｃｃが高くな
ればセンスアンプＳＡ５の方がセンスアンプＳＡ６より
も速くなる。
性を図５（Ｄ）の表に示す。いずれもデータ”１”（ビ
ットライン信号ＢＬがＨレベル）の読出し時に電流が流
れ続ける特性をもっている。また、読出し速度は、電源
電圧Ｖｃｃが低ければセンスアンプＳＡ６の方がセンス
アンプＳＡ５よりも速く、逆に電源電圧Ｖｃｃが高くな
ればセンスアンプＳＡ５の方がセンスアンプＳＡ６より
も速くなる。
【００２９】センスアンプＳＡ５の出力端子はＮＯＲ回
路１００の一方の入力端子に接続され、センスアンプＳ
Ａ６の出力端子はインバータ１０２を介してＮＯＲ回路
１００の他方の入力端子に接続されている。ＮＯＲ回路
１００の出力端子は伝送ゲート１０４を介してラッチ回
路１０５に接続され、ラッチ回路１０５は２段のインバ
ータ１０６，１０８と、そのインバータ１０６，１０８
の回路に並列に接続それた伝送ゲート１１０とから構成
されている。ラッチ回路１０５の出力信号ＳOUT３が出
力として取り出される。
路１００の一方の入力端子に接続され、センスアンプＳ
Ａ６の出力端子はインバータ１０２を介してＮＯＲ回路
１００の他方の入力端子に接続されている。ＮＯＲ回路
１００の出力端子は伝送ゲート１０４を介してラッチ回
路１０５に接続され、ラッチ回路１０５は２段のインバ
ータ１０６，１０８と、そのインバータ１０６，１０８
の回路に並列に接続それた伝送ゲート１１０とから構成
されている。ラッチ回路１０５の出力信号ＳOUT３が出
力として取り出される。
【００３０】センスアンプＳＡ５とＳＡ６のデータ読出
し時にスタティック電流が流れるのを防ぐために、出力
信号ＳOUT３がＮＡＮＤ回路１１２を介してセンスアン
プＳＡ５の制御信号ＩＳＥ１として印加され、インバー
タ１１４を介してセンスアンプＳＡ６の制御信号ＩＳＥ
２として印加される。また、出力信号ＳOUT３がインバ
ータ１１６とＮＡＮＤ回路１１８を介して伝送ゲート１
０４の非反転ゲート端子と伝送ゲート１１０の反転ゲー
ト端子に入力され、さらにインバータ１２０を介して伝
送ゲート１０４の反転ゲート端子と伝送ゲート１１０の
非反転ゲート端子に入力される。ＮＡＮＤ回路１１２と
１１８のそれぞれ他方の入力端子には読出し制御信号Ｓ
ＩＮが入力され、その読出し制御信号ＳＩＮは読出し時
にハイレベルとなる。
し時にスタティック電流が流れるのを防ぐために、出力
信号ＳOUT３がＮＡＮＤ回路１１２を介してセンスアン
プＳＡ５の制御信号ＩＳＥ１として印加され、インバー
タ１１４を介してセンスアンプＳＡ６の制御信号ＩＳＥ
２として印加される。また、出力信号ＳOUT３がインバ
ータ１１６とＮＡＮＤ回路１１８を介して伝送ゲート１
０４の非反転ゲート端子と伝送ゲート１１０の反転ゲー
ト端子に入力され、さらにインバータ１２０を介して伝
送ゲート１０４の反転ゲート端子と伝送ゲート１１０の
非反転ゲート端子に入力される。ＮＡＮＤ回路１１２と
１１８のそれぞれ他方の入力端子には読出し制御信号Ｓ
ＩＮが入力され、その読出し制御信号ＳＩＮは読出し時
にハイレベルとなる。
【００３１】図５の実施例において、ビットラインのデ
ータ”１”（ビットライン信号ＢＬがＨレベル）を読み
出すとき、センスアンプＳＡ５とＳＡ６のうちのどちら
かが先に読み出した方の信号を受けてＳOUT３からＬレ
ベルが出力される。これにより広い範囲の電源電圧Ｖｃ
ｃでデータを高速に読み出すことができる。また、セン
スアンプＳＡ５とＳＡ６のうちどちらか一方でもデー
タ”１”を読み出すとそのデータをラッチ回路１０５に
よりラッチするとともに、制御信号ＩＳＥ１をＨレベ
ル、ＩＳＥ２をＬレベルとすることにより、２つのセン
スアンプＳＡ５とＳＡ６を非活性化する。これによって
消費電流を低減している。
ータ”１”（ビットライン信号ＢＬがＨレベル）を読み
出すとき、センスアンプＳＡ５とＳＡ６のうちのどちら
かが先に読み出した方の信号を受けてＳOUT３からＬレ
ベルが出力される。これにより広い範囲の電源電圧Ｖｃ
ｃでデータを高速に読み出すことができる。また、セン
スアンプＳＡ５とＳＡ６のうちどちらか一方でもデー
タ”１”を読み出すとそのデータをラッチ回路１０５に
よりラッチするとともに、制御信号ＩＳＥ１をＨレベ
ル、ＩＳＥ２をＬレベルとすることにより、２つのセン
スアンプＳＡ５とＳＡ６を非活性化する。これによって
消費電流を低減している。
【００３２】
【発明の効果】ＲＯＭメモリ装置の読出し回路に適用し
た本発明では、メモリセルからの出力信号を並列に入力
する互いに論理しきい値電圧の異なるインバータを備え
た一対のセンスアンプを備え、前回のデータがローレベ
ルであれば論理しきい値電圧の低い側のセンスアンプの
出力を選択し、前回のデータがハイレベルであれば論理
しきい値電圧の高い側のセンスアンプの出力を選択する
ようにしたので、Ｈレベル読出しとＬレベル読出しをそ
れぞれ最適化することができる。センスアンプのインバ
ータがＣＭＯＳインバータである場合、両センスアンプ
の入力側にデータのハイレベルを電源電位まで引き上げ
る回路を設けると、センスアンプのインバータでの貫通
電流を抑えることができる。ＲＡＭメモリ装置の読出し
回路に適用した本発明では、カレントミラー型センスア
ンプがスタティック電流を流す方の入力信号を検出した
ときのそのセンスアンプの出力信号をラッチするラッチ
回路と、そのセンスアンプと同じ一対の入力信号を入力
し、そのセンスアンプがスタティック電流を流す方の入
力信号を検出したときにそのセンスアンプを非活性化す
る信号を出力するセンス回路とを備えているので、ＲＡ
Ｍメモリ装置のセンスアンプでスタティック電流を抑え
ることができる。ＲＡＭメモリ装置の読出し回路に適用
した本発明の他の態様では、一対の入力信号をそれぞれ
ＮＭＯＳトランジスタのゲート電極への入力とするカレ
ントミラー型の第１のセンスアンプと、第１のセンスア
ンプと同じ一対の入力信号をそれぞれＰＭＯＳトランジ
スタのゲート電極への入力とするカレントミラー型の第
２のセンスアンプと、両センスアンプの出力を取り出す
論理和回路とを備えているので、電源電圧が変動しても
ＲＡＭメモリを高速で読み出すことができるようにな
る。さらに論理和回路の出力側に、両センスアンプがス
タティック電流を流す方の入力信号に基づく論理和回路
の出力によりその出力信号をラッチするラッチ回路と、
両センスアンプがスタティック電流を流す方の入力信号
に基づく論理和回路の出力により両センスアンプを非活
性化する信号を出力するセンス回路とをさらに備えるこ
とにより、スタティック電流も抑えることができる。
た本発明では、メモリセルからの出力信号を並列に入力
する互いに論理しきい値電圧の異なるインバータを備え
た一対のセンスアンプを備え、前回のデータがローレベ
ルであれば論理しきい値電圧の低い側のセンスアンプの
出力を選択し、前回のデータがハイレベルであれば論理
しきい値電圧の高い側のセンスアンプの出力を選択する
ようにしたので、Ｈレベル読出しとＬレベル読出しをそ
れぞれ最適化することができる。センスアンプのインバ
ータがＣＭＯＳインバータである場合、両センスアンプ
の入力側にデータのハイレベルを電源電位まで引き上げ
る回路を設けると、センスアンプのインバータでの貫通
電流を抑えることができる。ＲＡＭメモリ装置の読出し
回路に適用した本発明では、カレントミラー型センスア
ンプがスタティック電流を流す方の入力信号を検出した
ときのそのセンスアンプの出力信号をラッチするラッチ
回路と、そのセンスアンプと同じ一対の入力信号を入力
し、そのセンスアンプがスタティック電流を流す方の入
力信号を検出したときにそのセンスアンプを非活性化す
る信号を出力するセンス回路とを備えているので、ＲＡ
Ｍメモリ装置のセンスアンプでスタティック電流を抑え
ることができる。ＲＡＭメモリ装置の読出し回路に適用
した本発明の他の態様では、一対の入力信号をそれぞれ
ＮＭＯＳトランジスタのゲート電極への入力とするカレ
ントミラー型の第１のセンスアンプと、第１のセンスア
ンプと同じ一対の入力信号をそれぞれＰＭＯＳトランジ
スタのゲート電極への入力とするカレントミラー型の第
２のセンスアンプと、両センスアンプの出力を取り出す
論理和回路とを備えているので、電源電圧が変動しても
ＲＡＭメモリを高速で読み出すことができるようにな
る。さらに論理和回路の出力側に、両センスアンプがス
タティック電流を流す方の入力信号に基づく論理和回路
の出力によりその出力信号をラッチするラッチ回路と、
両センスアンプがスタティック電流を流す方の入力信号
に基づく論理和回路の出力により両センスアンプを非活
性化する信号を出力するセンス回路とをさらに備えるこ
とにより、スタティック電流も抑えることができる。
【図１】マスクＲＯＭにおける従来の読出し回路を示す
回路図である。
回路図である。
【図２】ＲＯＭの読出し回路の実施例を示す図であり、
（Ａ）はその第１の実施例の回路図、（Ｂ）はその動作
を説明するタイムチャート図、（Ｃ）はその第２の実施
例の回路図である。
（Ａ）はその第１の実施例の回路図、（Ｂ）はその動作
を説明するタイムチャート図、（Ｃ）はその第２の実施
例の回路図である。
【図３】ＲＡＭメモリ装置の読出し回路の第１の実施例
を示したものであり、（Ａ）はその実施例の回路図、
（Ｂ）は（Ａ）における一方のセンスアンプを示す回路
図、（Ｃ）は（Ａ）における両センスアンプの動作を示
す表である。
を示したものであり、（Ａ）はその実施例の回路図、
（Ｂ）は（Ａ）における一方のセンスアンプを示す回路
図、（Ｃ）は（Ａ）における両センスアンプの動作を示
す表である。
【図４】ＲＡＭメモリ装置の読出し回路の第２の実施例
を示したものであり、（Ａ）はその実施例の回路図、
（Ｂ）と（Ｃ）は（Ａ）におけるそれぞれのセンスアン
プを示す回路図、（Ｄ）は（Ｂ）と（Ｃ）のセンスアン
プの動作を示すグラフである。
を示したものであり、（Ａ）はその実施例の回路図、
（Ｂ）と（Ｃ）は（Ａ）におけるそれぞれのセンスアン
プを示す回路図、（Ｄ）は（Ｂ）と（Ｃ）のセンスアン
プの動作を示すグラフである。
【図５】ＲＡＭメモリ装置の読出し回路の第３の実施例
を示したものであり、（Ａ）はその実施例の回路図、
（Ｂ）と（Ｃ）は（Ａ）におけるそれぞれのセンスアン
プを示す回路図、（Ｄ）は（Ｂ）と（Ｃ）のセンスアン
プの動作を示す表である。
を示したものであり、（Ａ）はその実施例の回路図、
（Ｂ）と（Ｃ）は（Ａ）におけるそれぞれのセンスアン
プを示す回路図、（Ｄ）は（Ｂ）と（Ｃ）のセンスアン
プの動作を示す表である。
５２，５４，ＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４，ＳＡ
５，ＳＡ６センスアンプ ５６，５８ 出力選択回路の伝送ゲート ７４，７９，１０５ ラッチ回路 ９６，１００ ＮＯＲ回路
５，ＳＡ６センスアンプ ５６，５８ 出力選択回路の伝送ゲート ７４，７９，１０５ ラッチ回路 ９６，１００ ＮＯＲ回路
Claims (5)
- 【請求項１】 半導体メモリ装置の複数のワードライン
と複数のビットラインとのそれぞれの交差部に配置され
たＲＯＭメモリセルからの出力信号を読み出す読出し回
路において、 メモリセルからの出力信号を並列に入力する互いに論理
しきい値電圧の異なるインバータを備えた一対のセンス
アンプと、 前記両センスアンプの出力側に設けられ、両センスアン
プへ供給された前回のデータがローレベルであれば論理
しきい値電圧の低い側のセンスアンプの出力を選択し、
両センスアンプへ供給された前回のデータがハイレベル
であれば論理しきい値電圧の高い側のセンスアンプの出
力を選択する出力選択回路と、を備えたことを特徴とす
る読出し回路。 - 【請求項２】 前記両センスアンプのインバータがＣＭ
ＯＳインバータであり、前記両センスアンプの入力側に
は、電源端子との間に接続されたＰＭＯＳトランジスタ
を設け、そのＰＭＯＳトランジスタのゲート電極をいず
れかのセンスアンプの出力端子に接続した請求項１に記
載の読出し回路。 - 【請求項３】 ＲＡＭメモリセルのビットライン信号と
その反転信号との一対の信号を入力とし、一方の入力信
号のときにスタティック電流が流れるカレントミラー型
センスアンプと、 そのセンスアンプの出力側に設けられ、そのセンスアン
プがスタティック電流を流す方の入力信号を検出したと
きのそのセンスアンプの出力信号をラッチするラッチ回
路と、 前記センスアンプと同じ一対の入力信号を入力し、前記
センスアンプがスタティック電流を流す方の入力信号を
検出したときに前記センスアンプを非活性化する信号を
出力するセンス回路と、を備えたことを特徴とする読出
し回路。 - 【請求項４】 ＲＡＭメモリセルのビットライン信号と
その反転信号との一対の信号をそれぞれＮＭＯＳトラン
ジスタのゲート電極への入力とするカレントミラー型の
第１のセンスアンプと、 第１のセンスアンプと同じ一対の入力信号をそれぞれＰ
ＭＯＳトランジスタのゲート電極への入力とするカレン
トミラー型の第２のセンスアンプと、 前記両センスアンプの出力を取り出す論理和回路と、を
備えたことを特徴とする読出し回路。 - 【請求項５】 前記論理和回路の出力側に設けられ、前
記両センスアンプがスタティック電流を流す方の入力信
号に基づく前記論理和回路の出力によりその出力信号を
ラッチするラッチ回路と、 前記両センスアンプがスタティック電流を流す方の入力
信号に基づく前記論理和回路の出力により前記両センス
アンプを非活性化する制御信号を出力する制御信号発生
回路と、をさらに備えた請求項４に記載の読出し回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19426395A JP3618144B2 (ja) | 1995-07-05 | 1995-07-05 | 半導体メモリ装置の読出し回路 |
| US08/630,929 US5737273A (en) | 1995-04-06 | 1996-04-05 | Sense amplifier and reading circuit with sense amplifier |
| US08/790,953 US5729499A (en) | 1995-04-06 | 1997-01-29 | Sense amplifier and reading circuit with sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19426395A JP3618144B2 (ja) | 1995-07-05 | 1995-07-05 | 半導体メモリ装置の読出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0922597A true JPH0922597A (ja) | 1997-01-21 |
| JP3618144B2 JP3618144B2 (ja) | 2005-02-09 |
Family
ID=16321726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19426395A Expired - Fee Related JP3618144B2 (ja) | 1995-04-06 | 1995-07-05 | 半導体メモリ装置の読出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3618144B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255862B1 (en) | 1999-02-12 | 2001-07-03 | Nec Corporation | Latch type sense amplifier circuit |
| JP2001312886A (ja) * | 2000-04-27 | 2001-11-09 | Hitachi Ltd | 半導体集積回路装置 |
| EP4621780A4 (en) * | 2022-11-17 | 2026-03-18 | Sony Semiconductor Solutions Corp | STORAGE DEVICE, ELECTRONIC DEVICE, AND METHOD FOR CONTROLLING STORAGE DEVICES |
-
1995
- 1995-07-05 JP JP19426395A patent/JP3618144B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255862B1 (en) | 1999-02-12 | 2001-07-03 | Nec Corporation | Latch type sense amplifier circuit |
| JP2001312886A (ja) * | 2000-04-27 | 2001-11-09 | Hitachi Ltd | 半導体集積回路装置 |
| EP4621780A4 (en) * | 2022-11-17 | 2026-03-18 | Sony Semiconductor Solutions Corp | STORAGE DEVICE, ELECTRONIC DEVICE, AND METHOD FOR CONTROLLING STORAGE DEVICES |
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| Publication number | Publication date |
|---|---|
| JP3618144B2 (ja) | 2005-02-09 |
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