JPH0922882A - 微細半導体素子のコンタクトホールの形成方法 - Google Patents
微細半導体素子のコンタクトホールの形成方法Info
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- JPH0922882A JPH0922882A JP8171378A JP17137896A JPH0922882A JP H0922882 A JPH0922882 A JP H0922882A JP 8171378 A JP8171378 A JP 8171378A JP 17137896 A JP17137896 A JP 17137896A JP H0922882 A JPH0922882 A JP H0922882A
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- Physical Vapour Deposition (AREA)
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Abstract
時下部絶縁層が損傷されることを防止するとともにコン
タクトホール側壁への導体間の接続を防止する。 【解決手段】 半導体基板21を供給する工程と、半導
体基板21上に第1絶縁膜22を形成する工程と、第1
絶縁膜22の所定部位を除去して半導体基板21を露出
させる開口部を形成する工程と、全体構造の上部に第2
絶縁膜24を形成するが、開口部の側壁に形成される第
2絶縁膜24の厚さが第1絶縁膜22上に形成される第
2絶縁膜24の厚さより薄く形成する工程と、半導体基
板21の所定部位が露出されるように第2絶縁膜24を
非等方性蝕刻して開口部の側壁に絶縁膜スペーサ24”
を形成する工程とを有する。
Description
中コンタクトホール形成方法に関するもので、特に微細
コンタクトホール内に絶縁スペーサ形成時下部絶縁層が
損傷されることを防止するための微細半導体素子のコン
タクトホール形成方法に関するものである。
よりコンタクトホール形成がだんだんかたくなってい
る。これにより内部導体間の絶縁を効果的に維持しなが
ら接続する部分だけを開けて(open)やる微細コン
タクトホールを形成するために1次に幅が大きいコンタ
クトホールを形成した後、前記コンタクトホールの側壁
に絶縁スペーサを形成してコンタクトホールによる導体
間の短絡を防止する方法が広く利用されている。
タクトホール形成の過程を示す断面図で、これを通じて
従来技術を概略的に考察してみると次の通りである。
い他の素子及び配線を形成した後、絶縁膜12を形成す
る。この後、フォトリソグラフィ(photo lit
hography)工程を通じてコンタクトホールマス
クを形成し、これを蝕刻マスクとして利用して異方性乾
式蝕刻法により素子及び配線と接続される部分の絶縁膜
12を除去して、既に形成された活性領域10を露出さ
せた後、フォトレジストを除去して、スペーサ形成用酸
化膜13を蒸着した状態の断面図である。
形成用酸化膜13をブランケットに上記コンタクトホー
ル内部の活性領域10が完全に露出されるまで異方性蝕
刻して、絶縁スペーサ13’を形成した状態の断面図
で、図3(b)の符号12’はスペーサ形成のための蝕
刻時絶縁膜12の一部が損傷されることを示している。
た従来方法においては、コンタクトホール内の絶縁スペ
ーサ形成時に、要求される過度蝕刻過程で下部の絶縁膜
が蝕刻されることとなる。これにより、コンタクトの形
成のための後続工程時、導体間の所望しない接続の発生
の憂慮が高い。
を解決するために案出された本発明は、微細コンタクト
ホール内に絶縁スペーサ形成時下部絶縁層が損傷される
ことを防止するための微細半導体素子のコンタクトホー
ル形成方法を提供することにその目的がある。
に本発明は、半導体素子のコンタクトホールの形成方法
において、半導体基板を供給する工程と、前記半導体基
板上に第1絶縁膜を形成する工程と、前記第1絶縁膜の
所定部位を除去して前記半導体基板を露出させる開口部
を形成する工程と、全体構造の上部に第2絶縁膜を形成
するが、開口部の側壁に形成される前記第2絶縁膜の厚
さが前記第1絶縁膜上に形成される前記第2絶縁膜の厚
さより薄く形成する工程と、前記半導体基板の所定部位
が露出されるように前記第2絶縁膜を非等方性蝕刻して
前記開口部の側壁に絶縁膜スペーサを形成する工程とを
有することを特徴とする。
は、半導体素子のコンタクトホール形成方法において、
半導体基板を供給する工程と、前記半導体基板上に第1
絶縁膜を形成する工程と、前記第1絶縁膜上に均一な厚
さの第2絶縁膜を形成する工程と、前記第1及び第2絶
縁膜の所定部位を除去して前記半導体基板を露出させる
開口部を形成する工程と、全体構造の上部に均一な厚さ
の第3絶縁膜を形成する工程と、前記半導体基板の所定
部位が露出されるように前記第3絶縁膜を非等方性蝕刻
して前記開口部の側壁に絶縁膜スペーサを形成する工程
とを有することを特徴とする。
照して本発明の実施形態を詳述する。図1(a)(b)
は本発明の一実施形態によるコンタクトホール形成過程
を示す断面図で、先ず、図1(a)に示すように、シリ
コン基板21に図示しない他の素子及び配線を形成した
後、絶縁膜22を形成して後続工程により形成されるコ
ンタクトホールと上記コンタクトホールを介して接続さ
れる既に形成された素子及び配線を絶縁する。
lithography)工程を通じてコンタクトホ
ールマスクを形成した後、これを蝕刻マスクとして利用
して異方性乾式蝕刻法により素子及び配線と接続される
部分の絶縁膜22を除去して、既に形成された活性領域
20を露出させる。この時、絶縁膜22は通常の酸化
膜、BPSG(borophosphosilicat
e glass)膜、PSG(phosphosili
cate glass)膜又は上記列記した酸化膜の組
合により形成される。
刻法及び湿式フォトレジスト蝕刻法によりフォトレジス
トを除去して、スペーサ形成用酸化膜24を蒸着する。
この時、スペーサ形成用酸化膜24は絶縁膜22の上で
は相対的に厚くてコンタクトホール内の絶縁膜22の側
壁とシリコン基板21の活性領域20又は他の素子の導
体部分に接続される部分では相対的に薄く形成されるよ
うにする。
すように各々異なる工程条件を有する各々別個の蒸着工
程によりLTO(Low Temperature O
xide)、MTO(Middle Temperat
uer Oxide)、LPTEOS(Low Pre
ssur TEOS(tetraethoxysila
ne))の各酸化膜を形成することができる。
表す。
サ形成用酸化膜24をブランキットにコンタクトホール
内部の活性領域20が完全に露出されるまで異方性蝕刻
する。この時、絶縁膜22上部にはスペーサ用酸化膜の
一部24’が残留したり下部の絶縁膜22が蝕刻された
りしても消耗される絶縁膜の厚さが非常に小さくて絶縁
膜により保護を受けている素子及び導体が露出されなく
て充分な厚さの絶縁膜22により絶縁状態にあるように
なる。また、コンタクトホール内部も絶縁スペーサ2
4”によりコンタクト形成のための導体蒸着等、後続工
程によっても絶縁膜22により保護されている素子及び
導体がコンタクトホールの側壁に所望しない接続が生じ
ることを防止できることになる。
実施形態によるコンタクトホール形成過程を示す断面図
で、先ず、図2(a)に示すように、シリコン基板31
に図示しない他の素子及び配線を形成する。その後、絶
縁膜32を形成するとともに、この絶縁膜32の上に酸
化膜35を形成した後、フォトリソグラフィ(phot
o lithography)工程を通じてコンタクト
ホールマスクを形成し、これを蝕刻マスクとして利用し
て異方性乾式蝕刻法により素子及び配線と接続される部
分の絶縁膜32、酸化膜35を除去して、既に形成され
た活性領域30を露出されるコンタクトホールを形成す
る。この時、絶縁膜32は通常の酸化膜、BPSG膜、
PSG膜又は上記列記した酸化膜の組合により生成され
る。
刻法及び湿式フォトレジスト蝕刻法によりフォトレジス
トを除去して、均一な厚さを有るスペーサ形成用酸化膜
36を次の工程条件下で蒸着する。
ne)+N2O ガス量:60sccm:60sccm ガスの比率:1:10 この時、絶縁膜32の上に酸化膜を形成することによ
り、全体的に絶縁層が絶縁膜32の上では相対的に厚く
てコンタクトホール内の絶縁膜32の側壁とシリコン基
板31の活性領域30又は他の素子の導体部分に接続さ
れる部分では相対的に薄く形成される。
サ形成用酸化膜36、酸化膜35を異方性蝕刻法により
蝕刻して絶縁スペーサ36’を形成する。この時、絶縁
膜32の上部には酸化膜35の一部35’が残留して下
部の絶縁膜32は損失なき残留酸化膜35’により保護
されることになる。また、コンタクトホール内部も絶縁
スペーサ36’によりコンタクト形成のための導体蒸着
等の後続工程によっても、絶縁膜32により保護されて
いる素子及び導体がコンタクトホールの側壁に所望しな
い接続が生じることを防止できることになる。
スペーサ形成用絶縁膜24,36を段差部被覆特性(s
tep coverage)が脆弱するように形成した
後、異方性蝕刻により絶縁スペーサ24”,36’を形
成することにより、微細コンタクトホール内に絶縁スペ
ーサ形成時下部絶縁層が損傷されることを防止する。ま
た、コンタクトホール側壁への所望しない導体間の接続
を防止できる。
形成過程を示めす断面図である。
ール形成過程を示めす断面図である。
を示めす断面図である。
2…絶縁膜、24,36…スペーサ形成用酸化膜、2
4”…絶縁スペーサ、35…酸化膜、36’…絶縁スペ
ーサ。
Claims (8)
- 【請求項1】 半導体素子のコンタクトホールの形成方
法において、 半導体基板を供給する工程と、 前記半導体基板上に第1絶縁膜を形成する工程と、 前記第1絶縁膜の所定部位を除去して前記半導体基板を
露出させる開口部を形成する工程と、 全体構造の上部に第2絶縁膜を形成するが、開口部の側
壁に形成される前記第2絶縁膜の厚さが前記第1絶縁膜
上に形成される前記第2絶縁膜の厚さより薄く形成する
工程と、 前記半導体基板の所定部位が露出されるように前記第2
絶縁膜を非等方性蝕刻して前記開口部の側壁に絶縁膜ス
ペーサを形成する工程とを有することを特徴とする微細
半導体素子のコンタクトホール形成方法。 - 【請求項2】 前記請求項1に記載の微細半導体素子の
コンタクトホール形成方法において、前記第2絶縁膜を
0.1〜4.0Torrで形成することを特徴とする微
細半導体素子のコンタクトホール形成方法。 - 【請求項3】 前記請求項2に記載の微細半導体素子の
コンタクトホール形成方法において、前記第2絶縁膜を
SiH4及びO2ガスを使用して300〜500℃で形成
する工程を有することを特徴とする微細半導体素子のコ
ンタクトホール形成方法。 - 【請求項4】 前記請求項2に記載の微細半導体素子の
コンタクトホール形成方法において、前記第2絶縁膜を
SiH4及びN2Oガスを使用して700〜900℃で形
成する工程を有することを特徴とする微細半導体素子の
コンタクトホール形成方法。 - 【請求項5】 前記請求項2に記載の微細半導体素子の
コンタクトホール形成方法において、第2絶縁膜をSi
(OC2H5)4及びN2Oガスを使用して600〜800
℃で形成する工程を有することを特徴とする微細半導体
素子のコンタクトホール形成方法。 - 【請求項6】 半導体素子のコンタクトホール形成方法
において、 半導体基板を供給する工程と、 前記半導体基板上に第1絶縁膜を形成する工程と、 前記第1絶縁膜上に均一な厚さの第2絶縁膜を形成する
工程と、 前記第1及び第2絶縁膜の所定部位を除去して前記半導
体基板を露出させる開口部を形成する工程と、 全体構造の上部に均一な厚さの第3絶縁膜を形成する工
程と、 前記半導体基板の所定部位が露出されるまで前記第3絶
縁膜を非等方性蝕刻して前記開口部の側壁に絶縁膜スペ
ーサを形成する工程とを有することを特徴とする微細半
導体素子のコンタクトホール形成方法。 - 【請求項7】 前記請求項6に記載の微細半導体素子の
コンタクトホール形成方法において、前記第3絶縁膜を
0.1〜4.0Torrで形成することを特徴とする微
細半導体素子のコンタクトホール形成方法。 - 【請求項8】 前記請求項7に記載の微細半導体素子の
コンタクトホール形成方法において、前記第3絶縁膜を
SiH2Cl2及びN2Oガスを使用して800〜950
℃で形成する工程を有することを特徴とする微細半導体
素子のコンタクトホール形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P19157 | 1995-06-30 | ||
| KR1019950019157A KR100190381B1 (ko) | 1995-06-30 | 1995-06-30 | 미세반도체소자의콘택홀형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0922882A true JPH0922882A (ja) | 1997-01-21 |
| JP3170458B2 JP3170458B2 (ja) | 2001-05-28 |
Family
ID=19419500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17137896A Expired - Fee Related JP3170458B2 (ja) | 1995-06-30 | 1996-07-01 | 微細半導体素子のコンタクトホールの形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3170458B2 (ja) |
| KR (1) | KR100190381B1 (ja) |
| CN (1) | CN1146070A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040038283A (ko) * | 2002-10-31 | 2004-05-08 | 아남반도체 주식회사 | 반도체 소자의 콘텍 및 비아 홀 플러그 형성방법 |
| US9923120B2 (en) | 2015-09-26 | 2018-03-20 | Nichia Corporation | Semiconductor light emitting element and method of producing the same |
| US10438845B2 (en) | 2018-03-02 | 2019-10-08 | Toshiba Memory Corporation | Semiconductor device and manufacturing method thereof |
-
1995
- 1995-06-30 KR KR1019950019157A patent/KR100190381B1/ko not_active Expired - Fee Related
-
1996
- 1996-06-30 CN CN96110443A patent/CN1146070A/zh active Pending
- 1996-07-01 JP JP17137896A patent/JP3170458B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9923120B2 (en) | 2015-09-26 | 2018-03-20 | Nichia Corporation | Semiconductor light emitting element and method of producing the same |
| US10424693B2 (en) | 2015-09-26 | 2019-09-24 | Nichia Corporation | Semiconductor light emitting element having first semiconductor layer and holes through second semiconductor layer to expose the first semiconductor layer |
| US10438845B2 (en) | 2018-03-02 | 2019-10-08 | Toshiba Memory Corporation | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3170458B2 (ja) | 2001-05-28 |
| KR100190381B1 (ko) | 1999-06-01 |
| CN1146070A (zh) | 1997-03-26 |
| KR970003530A (ko) | 1997-01-28 |
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